JPS62222489A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS62222489A
JPS62222489A JP61064605A JP6460586A JPS62222489A JP S62222489 A JPS62222489 A JP S62222489A JP 61064605 A JP61064605 A JP 61064605A JP 6460586 A JP6460586 A JP 6460586A JP S62222489 A JPS62222489 A JP S62222489A
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敦詞 鈴木
Hideaki Ito
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 コラムトランスファーゲートのトランジスタに低しきい
値のトランジスタを用いると共に、書込み回路の駆動レ
ベルをクランプする回路を設け、半導体記憶装置の高速
動作を可能とする。
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特に、コラムトランス
ファーゲートに低しきい値のトランジスタを用いたスタ
ティック型半導体記憶装置に関する。
〔従来の技術〕
第４図は従来のスタティックＲＡＭの特定のビット線に
沿った回路を書込み方向に部分的に示すものである。第
４図において、スタティック型のメモリセル１がビット
線ＢＬ、　ＢＬバーに接続されており、セルロードのト
ランジスタＴ５．ＴＯをＶｃｃｌｉに備え、ビット線Ｂ
Ｌ、　ＢＬバーの他端はコラムトランスファーゲートの
トランジスタＴ１．Ｔ２　　（Ｎ−ｃｈＭ。
Ｓトランジスタ）を介してデータバス（ＤＢ、　ＤＢバ
ー）に接続している。また、データバスには書込み回路
（ライト・アンプ）２が備えられている。
書込み回路２は接地側に、それぞれのゲートに書込みデ
ータＤ、　　Ｄバーが入力するトランジスタＴ３、Ｔ４
と、Ｖｃｃ側に接続する負荷のトランジスタＴ７、Ｔ８
とを有している。なお、通常のようにデータバスにはセ
ンスアンプが備えられているがここでは図示していない
。
この回路の書込み動作は通常のようにワード選択信号に
より特定のワード線（図示せず）を立ち上げ、コラム選
択信号により特定のセル１が選択され、書込みデータＤ
、ＤバーのどちらかがＨ”になることにより、データバ
ス、ビット線が引かれて書込み可能なＬ”レベルとなり
、セル１に書込みが行なわれる。第５図にその動作波形
図を示している。
この従来の半導体記憶装置において、コラム選択用のト
ランスファーゲートＴｌ、Ｔ２は従来ノーマル・エンハ
ンス（Ｎｏｒｍａ　ｌ　Ｓ：ｈｋａｎｃａ　）　　・ト
ランジスタが使用されていた。このノーマル・エンハン
ス・トランジスタをトランスファーゲートに使用する時
、そのしきい値が比較的高く、読出し時にビット線の情
報が速やかにデータバスに伝達されず高速化の点で不十
分であるという問題があった。
即ち、読出し時に、ビット線とデータバスのレベルはＶ
ｃｃ−ＧＮＤの中間レベルにあって、差電圧としては比
較的低いゲート・バイアスの印加されたトランスファー
ゲートを介して、電圧レベルの伝達がなされねばならず
、トランスファーゲートのコンダクタンスが不充分とな
って、ビット線の情報に追従してデータ伝達されていか
ない。ＢＬ、　ＢＬバーの動きは緩慢であるから、その
追従が遅いことによってアクセスロス等が起る。
そこで、より高速化を実現するために、ビット線情報が
速やかにデータバスに伝達するように低しきい値（Ｖｔ
ｈ）のライト・ドーズ（Ｒｉｇｈｔ　Ｄｏｓｅ）トラン
ジスタやノン・ドーズ（Ｎｏｎ　　Ｄｏｓｅ　）　　ト
ランジスタを使用することが考えられた。
〔発明が解決しようとする問題点〕
しかしながら、コラムトランスファーゲートのトランジ
スタに低しきい値でｇｍ　　（相互コンダクタンス）大
のトランジスタを使用したとき、次のような問題がある
ことがわかった。
■　高速にセルに書込みを行なう目的で書込み回路の駆
動トランジスタのＴ３．Ｔ４のｇｍ（相互コンダクタン
ス）を高くすると、ビット線の“Ｌ”レベルが必要以上
に下がって（第５図の点線参照）ライトリカバリタイム
を悪化させる。
■　ライトリカバリタイムを悪化させない目的で書込み
回路２のトランジスタＴ３．Ｔ４のｇｍをビット線の“
Ｌ”レベルが必要以上に下がらない値にすると、書込み
速度が遅くなる。
〔問題点を解決するための手段〕
本発明は上記従来の問題点を解決するために、書込み回
路の駆動レベルをクランプする回路を設けることを主要
な特徴とするものである。
〔作用〕
本発明の構成によれば、低しきい値でｇｍ大のコラムト
ランスファーゲートのトランジスタの採用により、読出
し時にビット線の情報を速やかにデータバスに伝達する
ことが可能になる。また一方、ライトリカバリタイムに
対しては、書込み回路のレベルクランプで必要レベルを
設定できるため、書込み回路の駆動トランジスタに高ｇ
ｍ）ランジスタを採用し高速の書込み動作を行なうこと
ができる。
〔実施例〕
第１図（Ａ）は本発明の実施例の半導体記憶装置を書込
み方向について示す要部回路図である。
また、第２図に実施例の半導体記憶装置の部分をより広
範囲に示す回路図を示している。第１図及び第２図にお
いて、先に示した第４図と同一部分について同一符号で
指示している。第１図（Ａ）において、従来の第４図と
異なるのは書込み回路２の駆動トランジスタＴ３．Ｔ４
のソースに所要段の順バイアスのダイオードから成るク
ランプ回路３を設けている点である。また、コラム・ト
ランスファーゲートのトランジスタＴＩ、Ｔ２には低し
きい値（ｖｔｈ　＞のライト・ドーズ（Ｒｉｇｈｔ　Ｄ
ｏｓｅＨシきい値コントロールのためのイオン打ち込み
）トランジスタまたはノン・ドーズ（Ｎｏｎ　　Ｄｏｓ
ｅ　）　　）ランジスタが使用されている。
それにより、第３図の動作波形図のように、書込み回路
の駆動時に書込みレベルがクランプ回路３により、書込
みに必要なレベル（ＶＲ）に設定され、ビット線のＬ”
レベルの下がり過ぎが防止され、ライトリカバリタイム
の悪化なく高速の書込みができる。また、読出し時にコ
ラムトランスファーゲートの低しきい値且つｇｍ大のト
ランジスタによりビット線の情報を高速にデータバスに
伝達でき高速の続出し動作が可能となる。
第１図（Ｂ）は本発明の実施例の他の例であり、クラン
プ回路３をダイオード接続のトランジスタの所要段（こ
の例では１段）を用いて実現したものである。その他は
第１図（Ａ）と同様である。
〔発明の効果〕
以上のことから明らかなように、本発明によれば、ワー
ドトランスファーゲートに低しきい値掻マ゛ １ｍ大のトランジスタを使用することに伴う従来のライ
トリカバリタイムの悪化を、書込み回路（にクランプ回
路を設けることにより駆動レベルをクランプして書込み
に必要なレベルを設定できるようにし５、ビット線レベ
ルの下がり過ぎを防止し、ライトリカバリタイムを悪化
することなく高速の書込みを可能にした。そして読出し
時にコラムトランスファーゲートの低しきい値高ｇｍ）
ランジスタによりビット線情報を高速にデータバスに伝
達して高速の読出し動作を可能とした。
【図面の簡単な説明】
第１図（Ａ＞、　　（Ｂ）はそれぞれ本発明の実施例及
び他の実施例の回路要部を示す図、第２図は実施例のよ
り広範囲な部分を示す回路図、第３図は本発明の実施例
の動作波形図、第４図及び第５図は従来例の回路要部を
示す図及び動作波形図である。 １・・・　（メモリ）セル ２・−・書込み回路（ライト・アンプ）３・・・クラン
プ回路 ＴＩ、Ｔ２　・・・コラムトランスファーゲートのトラ
ンジスタ Ｔ３　、Ｔ４・・・書込み回路の駆動トランジスタＤＢ
・・・データバ″ス Ｄ・・・書込みデータ ＢＬ・　・・ビット線 実施例の回路図 第　　１　　図 実施例の回路図 第２ＷＡ

Claims (1)

  1. 【特許請求の範囲】 スタティック型半導体記憶装置において、 書込み回路にその駆動レベルをクランプする回路を設け
    てなることを特徴とす半導体記憶装置。
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