JPS6258486A - ＢｉＣＭＯＳメモリ回路 - Google Patents
ＢｉＣＭＯＳメモリ回路Info
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- JPS6258486A JPS6258486A JP60196057A JP19605785A JPS6258486A JP S6258486 A JPS6258486 A JP S6258486A JP 60196057 A JP60196057 A JP 60196057A JP 19605785 A JP19605785 A JP 19605785A JP S6258486 A JPS6258486 A JP S6258486A
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- Japan
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- memory cell
- bit line
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多量のランダムなデータの書き込み・読み出
しを高速に行うスタティックＲＡＭ （以下ｒＳＲＡＭ
Ｊという）に関し、特に、同一基板上にＭＯ５Ｉ−ラン
ジスタとバイポーラトランジスタを集積化したＭＯＳ・
バイポーラ複合回路を用いたＢｉＣＭＯ３形ＳＲＡＭ形
量ＲＡＭのである。
しを高速に行うスタティックＲＡＭ （以下ｒＳＲＡＭ
Ｊという）に関し、特に、同一基板上にＭＯ５Ｉ−ラン
ジスタとバイポーラトランジスタを集積化したＭＯＳ・
バイポーラ複合回路を用いたＢｉＣＭＯ３形ＳＲＡＭ形
量ＲＡＭのである。
マトリクス状に配置されたメモリセルにおいて高速にデ
ータを書き込み、読み出す従来のＭＯ３形ＳＲＡＭの例
を第４図に示す。第４図のＭＯ３形ＳＲＡＭは、メモリ
セルアレイ１、ＭｏＳトランジスタＴｌ、Ｔ２を有する
ビット線プルアンプ回路２、Ｍｏ３Ｉ−ランジスタＴ３
．Ｔ４を有する書き込み制御回路３、Ｍｏ３）ランジス
タＴ５゜Ｔ６．Ｔ７を有するビット線信号のレベルシフ
ト回路４、Ｍｏ３）ランジスタＴ８．Ｔ９を有するデー
タ線プルアップ回路５、出力端子６１．６２を有するデ
ータ入力回路６、センスアンプ７、レベル変換回路とし
ての出力回路８が同一基板上に集積化されたものである
。電源電圧は、高電位電源の電圧■。、＝Ｏポルトであ
り、低電位電源の電圧ＶＥＥ＝ ５．２ボルトである
。
ータを書き込み、読み出す従来のＭＯ３形ＳＲＡＭの例
を第４図に示す。第４図のＭＯ３形ＳＲＡＭは、メモリ
セルアレイ１、ＭｏＳトランジスタＴｌ、Ｔ２を有する
ビット線プルアンプ回路２、Ｍｏ３Ｉ−ランジスタＴ３
．Ｔ４を有する書き込み制御回路３、Ｍｏ３）ランジス
タＴ５゜Ｔ６．Ｔ７を有するビット線信号のレベルシフ
ト回路４、Ｍｏ３）ランジスタＴ８．Ｔ９を有するデー
タ線プルアップ回路５、出力端子６１．６２を有するデ
ータ入力回路６、センスアンプ７、レベル変換回路とし
ての出力回路８が同一基板上に集積化されたものである
。電源電圧は、高電位電源の電圧■。、＝Ｏポルトであ
り、低電位電源の電圧ＶＥＥ＝ ５．２ボルトである
。
メモリセルアレイ１は、メモリセルがマトリクス状（０
行ｍ列）に配置されており、ワード線ＷＬ１〜ＷＬｎで
指定されたメモリセルに入力データが保持される。メモ
リセルは、第５図に示すように、２つの負荷Ｒ１，Ｒ２
と４つのＭｏ３）ランジスタから成るフリップフロップ
回路で構成されており、負荷としては、ゲートが同一側
の駆動トランジスタのゲートに接続されたｐチャネルＭ
ＯＳトランジスタあるいは抵抗で構成される。
行ｍ列）に配置されており、ワード線ＷＬ１〜ＷＬｎで
指定されたメモリセルに入力データが保持される。メモ
リセルは、第５図に示すように、２つの負荷Ｒ１，Ｒ２
と４つのＭｏ３）ランジスタから成るフリップフロップ
回路で構成されており、負荷としては、ゲートが同一側
の駆動トランジスタのゲートに接続されたｐチャネルＭ
ＯＳトランジスタあるいは抵抗で構成される。
ビット線プルアンプ回路２は、データの読み出し時にメ
モリセルの出力レベルを決定する回路であり、ＭｏＳト
ランジスタＴｌ、Ｔ２のソースには高電位電源の電圧Ｖ
ＣＣが供給され、そのドレインは、それぞれ、ビット線
対ＢＬＩ、ＢＬ’ｌ〜ＢＬｍ、ＢＬｍに接続され、その
ゲートには低電位電源の電圧ＶＥＥが供給されている。
モリセルの出力レベルを決定する回路であり、ＭｏＳト
ランジスタＴｌ、Ｔ２のソースには高電位電源の電圧Ｖ
ＣＣが供給され、そのドレインは、それぞれ、ビット線
対ＢＬＩ、ＢＬ’ｌ〜ＢＬｍ、ＢＬｍに接続され、その
ゲートには低電位電源の電圧ＶＥＥが供給されている。
書き込み制御回路３は、ビット線列を選択してメモリセ
ルに入力データの書き込みを行う回路であり、ＭＯＳト
ランジスタのトランスファゲートで構成される。Ｍｏ３
）ランジスタＴ３．Ｔ４のドレインは、それぞれ、ピン
ト線対に接続され、そのソースはデータ入力回路６の出
力端子６１゜６２に接続され、各ゲートには、列選択信
号と外部書き込み制御信号とのＡＮＤ論理をとった書き
込み制御信号ＷＥＩ〜Ｗ Ｅ ｍが入力される。
ルに入力データの書き込みを行う回路であり、ＭＯＳト
ランジスタのトランスファゲートで構成される。Ｍｏ３
）ランジスタＴ３．Ｔ４のドレインは、それぞれ、ピン
ト線対に接続され、そのソースはデータ入力回路６の出
力端子６１゜６２に接続され、各ゲートには、列選択信
号と外部書き込み制御信号とのＡＮＤ論理をとった書き
込み制御信号ＷＥＩ〜Ｗ Ｅ ｍが入力される。
ビット線信号のレベルシフト回路４とデータ線プルアン
プ回路５は、データの読み出し時に後段のセンスアンプ
７を高速に動作させるため、ビット線信号をレベルシフ
トする回路である。
プ回路５は、データの読み出し時に後段のセンスアンプ
７を高速に動作させるため、ビット線信号をレベルシフ
トする回路である。
ビット線信号のレベルシフト回路４は、ＭｏＳトランジ
スタＴ５．Ｔ６．Ｔ７で構成され、ＭＯＳトランジスタ
Ｔ５．Ｔ６のドレインは、それぞれ、データ線ＤＬ、Ｄ
Ｌで構成されるデータ線対に接続され、Ｍｏ３）ランジ
スタＴ５．Ｔ６のゲートは、それぞれ、ビット線ＢＬｉ
、百Ｔ］で構成されるビット線対に接続され、Ｍｏ３）
ランジスタＴ５．Ｔ６のソースはＭｏＳトランジスタＴ
ｌのドレインに接続されている。また、ＭｏＳトランジ
スタＴｌのソースには、低電位電源の電圧ＶＥＥが供給
されており、そのゲートには列選択信−５ＷＥ ｌ （
ｉ ＝’ｌ 〜ｍ）が入力される。
スタＴ５．Ｔ６．Ｔ７で構成され、ＭＯＳトランジスタ
Ｔ５．Ｔ６のドレインは、それぞれ、データ線ＤＬ、Ｄ
Ｌで構成されるデータ線対に接続され、Ｍｏ３）ランジ
スタＴ５．Ｔ６のゲートは、それぞれ、ビット線ＢＬｉ
、百Ｔ］で構成されるビット線対に接続され、Ｍｏ３）
ランジスタＴ５．Ｔ６のソースはＭｏＳトランジスタＴ
ｌのドレインに接続されている。また、ＭｏＳトランジ
スタＴｌのソースには、低電位電源の電圧ＶＥＥが供給
されており、そのゲートには列選択信−５ＷＥ ｌ （
ｉ ＝’ｌ 〜ｍ）が入力される。
データ線プルアップ回路５は、ＭＯＳトランジスタＴ８
．Ｔ９で構成され、各ソースには高電位電源の電圧ＶＣ
Ｃが供給され、各ドレインはデータ線対に接続され、各
ゲートは電圧ＶＥＥに接続されている。
．Ｔ９で構成され、各ソースには高電位電源の電圧ＶＣ
Ｃが供給され、各ドレインはデータ線対に接続され、各
ゲートは電圧ＶＥＥに接続されている。
データ入力回路６は、ＥＣＬレベルの外部データ入力信
号ＤＩＲをＭＯＳレベルの内部データ入力信号Ｄ １ｌ
ｌｌ＋ Ｄｉｎに変換する回路である。
号ＤＩＲをＭＯＳレベルの内部データ入力信号Ｄ １ｌ
ｌｌ＋ Ｄｉｎに変換する回路である。
上記のように、従来のＳＲＡＭはＭｏ３！−ランジスタ
を用いて構成しているため、次のような欠点があった。
を用いて構成しているため、次のような欠点があった。
■データの書き込み時において、小振幅の入力データＤ
ＩＮをデータ入力回路６で大振幅に増幅してメモリセル
に書き込むため、大振幅に増幅する分だけ遅延時間が増
大する。
ＩＮをデータ入力回路６で大振幅に増幅してメモリセル
に書き込むため、大振幅に増幅する分だけ遅延時間が増
大する。
■データの書き込み時において、書き込み制御回路３に
トランスファゲートを用いているため、ビット線の負荷
容量に依存して遅延時間が増大する。
トランスファゲートを用いているため、ビット線の負荷
容量に依存して遅延時間が増大する。
■データの読み出し時において、ビット線の信号レベル
をＭｏ３）ランジスタで構成した差動増幅回路としての
レベルシフト回路４とテータ線プルアップ回路５とでレ
ベルシフトし、上記差動増幅回路でセンスアンプ７を駆
動するため、センスアンプ７で微小信号を検出するまで
に遅延時間が増大する。またＭＯ３Ｉ−ランジスタで構
成した差動増幅回路は、データ線ＤＬ、 ＤＬの負荷容
量に依存して遅延時間が増大する。
をＭｏ３）ランジスタで構成した差動増幅回路としての
レベルシフト回路４とテータ線プルアップ回路５とでレ
ベルシフトし、上記差動増幅回路でセンスアンプ７を駆
動するため、センスアンプ７で微小信号を検出するまで
に遅延時間が増大する。またＭＯ３Ｉ−ランジスタで構
成した差動増幅回路は、データ線ＤＬ、 ＤＬの負荷容
量に依存して遅延時間が増大する。
このような欠点を除去するために本発明は、ワード線に
低電位電源の電圧が供給されるメモリセルと、各メモリ
セルのビット線対に接続されたセンスアンプとを備え、
このセンスアンプの出力を共通にし、その出力をレベル
変換回路に接続したものである。
低電位電源の電圧が供給されるメモリセルと、各メモリ
セルのビット線対に接続されたセンスアンプとを備え、
このセンスアンプの出力を共通にし、その出力をレベル
変換回路に接続したものである。
本発明においては、センスアンプにバイポーラトランジ
スタを使用すれば、メモリセルにおける書き込み・読み
出しを小振幅信号で行うことができ、メモリセルにおけ
る書き込み・読み出しを高速に行うことができる。
スタを使用すれば、メモリセルにおける書き込み・読み
出しを小振幅信号で行うことができ、メモリセルにおけ
る書き込み・読み出しを高速に行うことができる。
本発明に係わるＢｉＣＭＯＳメモリ回路の一実施例を第
１図に示す。第１図において、１０はメモリアレイ、１
１はＭＯ３Ｉ−ランジスタＴ１４゜Ｔ１５．ダイオード
Ｄｌ、Ｄ２．バイポーラトランジスタＱｌ 〜Ｑ３．Ｑ
ｌａ−Ｑ３ａ、抵抗Ｒ４から成るセンスアンプ、１２は
バイポーラトランジスタＱ４〜Ｑ６．Ｑ４ ａ−Ｑ６
ａ、ＭＯＳ ）ランジスタＴ１６から成る書き込み制御
回路、１３はバイポーラトランジスタＱ７．Ｑ８．ダイ
オードＤ３．Ｄ４．抵抗Ｒ５〜Ｒ８から成るデータ入力
回路であり、各ビット線には、抵抗Ｒ３を通して、基準
電源の電圧ＶＲＥＦＩが供給されている。第１図におい
て第４図と同一部分又は相当部分には同一符号が付しで
ある。
１図に示す。第１図において、１０はメモリアレイ、１
１はＭＯ３Ｉ−ランジスタＴ１４゜Ｔ１５．ダイオード
Ｄｌ、Ｄ２．バイポーラトランジスタＱｌ 〜Ｑ３．Ｑ
ｌａ−Ｑ３ａ、抵抗Ｒ４から成るセンスアンプ、１２は
バイポーラトランジスタＱ４〜Ｑ６．Ｑ４ ａ−Ｑ６
ａ、ＭＯＳ ）ランジスタＴ１６から成る書き込み制御
回路、１３はバイポーラトランジスタＱ７．Ｑ８．ダイ
オードＤ３．Ｄ４．抵抗Ｒ５〜Ｒ８から成るデータ入力
回路であり、各ビット線には、抵抗Ｒ３を通して、基準
電源の電圧ＶＲＥＦＩが供給されている。第１図におい
て第４図と同一部分又は相当部分には同一符号が付しで
ある。
第１図においてビット線列はｍ列から成るが、各列の動
作は同様なものであるので、以下の説明は第１列につい
て行う。
作は同様なものであるので、以下の説明は第１列につい
て行う。
メモリセルアレイ１０は、０行ｍ列のメモリセルから成
る。メモリセルは、第２図に示すように、２つの負？？
ＪＲ９，Ｒｌ Ｏと２つのクロスカップルされたＭＯ３
Ｉ−ランジスタＴ１７．Ｔ１８および２つのショットキ
ーダイオードＤ５． Ｄ６ （以下の議論では、ＰＮ接
合ダイオードでも可能である）で構成され、出力点とし
ての各ＭＯ３Ｉ−ランジスタＴ１７，７１８のドレイン
には、ショットキーダイオードＤ５．Ｄ６のカソード側
が接続され、ビット線ＢＬＩ、ＢＬＩにはショットキー
ダイオードＤ５．Ｄ６のアノード側が接続されている。
る。メモリセルは、第２図に示すように、２つの負？？
ＪＲ９，Ｒｌ Ｏと２つのクロスカップルされたＭＯ３
Ｉ−ランジスタＴ１７．Ｔ１８および２つのショットキ
ーダイオードＤ５． Ｄ６ （以下の議論では、ＰＮ接
合ダイオードでも可能である）で構成され、出力点とし
ての各ＭＯ３Ｉ−ランジスタＴ１７，７１８のドレイン
には、ショットキーダイオードＤ５．Ｄ６のカソード側
が接続され、ビット線ＢＬＩ、ＢＬＩにはショットキー
ダイオードＤ５．Ｄ６のアノード側が接続されている。
第２図に示す負荷としそは、ゲートが同一側の駆動トラ
ンジスタのゲートに接続されたｐチャネルＭＯ３）ラン
ジスタあるいは抵抗で構成される。
ンジスタのゲートに接続されたｐチャネルＭＯ３）ラン
ジスタあるいは抵抗で構成される。
ＭＯ３Ｉ−ランジスタＴ１７．ＴＬ８はフリップフロッ
プ回路を形成し、負荷Ｒ９，Ｒ１０がＰチャネルＭＯＳ
トランジスタの場合、負荷Ｒ９とＭＯＳトランジスタＴ
１７．負荷１０とＭＯＳ）ランジスタＴ１８はＣＭＯＳ
を構成する。
プ回路を形成し、負荷Ｒ９，Ｒ１０がＰチャネルＭＯＳ
トランジスタの場合、負荷Ｒ９とＭＯＳトランジスタＴ
１７．負荷１０とＭＯＳ）ランジスタＴ１８はＣＭＯＳ
を構成する。
センスアンプ１１は、駆動トランジスタを各ビット線対
に接続し、各センスアンプの定電流源をシリーズゲート
形式で構成したものである。バイポーラトランジスタＱ
ｌ、Ｑ２はセンスアンプ１１の第１．第２の駆動トラン
ジスタであり、それらのコレクタはデータ線ＤＬ、ＤＬ
に接続され、ベースはビット線ＢＬＩ、ＢＬＩに接続さ
れ、エミッタは第３のバイポーラトランジスタＱ３のコ
レクタに接続されている。バイポーラトランジスタＱ３
のベースには列選択信号Ｗ下］が入力され、そのエミッ
タには各列共通の第１の抵抗としての負荷抵抗Ｒ４が接
続されている。第１．第２の電界効果トランジスタとし
てのＭＯＳ）ランジスタＴ１４．Ｔ１５および第１．第
２のダイオードＤ１、Ｄ２は、各列共通のセンスアンプ
の第１．第２の負荷抵抗であり、その接続は、電圧ＶＣ
Ｃの高電位電源が供給される端子ＴＭＯとデータ線ＤＬ
との間にＭＯＳトランジスタＴ１４とダイオードＤ１が
並列に接続され、端子ＴＭＯとデータ線ＤＬとの間にＭ
ＯＳ）ランジスタＴ１５とダイオードＤ２が並列に接続
されている。バイポーラ１−ランジスタＱ１〜Ｑ３．Ｍ
Ｏ３）ランジスクＴ１４、Ｔ１５．ダイオードＤＩ、Ｄ
２は差動増幅回路を構成する。負荷を構成するＭＯＳ）
ランジスタＴ１４とＴ１５のゲートには読み出し制御信
号ＷＥが入力されている。
に接続し、各センスアンプの定電流源をシリーズゲート
形式で構成したものである。バイポーラトランジスタＱ
ｌ、Ｑ２はセンスアンプ１１の第１．第２の駆動トラン
ジスタであり、それらのコレクタはデータ線ＤＬ、ＤＬ
に接続され、ベースはビット線ＢＬＩ、ＢＬＩに接続さ
れ、エミッタは第３のバイポーラトランジスタＱ３のコ
レクタに接続されている。バイポーラトランジスタＱ３
のベースには列選択信号Ｗ下］が入力され、そのエミッ
タには各列共通の第１の抵抗としての負荷抵抗Ｒ４が接
続されている。第１．第２の電界効果トランジスタとし
てのＭＯＳ）ランジスタＴ１４．Ｔ１５および第１．第
２のダイオードＤ１、Ｄ２は、各列共通のセンスアンプ
の第１．第２の負荷抵抗であり、その接続は、電圧ＶＣ
Ｃの高電位電源が供給される端子ＴＭＯとデータ線ＤＬ
との間にＭＯＳトランジスタＴ１４とダイオードＤ１が
並列に接続され、端子ＴＭＯとデータ線ＤＬとの間にＭ
ＯＳ）ランジスタＴ１５とダイオードＤ２が並列に接続
されている。バイポーラ１−ランジスタＱ１〜Ｑ３．Ｍ
Ｏ３）ランジスクＴ１４、Ｔ１５．ダイオードＤＩ、Ｄ
２は差動増幅回路を構成する。負荷を構成するＭＯＳ）
ランジスタＴ１４とＴ１５のゲートには読み出し制御信
号ＷＥが入力されている。
書き込み制御回路１２は、各ビット線にバイポーラトラ
ンジスタのコレクタを接続し、各ビット線対のバイポー
ラトランジスタの定電流源をシリーズゲート形式で構成
したものである。バイポーラトランジスタＱ４．Ｑ５の
コレクタはビ・７ト線ＢＬ１．ＢＬＩに接続され、その
ベースはデータ入力回路１３の端子ＴＭＩ、ＴＭ２に接
続され、エミッタはバイポーラトランジスタＱ６のコレ
クタに接続されている。バイポーラトランジスタＱ６の
ベースには列選択信号ＷＥＩが入力され、そのエミッタ
には各列共通の抵抗としてＭＯＳ）ランジスタＴ１６が
接続されており、ＭＯ３Ｉ−ランジスタＴ１６のゲート
には書き込み制御信号ＷＥが入力されている。
ンジスタのコレクタを接続し、各ビット線対のバイポー
ラトランジスタの定電流源をシリーズゲート形式で構成
したものである。バイポーラトランジスタＱ４．Ｑ５の
コレクタはビ・７ト線ＢＬ１．ＢＬＩに接続され、その
ベースはデータ入力回路１３の端子ＴＭＩ、ＴＭ２に接
続され、エミッタはバイポーラトランジスタＱ６のコレ
クタに接続されている。バイポーラトランジスタＱ６の
ベースには列選択信号ＷＥＩが入力され、そのエミッタ
には各列共通の抵抗としてＭＯＳ）ランジスタＴ１６が
接続されており、ＭＯ３Ｉ−ランジスタＴ１６のゲート
には書き込み制御信号ＷＥが入力されている。
データ入力回路１３は、ＥＣＬレベルの外部データ入力
信号Ｄ０を相補信号に変換し、この相補信号をレベルシ
フトして内部データ入力信号Ｄ ｉ＋ｓ＋Ｄｉｎを発生
する回路であり、相補信号発生回路１３ａとレベルシフ
ト回路で構成される。レベルシフト回路は、バイポーラ
トランジスタＱ７．ダイオードＤ３．抵抗Ｒ５，Ｒ６の
直列接続と、バイポーラトランジスタＱ８．ダイオード
Ｄ４．抵抗Ｒ７，Ｒ８の直列接続とで構成され、バイポ
ーラトランジスタＱ７．Ｑ８のベースを入力端子とし、
抵抗Ｒ５，Ｒ６間および抵抗Ｒ７，Ｒ８間の端子ＴＭＩ
およびＴＭ２を出力端子とし、２値の信号レベル（高レ
ベル−２，６Ｖ、低レベル−３，０■）を発生する回路
である。
信号Ｄ０を相補信号に変換し、この相補信号をレベルシ
フトして内部データ入力信号Ｄ ｉ＋ｓ＋Ｄｉｎを発生
する回路であり、相補信号発生回路１３ａとレベルシフ
ト回路で構成される。レベルシフト回路は、バイポーラ
トランジスタＱ７．ダイオードＤ３．抵抗Ｒ５，Ｒ６の
直列接続と、バイポーラトランジスタＱ８．ダイオード
Ｄ４．抵抗Ｒ７，Ｒ８の直列接続とで構成され、バイポ
ーラトランジスタＱ７．Ｑ８のベースを入力端子とし、
抵抗Ｒ５，Ｒ６間および抵抗Ｒ７，Ｒ８間の端子ＴＭＩ
およびＴＭ２を出力端子とし、２値の信号レベル（高レ
ベル−２，６Ｖ、低レベル−３，０■）を発生する回路
である。
第３図は、データ入力回路の第２の実施例を示す回路図
である。この回路は、レベルシフト回路１４と差動増幅
回路１５から成る。レベルシフト回路１４は、バイポー
ラトランジスタＱ９．ダイオードＤ７．ＤＢおよび抵抗
Ｒ１１の直列接続で構成され、バイポーラトランジスタ
Ｑ９のベースを入力端子とし、ダイオードＤ８のカソー
ドを出力端子とする回路である。差動増幅回路１５は、
駆動トランジスタにバイポーラトランジスタＱ１０、Ｑ
ｌｌを用いた回路であり、バイポーラトランジスタＱ１
０のベースにはレベルシフト回路１４の出力が入力され
、バイポーラトランジスタＱ１１のベースには基準電圧
ｖ ＲＥＦＺが入力され、バイポーラトランジスタＱＩ
ＯとバイポーラトランジスタＱｌｌのコレクタを出力端
子とする回路である。差動増幅回路１５の負荷抵抗は、
抵抗Ｒ１２および抵抗Ｒ１３で構成され、差動増幅回路
１５の高電位電源の電圧ＶＣＣは、直列接続されたダイ
オードＤ９〜Ｄｌｌにより、レベルシフトされている。
である。この回路は、レベルシフト回路１４と差動増幅
回路１５から成る。レベルシフト回路１４は、バイポー
ラトランジスタＱ９．ダイオードＤ７．ＤＢおよび抵抗
Ｒ１１の直列接続で構成され、バイポーラトランジスタ
Ｑ９のベースを入力端子とし、ダイオードＤ８のカソー
ドを出力端子とする回路である。差動増幅回路１５は、
駆動トランジスタにバイポーラトランジスタＱ１０、Ｑ
ｌｌを用いた回路であり、バイポーラトランジスタＱ１
０のベースにはレベルシフト回路１４の出力が入力され
、バイポーラトランジスタＱ１１のベースには基準電圧
ｖ ＲＥＦＺが入力され、バイポーラトランジスタＱＩ
ＯとバイポーラトランジスタＱｌｌのコレクタを出力端
子とする回路である。差動増幅回路１５の負荷抵抗は、
抵抗Ｒ１２および抵抗Ｒ１３で構成され、差動増幅回路
１５の高電位電源の電圧ＶＣＣは、直列接続されたダイ
オードＤ９〜Ｄｌｌにより、レベルシフトされている。
また定電流源は、バイポーラトランジスタＱ１２と抵抗
Ｒ１４の直列接続で構成され、バイポーラトランジスタ
Ｑ１２のベースには基準電圧Ｖ ＲＥＦ３が入力される
。
Ｒ１４の直列接続で構成され、バイポーラトランジスタ
Ｑ１２のベースには基準電圧Ｖ ＲＥＦ３が入力される
。
次に本回路の動作について第１図を用いて説明する。以
下の説明は、ビット線第１列について行う。
下の説明は、ビット線第１列について行う。
まず書き込み動作を説明する。０本の内の１本のワード
ｖＡＷＬ ｉ （ｉ ＝ １〜ｎ）が選択され（選択
時−３，２Ｖ、非選択時−２，ＯＶ） 、書き込み制御
信号ＷＥおよび書き込み制御信号ＷＥＩによってデータ
を書き込むべきメモリセルの番地が決定すると、バイポ
ーラトランジスタＱ６が導通する。
ｖＡＷＬ ｉ （ｉ ＝ １〜ｎ）が選択され（選択
時−３，２Ｖ、非選択時−２，ＯＶ） 、書き込み制御
信号ＷＥおよび書き込み制御信号ＷＥＩによってデータ
を書き込むべきメモリセルの番地が決定すると、バイポ
ーラトランジスタＱ６が導通する。
更に、データ入力回路１３の出力信号Ｄ ｉｎ＋ Ｄ
ｉｎにより、書き込み制御回路１２のバイポーラトラン
ジスタＱ４．Ｑ５のどちらか一方のトランジスタが導通
する。このとき、ビット線に信号振幅の差が生じ、第２
図に示すショットキーダイオードを通してメモリセルへ
の書き込みが可能になる。
ｉｎにより、書き込み制御回路１２のバイポーラトラン
ジスタＱ４．Ｑ５のどちらか一方のトランジスタが導通
する。このとき、ビット線に信号振幅の差が生じ、第２
図に示すショットキーダイオードを通してメモリセルへ
の書き込みが可能になる。
一方、非選択のメモリセルは、ワード線が−２，０■と
高レベルとなるためにショットキーダイオードに電流が
流れないので、セル情報の破壊を受けない。
高レベルとなるためにショットキーダイオードに電流が
流れないので、セル情報の破壊を受けない。
次に読み出し動作を説明する。０本の内の１本のワード
線ＷＬ ｉ （ｉ ＝ １−ｎ）が選択され（選択時
−３，２Ｖ、非選択時−２，ＯＶ） 、書き込み制御信
号ＷＥおよび読み出し制御信号Ｗ下］によってデータを
読み出すべきメモリセルの番地が決定すると、バイポー
ラトランジスタＱ３が導通ずる。
線ＷＬ ｉ （ｉ ＝ １−ｎ）が選択され（選択時
−３，２Ｖ、非選択時−２，ＯＶ） 、書き込み制御信
号ＷＥおよび読み出し制御信号Ｗ下］によってデータを
読み出すべきメモリセルの番地が決定すると、バイポー
ラトランジスタＱ３が導通ずる。
このとき、一方のビット線からメモリセルに電流が流れ
込み、そのビット線の電位が減少する。ビット線間に電
位差が生じると、センスアンプ１１でビット線間の電位
差を検出し、レベル変換回路としての出力回路８を通し
てＥＣＬレベルが発生する。このとき、非選択メモリセ
ルは、ワード線が高レベル電位（−２，ＯＶ）に固定さ
れ、ビット線からメモリセルに電流が流れないので、セ
ル情報の破壊を受けない。
込み、そのビット線の電位が減少する。ビット線間に電
位差が生じると、センスアンプ１１でビット線間の電位
差を検出し、レベル変換回路としての出力回路８を通し
てＥＣＬレベルが発生する。このとき、非選択メモリセ
ルは、ワード線が高レベル電位（−２，ＯＶ）に固定さ
れ、ビット線からメモリセルに電流が流れないので、セ
ル情報の破壊を受けない。
本実施例においては、センスアンプ１１内の差動増幅回
路が１段ですみ、負荷容量の大きいデータ線ＤＬ、ＤＬ
をバイポーラトランジスタで駆動するため、従来形式に
比べて高速化が図れる。またメモリセル１０において、
負荷Ｒ９，ＲＩＯをＰチャネルＭＯ３）ランジスタとし
た場合、構成は４つのＭＯＳ）ランジスタと２つのショ
ットキーダイオードになるので、セル面積を従来形式と
同程度の大きさにできる。
路が１段ですみ、負荷容量の大きいデータ線ＤＬ、ＤＬ
をバイポーラトランジスタで駆動するため、従来形式に
比べて高速化が図れる。またメモリセル１０において、
負荷Ｒ９，ＲＩＯをＰチャネルＭＯ３）ランジスタとし
た場合、構成は４つのＭＯＳ）ランジスタと２つのショ
ットキーダイオードになるので、セル面積を従来形式と
同程度の大きさにできる。
以上説明したように本発明は、ワード線に低電位電源の
電圧が供給されるメモリセルと、各メモリセルのビット
線対に接続されたセンスアンプとを設けることにより、
センスアンプにバイポーラトランジスタを使用すれば、
メモリセルへの書き込み・読み出しを小振幅信号で行う
ことができ、大きな負荷容量を駆動することができるの
で、小振幅の外部データ入力信号を大振幅の内部データ
入力信号に変換せずにレベルシフトするだけでメモリセ
ルへの書き込みが可能になり、従来の形式に比べて書き
込み動作が高速化される。
電圧が供給されるメモリセルと、各メモリセルのビット
線対に接続されたセンスアンプとを設けることにより、
センスアンプにバイポーラトランジスタを使用すれば、
メモリセルへの書き込み・読み出しを小振幅信号で行う
ことができ、大きな負荷容量を駆動することができるの
で、小振幅の外部データ入力信号を大振幅の内部データ
入力信号に変換せずにレベルシフトするだけでメモリセ
ルへの書き込みが可能になり、従来の形式に比べて書き
込み動作が高速化される。
また、メモリセルの情報を小振幅のまま出力電圧として
取り出すことができるので、従来の形式に比べて読み出
し動作が高速化される。
取り出すことができるので、従来の形式に比べて読み出
し動作が高速化される。
第１図は本発明に係わるＢｉＣＭＯＳメモリ回路の一実
施例を示す回路図、第２図はこのメモリ回路を構成する
メモリセルを示す回路図、第３図はこのメモリ回路を構
成するデータ入力回路の第２の実施例を示す回路図、第
４図は従来のＭＯ３形ＳＲＡＭを示す回路図、第５図は
このＭＯ３形ＳＲＡＭを構成するメモリセルを示す回路
図である。 ８６．・・出力回路、１０・・・・メモリセルアレイ、
１１・・・・センスアンプ、１２・・・、書き込み制御
回路、１３・・・・データ入力回路、１３ａ、・・・相
補信号発生回路、Ｒ３−Ｒ８００３，抵抗、ＴＩ４〜Ｔ
１６・・・・ＭＯＳトランジスタ、Ｑｌ 〜Ｑ８．Ｑｌ
ａ〜Ｑ６ａ −・・・バイポーラトランジスタ、Ｄ１〜
Ｄ４・・・・ダイオード、ＷＬＩ〜ＷＬｎ・・・・ワー
ド線、ＢＬＩ、ＢＬ１〜ＢＬｍ、ＢＬｍ・・・・ビット
線、ＤＬ、ＤＬ・・・・データ線、ＴＭＯ，ＴＭｌ、Ｔ
Ｍ２・・・・端子。
施例を示す回路図、第２図はこのメモリ回路を構成する
メモリセルを示す回路図、第３図はこのメモリ回路を構
成するデータ入力回路の第２の実施例を示す回路図、第
４図は従来のＭＯ３形ＳＲＡＭを示す回路図、第５図は
このＭＯ３形ＳＲＡＭを構成するメモリセルを示す回路
図である。 ８６．・・出力回路、１０・・・・メモリセルアレイ、
１１・・・・センスアンプ、１２・・・、書き込み制御
回路、１３・・・・データ入力回路、１３ａ、・・・相
補信号発生回路、Ｒ３−Ｒ８００３，抵抗、ＴＩ４〜Ｔ
１６・・・・ＭＯＳトランジスタ、Ｑｌ 〜Ｑ８．Ｑｌ
ａ〜Ｑ６ａ −・・・バイポーラトランジスタ、Ｄ１〜
Ｄ４・・・・ダイオード、ＷＬＩ〜ＷＬｎ・・・・ワー
ド線、ＢＬＩ、ＢＬ１〜ＢＬｍ、ＢＬｍ・・・・ビット
線、ＤＬ、ＤＬ・・・・データ線、ＴＭＯ，ＴＭｌ、Ｔ
Ｍ２・・・・端子。
Claims (3)
- （１）ランダムなデータの書き込み・読み出しを行うメ
モリ回路において、ワード線に低電位電源の電圧が供給
されるメモリセルと、各メモリセルのビット線対に接続
されたセンスアンプとを備え、このセンスアンプの出力
を共通にし、前記センスアンプの出力をレベル変換回路
に接続したことを特徴とするＢｉＣＭＯＳメモリ回路。 - （２）メモリセルは、電界効果トランジスタで構成され
たフリップフロップ回路とダイオードとで構成され、こ
のダイオードは、カソードが前記フリップフロップ回路
の出力点に接続され、アノードがビット線に接続された
ことを特徴とする特許請求の範囲第１項記載のＢｉＣＭ
ＯＳメモリ回路。 - （３）センスアンプは、差動増幅回路で構成され、この
差動増幅回路は、その駆動トランジスタが第１、第２の
バイポーラトランジスタで構成され、その出力信号がデ
ータ線対上に出力され、その第１の負荷抵抗が第１のデ
ータ線に対し並列に接続された第１の電界効果トランジ
スタと第１のダイオードとから構成され、その第２の負
荷抵抗が第２のデータ線に対し並列に接続された第２の
電界効果トランジスタと第２のダイオードとから構成さ
れ、その定電流源が第３のバイポーラトランジスタで構
成され、この第３のバイポーラトランジスタは、そのベ
ースに列選択信号が入力され、そのエミッタが各列共通
の第１の抵抗に接続されたことを特徴とする特許請求の
範囲第１項記載のＢｉＣＭＯＳメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196057A JPS6258486A (ja) | 1985-09-06 | 1985-09-06 | ＢｉＣＭＯＳメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196057A JPS6258486A (ja) | 1985-09-06 | 1985-09-06 | ＢｉＣＭＯＳメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6258486A true JPS6258486A (ja) | 1987-03-14 |
Family
ID=16351479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196057A Pending JPS6258486A (ja) | 1985-09-06 | 1985-09-06 | ＢｉＣＭＯＳメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6258486A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222489A (ja) * | 1986-03-20 | 1987-09-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0264992A (ja) * | 1988-05-25 | 1990-03-05 | Texas Instr Inc <Ti> | Ｂｉｃｏｍｓ ｓｒａｍの高性能バイポーラ差動センスアンプ |
-
1985
- 1985-09-06 JP JP60196057A patent/JPS6258486A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222489A (ja) * | 1986-03-20 | 1987-09-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0264992A (ja) * | 1988-05-25 | 1990-03-05 | Texas Instr Inc <Ti> | Ｂｉｃｏｍｓ ｓｒａｍの高性能バイポーラ差動センスアンプ |
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