JPH0770221B2 - メモリ・アレイ用読取り／書込み／復元回路 - Google Patents
メモリ・アレイ用読取り／書込み／復元回路Info
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- JPH0770221B2 JPH0770221B2 JP3503190A JP50319091A JPH0770221B2 JP H0770221 B2 JPH0770221 B2 JP H0770221B2 JP 3503190 A JP3503190 A JP 3503190A JP 50319091 A JP50319091 A JP 50319091A JP H0770221 B2 JPH0770221 B2 JP H0770221B2
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Description
【発明の詳細な説明】 関連米国特許出願 本出願と同時に出願され、本発明の譲受人に譲渡され
た、P.フィリップス（Phillips）等の「切替え可能電流
源（Switchable Current Source）」と題する米国特許
出願第525422号明細書と関連する。
た、P.フィリップス（Phillips）等の「切替え可能電流
源（Switchable Current Source）」と題する米国特許
出願第525422号明細書と関連する。
発明の背景 1.発明の分野 本発明は、メモリ・アレイ用周辺回路に関し、より具体
的にはスタティック・ランダム・アクセス・メモリ（SR
AM）アレイのセルの読取りと書込み及びセル・ビット線
の復元に使用される回路に関する。本発明は、biCMOS技
術で実施することができる。
的にはスタティック・ランダム・アクセス・メモリ（SR
AM）アレイのセルの読取りと書込み及びセル・ビット線
の復元に使用される回路に関する。本発明は、biCMOS技
術で実施することができる。
2.関連技術の説明 高速SRAMアレイは、通常、マトリックスを形成する行と
列の形に配列されたメモリ・セルから構成される。各列
のセルは１対のビット線に結合され、各行のセルはワー
ド線に結合される。ビット線及びワード線は、セルから
データを読取りまたはセルにデータを書き込むために特
定のセルの行及び列を選択できるように周辺回路に結合
される。復元動作またはプリチャージ動作も、一般に、
書込み動作の後に新しい動作のためにセルの列を準備
し、かつ最高の速度を実現するために、ビット線上で実
施される。
列の形に配列されたメモリ・セルから構成される。各列
のセルは１対のビット線に結合され、各行のセルはワー
ド線に結合される。ビット線及びワード線は、セルから
データを読取りまたはセルにデータを書き込むために特
定のセルの行及び列を選択できるように周辺回路に結合
される。復元動作またはプリチャージ動作も、一般に、
書込み動作の後に新しい動作のためにセルの列を準備
し、かつ最高の速度を実現するために、ビット線上で実
施される。
このように、SRAMセルの列にサービスする周辺回路は、
一般に少なくとも６種の異なる動作を実行できなければ
ならない。すなわち、読取りのために列を選択する（す
なわち、ビット線を選択またはアドレスする）、その列
のセルを読み取る（すなわち、データを感知する）、デ
ータ書込みのためにビット線を選択する、セル“0"を書
き込む、“1"を書き込む、ビット線を復元する動作であ
る。
一般に少なくとも６種の異なる動作を実行できなければ
ならない。すなわち、読取りのために列を選択する（す
なわち、ビット線を選択またはアドレスする）、その列
のセルを読み取る（すなわち、データを感知する）、デ
ータ書込みのためにビット線を選択する、セル“0"を書
き込む、“1"を書き込む、ビット線を復元する動作であ
る。
これらのメモリ動作はそれぞれ非常に異なっているた
め、これらの動作を実行するための従来技術の回路は、
通常、選択、読取り、書込み、復元用のそれぞれ別々の
回路から構成されていた。しかし、これにはいくつかの
欠点がある。これらの回路はそれぞれ多数のデバイスを
含むだけでなく、正しい動作及び相互接続のために、い
くつかの異なる入力信号（読取りエネーブル、書込みエ
ネーブル、チップ・エネーブル、復元など）、及びアレ
イ内のいくつかの内部制御線を必要とする。例えば、少
なくとも４種の別々の入力線（すなわち、ビット・アド
レス線、復元線、データ線、データ補信号線）が必要な
ことがしばしばであり、読出し用データの感知回路もそ
れ自体のビット・アドレス線接続を必要とすることがし
ばしばである。
め、これらの動作を実行するための従来技術の回路は、
通常、選択、読取り、書込み、復元用のそれぞれ別々の
回路から構成されていた。しかし、これにはいくつかの
欠点がある。これらの回路はそれぞれ多数のデバイスを
含むだけでなく、正しい動作及び相互接続のために、い
くつかの異なる入力信号（読取りエネーブル、書込みエ
ネーブル、チップ・エネーブル、復元など）、及びアレ
イ内のいくつかの内部制御線を必要とする。例えば、少
なくとも４種の別々の入力線（すなわち、ビット・アド
レス線、復元線、データ線、データ補信号線）が必要な
ことがしばしばであり、読出し用データの感知回路もそ
れ自体のビット・アドレス線接続を必要とすることがし
ばしばである。
メモリ（特に半導体メモリ）の複雑さが増し、かつ寸法
が小さくなるにつれて、アレイはますます混雑してきて
いる。すなわち、内部制御線及び入出力（I/O）線の数
と配置がますます厳しくなってきている。高密度と高速
度も依然として、半導体チップ上で使用されるアレイ回
路の重要な設計基準である。従って、デバイス数を減ら
し、機能を組み合わせ、制御線の数を減らすなどによっ
て、高密度と高速度を維持しながら、読取り回路、書込
み回路、復元回路を単純化することがますます必要にな
ってきつつある。
が小さくなるにつれて、アレイはますます混雑してきて
いる。すなわち、内部制御線及び入出力（I/O）線の数
と配置がますます厳しくなってきている。高密度と高速
度も依然として、半導体チップ上で使用されるアレイ回
路の重要な設計基準である。従って、デバイス数を減ら
し、機能を組み合わせ、制御線の数を減らすなどによっ
て、高密度と高速度を維持しながら、読取り回路、書込
み回路、復元回路を単純化することがますます必要にな
ってきつつある。
発明の概要 本発明は、いくつかの機能を単一回路に組み合わせ、部
品数を減らし、制御線の数を減らすことにより、上記の
必要に応え、従来技術の上記の欠点を是正することを意
図するものである。本発明は、比較的低電力で高速動作
と高密度を実現するため、biCMOS技術（すなわち、同一
の半導体チップ上にバイポーラ・トランジスタと電界効
果トランジスタまたはMOSトランジスタ（FET）とを有す
る回路）で実施することが望ましい。
品数を減らし、制御線の数を減らすことにより、上記の
必要に応え、従来技術の上記の欠点を是正することを意
図するものである。本発明は、比較的低電力で高速動作
と高密度を実現するため、biCMOS技術（すなわち、同一
の半導体チップ上にバイポーラ・トランジスタと電界効
果トランジスタまたはMOSトランジスタ（FET）とを有す
る回路）で実施することが望ましい。
一実施例では、本発明は、 それぞれ１対のビット線に結合された複数のメモリ・セ
ルと、セルへの読出しと書込み及びビット線の回復を行
うためにビット線に結合されて、３状態データ信号及び
３状態データ補信号にタイミング関係を有する２状態ア
ドレス信号に応答する読取り／書込み／復元手段と、を
備えたメモリを含む。
ルと、セルへの読出しと書込み及びビット線の回復を行
うためにビット線に結合されて、３状態データ信号及び
３状態データ補信号にタイミング関係を有する２状態ア
ドレス信号に応答する読取り／書込み／復元手段と、を
備えたメモリを含む。
別の実施例では、本発明はそれぞれ１対のビット線に結
合された複数のメモリ・セルと、 ビット線に結合され、異なる入力信号線を介して正しい
タイミングで受け取った、２状態ビット・アドレス信
号、３状態データ信号、及び３状態データ補信号に応答
して、ビット線に結合されたすべてのセルに関して、読
取りエネーブル機能、０書込み機構、１書込み機構、及
び復元機能を実行する読取り／書込み／復元手段と、 ビット線に結合されて、すべてのセルに関して、読取り
感知機能を実行するための読取り／書込み／復元手段と
は別個の読取り感知手段と を備えるメモリを含む。
合された複数のメモリ・セルと、 ビット線に結合され、異なる入力信号線を介して正しい
タイミングで受け取った、２状態ビット・アドレス信
号、３状態データ信号、及び３状態データ補信号に応答
して、ビット線に結合されたすべてのセルに関して、読
取りエネーブル機能、０書込み機構、１書込み機構、及
び復元機能を実行する読取り／書込み／復元手段と、 ビット線に結合されて、すべてのセルに関して、読取り
感知機能を実行するための読取り／書込み／復元手段と
は別個の読取り感知手段と を備えるメモリを含む。
他の実施例では、本発明は、 それぞれ１対のビット線に結合された複数のCMOSまたは
biCMOSメモリ・セルと、 ビット線、データ線、データ補信号線、及びビット・ア
ドレス線に結合され、３状態のデータ信号及びデータ補
信号と２状態のビット・アドレス信号に応答して、ビッ
ト線に結合されたすべてのセル線に関して読取りエネー
ブル機能、０書込み機能、１書込み機能、及び復元機能
を実行するためのbiMOS読取り／書込み／復元回路と、 ビット線と結合され、読取り／書込み／復元回路から物
理的に分離した、ビット・アドレス入力端子をもたな
い、ビット線に結合されたすべてのセルに関し、読取り
感知機能を実行するためのバイポーラ読取り感知回路と を備える半導体スタティック・ランダム・アクセス・メ
モリを含む。
biCMOSメモリ・セルと、 ビット線、データ線、データ補信号線、及びビット・ア
ドレス線に結合され、３状態のデータ信号及びデータ補
信号と２状態のビット・アドレス信号に応答して、ビッ
ト線に結合されたすべてのセル線に関して読取りエネー
ブル機能、０書込み機能、１書込み機能、及び復元機能
を実行するためのbiMOS読取り／書込み／復元回路と、 ビット線と結合され、読取り／書込み／復元回路から物
理的に分離した、ビット・アドレス入力端子をもたな
い、ビット線に結合されたすべてのセルに関し、読取り
感知機能を実行するためのバイポーラ読取り感知回路と を備える半導体スタティック・ランダム・アクセス・メ
モリを含む。
図面の簡単な説明 本発明の詳細な説明を行いやすいように、以下の図面を
用意する。
用意する。
図１は、本発明による読取り／書込み／復元回路及び読
取り感知回路を伴うメモリ・アレイの構成図である。
取り感知回路を伴うメモリ・アレイの構成図である。
図２は、図１の読取り／書込み／復元回路及び読取り感
知回路の概略回路図である。
知回路の概略回路図である。
図３は、図１及び図２の読取り動作、書込み動作及び復
元動作を示す一連の波形（タイミング）図である。
元動作を示す一連の波形（タイミング）図である。
図４は、図１の読取り／書込み／復元回路の、データ・
レシーバ/3状態ドライバ回路、ならびにアドレス・レシ
ーバ／デコーダ回路と組み合わせた使い方を示す構成図
である。
レシーバ/3状態ドライバ回路、ならびにアドレス・レシ
ーバ／デコーダ回路と組み合わせた使い方を示す構成図
である。
図５は、図４のデータ・レシーバ/3状態ドライバ回路の
概略回路図である。
概略回路図である。
好ましい実施例の詳細な説明 まず図１を参照すると、本発明が適用できる環境を示
す、メモリ・アレイとそれぞれに付随する読取り／書込
み／復元回路及び読取り感知回路の全体的構成図が示さ
れている。ただし、本発明はこの特定の環境に限定され
るものではない。
す、メモリ・アレイとそれぞれに付随する読取り／書込
み／復元回路及び読取り感知回路の全体的構成図が示さ
れている。ただし、本発明はこの特定の環境に限定され
るものではない。
図１において、２進データを記憶する複数のメモリ・セ
ル10が設けられている。これらのメモリ・セルは、行と
列にマトリックスの形に配列されている。このメモリの
好ましい型式は、半導体チップ上に製造するのに適し
た、スタティック・ランダム・アクセス・メモリ（スタ
ティックRAMないしSRAM）である。各メモリ・セルは、I
BM Technical Disclosure Bulletin,Vol.17,No.11,pp.3
338〜39（1975年４月）に所載のR.H.リントン（Linto
n）等の論文“Low−Power FET Storage Cell"その他に
開示されたものに類似の、６デバイスCMOSやbiMOSセル
など、従来型の単一ビットSRMセルでよい。
ル10が設けられている。これらのメモリ・セルは、行と
列にマトリックスの形に配列されている。このメモリの
好ましい型式は、半導体チップ上に製造するのに適し
た、スタティック・ランダム・アクセス・メモリ（スタ
ティックRAMないしSRAM）である。各メモリ・セルは、I
BM Technical Disclosure Bulletin,Vol.17,No.11,pp.3
338〜39（1975年４月）に所載のR.H.リントン（Linto
n）等の論文“Low−Power FET Storage Cell"その他に
開示されたものに類似の、６デバイスCMOSやbiMOSセル
など、従来型の単一ビットSRMセルでよい。
このメモリは、特定のサイズや編成に限定されるもので
はない。例えば、256キロビット、512キロビット、また
は１メガビットのSRAMでもよい。
はない。例えば、256キロビット、512キロビット、また
は１メガビットのSRAMでもよい。
図１に示すように、各列の各セルは１対のビット線（例
えば左ビット線BLと右ビット線BR）に接続され、各行の
各セルは少なくとも１本のワード線に接続されている。
個々のセルは、そのセル用の特定のビット線対及びワー
ド線上の信号によって読取り及び書込みを行うように選
択（アドレス）される。セル用のビット線はまた、各読
取り動作または書込み動作の後に、同じビット線および
ワード線上の復元信号を介して「選択解除」または復元
（プレチャージ）される。
えば左ビット線BLと右ビット線BR）に接続され、各行の
各セルは少なくとも１本のワード線に接続されている。
個々のセルは、そのセル用の特定のビット線対及びワー
ド線上の信号によって読取り及び書込みを行うように選
択（アドレス）される。セル用のビット線はまた、各読
取り動作または書込み動作の後に、同じビット線および
ワード線上の復元信号を介して「選択解除」または復元
（プレチャージ）される。
各ビット線対には、本発明による読取り／書込み／復元
回路12が結合されている。読取り／書込み／復元回路12
は、それぞれビット・アドレス端子、データ端子及びデ
ータ補信号端子を介して読取り／書込み／復元回路に印
加された３つの入力信号、すなわちビット・アドレス信
号、データ信号及びデータ補信号に応答して、これらの
ビット線に接続されたセル上でいくつかの機能、具体的
には読取りエネーブル、０書込み、１書込み及び復元機
能を実行するように配列されている。
回路12が結合されている。読取り／書込み／復元回路12
は、それぞれビット・アドレス端子、データ端子及びデ
ータ補信号端子を介して読取り／書込み／復元回路に印
加された３つの入力信号、すなわちビット・アドレス信
号、データ信号及びデータ補信号に応答して、これらの
ビット線に接続されたセル上でいくつかの機能、具体的
には読取りエネーブル、０書込み、１書込み及び復元機
能を実行するように配列されている。
ビット・アドレス信号は、２状態信号ないし２進信号で
あり、その１つの状態は、メモリ・サイクルの「選択」
部分で活動状態となるもので、そのとき、読取り／書込
み／復元回路12が読取り及び書込みのため適当な時点で
それらのビット線を選択する。もう１つの状態は、メモ
リ・サイクルの「復元」部分で活動状態となるもので、
そのとき、読取り動作または書込み動作の後に読取り／
書込み／復元回路12がそれらのビット線を復元する。ビ
ット・アドレス信号は、従来型のビット・デコーダ回路
（図示せず）によって発生させてよい。ビット・アドレ
ス信号用の単一入力端子を、選択及び復元用に読取り／
書込み／復元回路12が使用し、したがって、別の復元端
子または制御線は不要となることに特徴がある。
あり、その１つの状態は、メモリ・サイクルの「選択」
部分で活動状態となるもので、そのとき、読取り／書込
み／復元回路12が読取り及び書込みのため適当な時点で
それらのビット線を選択する。もう１つの状態は、メモ
リ・サイクルの「復元」部分で活動状態となるもので、
そのとき、読取り動作または書込み動作の後に読取り／
書込み／復元回路12がそれらのビット線を復元する。ビ
ット・アドレス信号は、従来型のビット・デコーダ回路
（図示せず）によって発生させてよい。ビット・アドレ
ス信号用の単一入力端子を、選択及び復元用に読取り／
書込み／復元回路12が使用し、したがって、別の復元端
子または制御線は不要となることに特徴がある。
読取り／書込み／復元回路12を駆動するのに使用される
他の２つの入力信号は、データ信号とデータ補信号であ
る。これらの信号の注目に値する特徴は、それぞれが、
従来型の周辺回路に見られるような２状態ではなく、３
つの動作状態またはレベルをもつことである。本発明で
は、１つの状態はセルに書き込むのに使用可能なデータ
としての論理“0"状態またはレベルを表し、第２の状態
は、セルに書き込むのに使用できるデータとしての論理
“1"状態またはレベルを表し、第３の状態は、中立の状
態またはレベルを表し、ビット・アドレス信号と共にそ
れらのセルに対する読取り機能を適当な時点で開始する
際に読取り／書込み／復元回路12が使用する。この好ま
しい実施例では、中立状態は“0"状態と“1"状態のほぼ
中間のレベルであるが、他のレベルも使用できる。これ
ら３つの入力信号の動作及びタイミング関係について
は、後でより詳しく述べる。
他の２つの入力信号は、データ信号とデータ補信号であ
る。これらの信号の注目に値する特徴は、それぞれが、
従来型の周辺回路に見られるような２状態ではなく、３
つの動作状態またはレベルをもつことである。本発明で
は、１つの状態はセルに書き込むのに使用可能なデータ
としての論理“0"状態またはレベルを表し、第２の状態
は、セルに書き込むのに使用できるデータとしての論理
“1"状態またはレベルを表し、第３の状態は、中立の状
態またはレベルを表し、ビット・アドレス信号と共にそ
れらのセルに対する読取り機能を適当な時点で開始する
際に読取り／書込み／復元回路12が使用する。この好ま
しい実施例では、中立状態は“0"状態と“1"状態のほぼ
中間のレベルであるが、他のレベルも使用できる。これ
ら３つの入力信号の動作及びタイミング関係について
は、後でより詳しく述べる。
本発明のもう１つの特徴は、図１に示す読取り感知回路
14である。読取り感知回路14は、ビット線BL及びBRに結
合され、メモリ読取り動作中にデータ感知機能を実行す
る。セル内のデータの読取りは、２本のビット線上の信
号レベルの差を感知することによって達成される。読取
り感知回路14は、１対の感知線S1及びS2に出力すべく、
この差感知機能を実行する。読取り感知回路14の注目に
値する特徴は、動作するのに（ビット・アドレス線や読
取りエネーブル線などの）制御線を必要としないことで
ある。読取り感知回路14は、ビット線を介して選択され
たメモリ・セルから受け取ったデータ信号だけに基づい
て差出力を発生するように配列されている。これによっ
て、アレイ中を通って走る追加の線が不要になるだけで
なく、読取り感知回路14をビット線に沿った任意の地点
に配置することも可能になる。例えば、読取り感知回路
を、アレイの読取り／書込み／復元回路12と反対の側に
配置することができ、そうすると半導体チップの設計及
び回路レイアウトのフレキシビリティが増大する。
14である。読取り感知回路14は、ビット線BL及びBRに結
合され、メモリ読取り動作中にデータ感知機能を実行す
る。セル内のデータの読取りは、２本のビット線上の信
号レベルの差を感知することによって達成される。読取
り感知回路14は、１対の感知線S1及びS2に出力すべく、
この差感知機能を実行する。読取り感知回路14の注目に
値する特徴は、動作するのに（ビット・アドレス線や読
取りエネーブル線などの）制御線を必要としないことで
ある。読取り感知回路14は、ビット線を介して選択され
たメモリ・セルから受け取ったデータ信号だけに基づい
て差出力を発生するように配列されている。これによっ
て、アレイ中を通って走る追加の線が不要になるだけで
なく、読取り感知回路14をビット線に沿った任意の地点
に配置することも可能になる。例えば、読取り感知回路
を、アレイの読取り／書込み／復元回路12と反対の側に
配置することができ、そうすると半導体チップの設計及
び回路レイアウトのフレキシビリティが増大する。
図１の回路の特定の実施例を図２に示す。この好ましい
実施例では、読取り／書込み／復元回路12は、６個のバ
イポーラ・トランジスタと５個のFETを有するbiCMOS回
路を含んでいる。バイポーラ・トランジスタT1及びT2
は、NPN型であることが好ましく、そのベース端子が３
状態のデータ信号及びデータ補信号を受け取るようにそ
れぞれデータ入力端子及びデータ補信号入力端子に結合
されている。T1エミッタ出力は、１対のバイポーラ・ト
ランジスタT3及びT4の両方のベースに結合され、T2のエ
ミッタ出力は、同様の１対のバイポーラ・トランジスタ
T5及びT6の両方のベースに結合されている。この好まし
い実施例では、T3とT5はNPNトランジスタ、T4とT6はPNP
トランジスタである。T3及びT4のエミッタは相互にまた
左ビット線BLに結合され、T5及びT6のエミッタは相互に
また右ビット線BRに結合される。T1、T2、T3、T5のコレ
クタは第１の電圧源VCCに結合され、T4及びT6のコレク
タは第２の電圧源VEEに結合される。
実施例では、読取り／書込み／復元回路12は、６個のバ
イポーラ・トランジスタと５個のFETを有するbiCMOS回
路を含んでいる。バイポーラ・トランジスタT1及びT2
は、NPN型であることが好ましく、そのベース端子が３
状態のデータ信号及びデータ補信号を受け取るようにそ
れぞれデータ入力端子及びデータ補信号入力端子に結合
されている。T1エミッタ出力は、１対のバイポーラ・ト
ランジスタT3及びT4の両方のベースに結合され、T2のエ
ミッタ出力は、同様の１対のバイポーラ・トランジスタ
T5及びT6の両方のベースに結合されている。この好まし
い実施例では、T3とT5はNPNトランジスタ、T4とT6はPNP
トランジスタである。T3及びT4のエミッタは相互にまた
左ビット線BLに結合され、T5及びT6のエミッタは相互に
また右ビット線BRに結合される。T1、T2、T3、T5のコレ
クタは第１の電圧源VCCに結合され、T4及びT6のコレク
タは第２の電圧源VEEに結合される。
上記のバイポーラ・トランジスタの他に、読取り／書込
み／復元回路12は５個のFETを含んでいる。そのうちの
４個、すなわちP1、N1、P2、N2は、図２に示すようにそ
のゲートがビット・アドレス入力端子に結合されてい
る。デバイスP1及びP2はＰ型FETであることが好まし
く、それらのソース端子がVCCに結合され、デバイスN1
及びN2はＮ型FETであることが好ましく、それらのソー
ス端子がVEEに結合される。P1とN1のドレインは相互に
またT1のエミッタに結合され、P2とN2のドレインは相互
にまたT2のエミッタに結合される。
み／復元回路12は５個のFETを含んでいる。そのうちの
４個、すなわちP1、N1、P2、N2は、図２に示すようにそ
のゲートがビット・アドレス入力端子に結合されてい
る。デバイスP1及びP2はＰ型FETであることが好まし
く、それらのソース端子がVCCに結合され、デバイスN1
及びN2はＮ型FETであることが好ましく、それらのソー
ス端子がVEEに結合される。P1とN1のドレインは相互に
またT1のエミッタに結合され、P2とN2のドレインは相互
にまたT2のエミッタに結合される。
第５のFET P3によって回路12が完成するが、これはＰ
型FETであることが好ましく、そのソース端子とドレイ
ン端子が左ビット線と右ビット線の間に結合され、その
ゲート端子がビット・アドレス線に結合される。
型FETであることが好ましく、そのソース端子とドレイ
ン端子が左ビット線と右ビット線の間に結合され、その
ゲート端子がビット・アドレス線に結合される。
図２の読取り感知回路14は、２個のバイポーラ・トラン
ジスタT7及びT8を含み、これらは好ましい実施例ではPN
Pトランジスタである。T7のベースは左ビット線に結合
され、T8のベースは右ビット線に結合される。T7とT8の
エミッタはそれぞれ感知線S1及びS2に結合され、コレク
タは相互にまたVEEに結合されている。デバイスT7及びT
8は低インピーダンス駆動能力を有し、そのエミッタで
容量性ロードまたはドッティングを感知しない。
ジスタT7及びT8を含み、これらは好ましい実施例ではPN
Pトランジスタである。T7のベースは左ビット線に結合
され、T8のベースは右ビット線に結合される。T7とT8の
エミッタはそれぞれ感知線S1及びS2に結合され、コレク
タは相互にまたVEEに結合されている。デバイスT7及びT
8は低インピーダンス駆動能力を有し、そのエミッタで
容量性ロードまたはドッティングを感知しない。
この好ましい実施例の追加要素は、感知線S1、S2とVCC
の間に結合されたロード要素である。図２においては、
これは抵抗R1及びR2であるが、その代わりにFETを使用
することもできる。
の間に結合されたロード要素である。図２においては、
これは抵抗R1及びR2であるが、その代わりにFETを使用
することもできる。
次に、図３に示すような、図２の回路の動作について述
べる。
べる。
セルに左ビット線を介して０などのデータを書き込む場
合、相対的に高い電圧レベルがデータ入力（T2のベー
ス）に印加され、相対的に低いまたは負の電圧レベルが
データ補信号入力（T1のベース）に印加され、高レベル
がビット・アドレス入力（P1、P2、P3、N1及びN2のゲー
ト）に印加される。アドレス入力が高なので、N1とN2は
共にオンであるが、ノードQ1はT2によってクランプさ
れ、ノードQ0はプルダウンされる。Q1のレベルはT5を介
してさらにシフトされるが依然として高であり、その結
果、ビット線BR上に高レベルが生じ、Q0の低レベルがT4
を介してビット線BLを低にプルし、したがってビット線
BLに０を書き込み、ビット線BRに１を書き込む。メモリ
・セルの状態を変える場合、データ入力のレベルが反転
され、ビット・アドレス入力がやはり高レベルによって
選択される。
合、相対的に高い電圧レベルがデータ入力（T2のベー
ス）に印加され、相対的に低いまたは負の電圧レベルが
データ補信号入力（T1のベース）に印加され、高レベル
がビット・アドレス入力（P1、P2、P3、N1及びN2のゲー
ト）に印加される。アドレス入力が高なので、N1とN2は
共にオンであるが、ノードQ1はT2によってクランプさ
れ、ノードQ0はプルダウンされる。Q1のレベルはT5を介
してさらにシフトされるが依然として高であり、その結
果、ビット線BR上に高レベルが生じ、Q0の低レベルがT4
を介してビット線BLを低にプルし、したがってビット線
BLに０を書き込み、ビット線BRに１を書き込む。メモリ
・セルの状態を変える場合、データ入力のレベルが反転
され、ビット・アドレス入力がやはり高レベルによって
選択される。
書込みの後にビット線を復元する場合、低レベルを印加
することによってビット・アドレス信号が選択解除状態
に切り替わる。これによってP1とP2が共にオンとなり両
方のビット線がT3及びT5を介して復元レベルにプルされ
る。データ信号及びデータ補信号の状態は、復元中はど
うでもよい。
することによってビット・アドレス信号が選択解除状態
に切り替わる。これによってP1とP2が共にオンとなり両
方のビット線がT3及びT5を介して復元レベルにプルされ
る。データ信号及びデータ補信号の状態は、復元中はど
うでもよい。
セルを読み取る場合、データ信号とデータ補信号の中立
の電圧が両方のデータ入力に印加され、T1及びT2を通っ
てQ0及びQ1に伝えられ、次いでT4及びT6を通ってビット
線BL及びBRに伝えられ、そしてビット線BL及びBRを中立
レベルにする。この中立レベルが両感知増幅エミッタ・
フォロワ・トランジスタT7及びT8をオンにする。Q0及び
Q1のレベルによってT3とT4がオフになり、メモリ・セル
の導電側がそのワード線上のアップ・レベルによってア
ドレスされることによって、どちらかのビット線がさら
にプルダウンされるようになる。このため、両ビット線
間に差電圧が発生し、それがエミッタ・フォロワT7及び
T8を通ってセンス線に、さらに差電圧増幅器（図示せ
ず）に転送される。感知エミッタ・フォロワは感知線S1
及びS2でドッティングされるが、選択解除されたビット
線は復元されるので、選択されたビット線上の感知エミ
ッタ・フォロワだけが導通する。
の電圧が両方のデータ入力に印加され、T1及びT2を通っ
てQ0及びQ1に伝えられ、次いでT4及びT6を通ってビット
線BL及びBRに伝えられ、そしてビット線BL及びBRを中立
レベルにする。この中立レベルが両感知増幅エミッタ・
フォロワ・トランジスタT7及びT8をオンにする。Q0及び
Q1のレベルによってT3とT4がオフになり、メモリ・セル
の導電側がそのワード線上のアップ・レベルによってア
ドレスされることによって、どちらかのビット線がさら
にプルダウンされるようになる。このため、両ビット線
間に差電圧が発生し、それがエミッタ・フォロワT7及び
T8を通ってセンス線に、さらに差電圧増幅器（図示せ
ず）に転送される。感知エミッタ・フォロワは感知線S1
及びS2でドッティングされるが、選択解除されたビット
線は復元されるので、選択されたビット線上の感知エミ
ッタ・フォロワだけが導通する。
電力消費量をさらに減らすため、抵抗R1とR2をPFETで置
き換えることもできる。これらのPFETのゲートは、T7及
びT8が書込み中に導通するのを防止するため、読取り／
書込みパルスによって駆動される。
き換えることもできる。これらのPFETのゲートは、T7及
びT8が書込み中に導通するのを防止するため、読取り／
書込みパルスによって駆動される。
図４は、本発明による、２信データ信号と読取り／書込
み選択信号に応答して、読取り／書込み／復元回路12に
入力される３状態データ信号を発生するのに使用され
る、データ・レシーバ/3状態ドライバ回路20の構成図で
ある。ビット・アドレス信号を復号するためのアドレス
・レシーバ／デコーダ回路22も使用することができる。
み選択信号に応答して、読取り／書込み／復元回路12に
入力される３状態データ信号を発生するのに使用され
る、データ・レシーバ/3状態ドライバ回路20の構成図で
ある。ビット・アドレス信号を復号するためのアドレス
・レシーバ／デコーダ回路22も使用することができる。
図５は、本発明のデータ・レシーバ/3状態ドライバ回路
のbiMOS技術による具体的実施例である。
のbiMOS技術による具体的実施例である。
データ・レシーバ/3状態ドライバ回路20は、ノードA5に
０または１のデータ入力が印加され、読取り／書込み制
御入力がアップ・レベル（１）で、ノードRWに書込み状
態が印加されることを表すとき、ノードPT及びPCに真
（データ・レベル１）出力または補（データ・レベル
０）出力を発生する。
０または１のデータ入力が印加され、読取り／書込み制
御入力がアップ・レベル（１）で、ノードRWに書込み状
態が印加されることを表すとき、ノードPT及びPCに真
（データ・レベル１）出力または補（データ・レベル
０）出力を発生する。
データ・レシーバ20はまた、ノードRWにダウン・レベル
（０）の読取り入力が印加されるとき、ノードA5のデー
タ入力のレベルの如何にかかわらず、両方の出力で同時
に０と１の間のレベルである第３の中立状態を発生す
る。
（０）の読取り入力が印加されるとき、ノードA5のデー
タ入力のレベルの如何にかかわらず、両方の出力で同時
に０と１の間のレベルである第３の中立状態を発生す
る。
バイポーラ・トランジスタT1、T2はエミッタ・フォロワ
であり、データ入力及びVR（入力基準）入力に高入力イ
ンピーダンスを提供し、データ入力と基準入力のレベル
を1Vbc下方にシフトする。NFET N5、N6はそのゲートが
VCCに接続されており、その電流特性がより一定してい
るため、抵抗の代わりにプルダウン・デバイスとして使
用される。T3、T4のベースのレベルが低いと、ECL回路T
3、T4は飽和に近づくことなく、コレクタ・ノードC1、C
2により大きな遷移電圧を供給することができる。エミ
ッタ・フォロワT9、T10は、NFETプルダウン・デバイスN
7、N8と共に図１、２、４の読取り／書込み／復元回路1
2のデータ入力に低インピーダンスの駆動電圧を供給す
る。
であり、データ入力及びVR（入力基準）入力に高入力イ
ンピーダンスを提供し、データ入力と基準入力のレベル
を1Vbc下方にシフトする。NFET N5、N6はそのゲートが
VCCに接続されており、その電流特性がより一定してい
るため、抵抗の代わりにプルダウン・デバイスとして使
用される。T3、T4のベースのレベルが低いと、ECL回路T
3、T4は飽和に近づくことなく、コレクタ・ノードC1、C
2により大きな遷移電圧を供給することができる。エミ
ッタ・フォロワT9、T10は、NFETプルダウン・デバイスN
7、N8と共に図１、２、４の読取り／書込み／復元回路1
2のデータ入力に低インピーダンスの駆動電圧を供給す
る。
デバイスN3、N4、T7、R3は、切換え可能基準電圧発生回
路を形成し、これは、デバイスN3のゲートにアップ・レ
ベルが印加されるとき、ECL回路T3、T4をオンにする。
デバイスN3によってT7のコレクタからベースへの導電経
路が生成され、したがってダイオードを形成し、これが
R3と共にベース・エミッタ基準電圧を生成し、この電圧
はT7コレクタ電流を反射するT8に接続される。プルダウ
ン・デバイスN4は、ノードRWにダウン・レベル（０）の
読取り入力が現れ、N3をオフにするとき、デバイスT7を
オフする。
路を形成し、これは、デバイスN3のゲートにアップ・レ
ベルが印加されるとき、ECL回路T3、T4をオンにする。
デバイスN3によってT7のコレクタからベースへの導電経
路が生成され、したがってダイオードを形成し、これが
R3と共にベース・エミッタ基準電圧を生成し、この電圧
はT7コレクタ電流を反射するT8に接続される。プルダウ
ン・デバイスN4は、ノードRWにダウン・レベル（０）の
読取り入力が現れ、N3をオフにするとき、デバイスT7を
オフする。
RWに読取り入力が存在するとき、デバイスT7はオフであ
り、そのコレクタ・ノードK2がR3によってVCCにプルア
ップされ、そのベース・ノードがデバイスN4によってV
CCにプルダウンされ、デバイスT8を、したがってECL回
路全体（T3、T4）をオフにする。ノードK2がVCCのと
き、NFET N1がオンになってそのドレイン・ノードJ2を
VEEにプルダウンする。その結果、R4、R5中を電流が流
れ、そのためノードJ1に中立の電圧レベルが発生して、
PNPエミッタ・フォロワT5、T6に、両方のノードC1、C2
を同時に中立レベルより1Vbc上方にプルダウンさせる。
次に、C1、C2のレベルが再度デバイスT9、T10を通って
シフトダウンされ、それがノードPC、PTで使用可能とな
って、読取り／書込み／復元回路のデータ入力を駆動
し、その回路中で読取り状態を発生させる。
り、そのコレクタ・ノードK2がR3によってVCCにプルア
ップされ、そのベース・ノードがデバイスN4によってV
CCにプルダウンされ、デバイスT8を、したがってECL回
路全体（T3、T4）をオフにする。ノードK2がVCCのと
き、NFET N1がオンになってそのドレイン・ノードJ2を
VEEにプルダウンする。その結果、R4、R5中を電流が流
れ、そのためノードJ1に中立の電圧レベルが発生して、
PNPエミッタ・フォロワT5、T6に、両方のノードC1、C2
を同時に中立レベルより1Vbc上方にプルダウンさせる。
次に、C1、C2のレベルが再度デバイスT9、T10を通って
シフトダウンされ、それがノードPC、PTで使用可能とな
って、読取り／書込み／復元回路のデータ入力を駆動
し、その回路中で読取り状態を発生させる。
アレイ全体で１つの３状態ドライバ回路しか必要でない
ことは注目に値する。
ことは注目に値する。
本発明をその好ましい実施例に関して具体的に示し記述
してきたが、当業者なら理解するように、本発明の趣旨
及び範囲から逸脱することなくその形態及び細部に様々
な変更を加えることが可能である。例えば、必要な修正
を施した上で諸実施例のNFETトランジスタをPFETトラン
ジスタで置き換え、またはその逆を行うことができ、ま
た必要な修正を施した上でNPNバイポーラ・トランジス
タをPNPトランジスタで置き換え、またはその逆を行う
こともできる。本発明はまた、例えば多重ポート（異な
るセルを使用）、読取り専用、光学式、光電式など他の
タイプのメモリにも応用できる。
してきたが、当業者なら理解するように、本発明の趣旨
及び範囲から逸脱することなくその形態及び細部に様々
な変更を加えることが可能である。例えば、必要な修正
を施した上で諸実施例のNFETトランジスタをPFETトラン
ジスタで置き換え、またはその逆を行うことができ、ま
た必要な修正を施した上でNPNバイポーラ・トランジス
タをPNPトランジスタで置き換え、またはその逆を行う
こともできる。本発明はまた、例えば多重ポート（異な
るセルを使用）、読取り専用、光学式、光電式など他の
タイプのメモリにも応用できる。
Claims (4)
- 【請求項１】CMOSまたはbiCMOSスタティック・ランダム
・アクセス・メモリ・アレイの読取り、書込み及び復元
を行うための回路であって、 読取りエネーブル、０書込み、及び１書込みを表す３レ
ベル・データ信号を搬送するように配置された第１の入
力線と、 読取りエネーブル、０書込み、及び１書込みを表す３レ
ベル・データ補信号を搬送するように配置された第２の
入力線と、 読取り／書込み選択及び復元を表す２レベル・ビット・
アドレス信号を搬送するように配置された第３の入力線
と、 複数個のCMOSまたはbiCMOSメモリ・セルにそれぞれ結合
された左ビット線及び右ビット線と、 上記第１、第２及び第３の入力線並びに上記左ビット線
及び右ビット線に接続された読取り／書込み／復元回路
と、 上記左ビット線及び右ビット線に結合された入力、並び
に差動増幅回路に結合された出力を有する読取り感知回
路とを備え、 上記読取り／書込み／復元回路は、 それぞれ上記第１及び第２の入力線に結合された制御端
子を有する、第１及び第２のバイポーラ・トランジスタ
と、 上記第１のバイポーラ・トランジスタの出力端子にそれ
ぞれ結合された制御端子を有し、出力端子同士が互いに
接続され、そして該接続点が上記右ビット線に結合され
た第３及び第４のバイポーラ・トランジスタと、 上記第２のバイポーラ・トランジスタの出力端子にそれ
ぞれ結合された制御端子を有し、出力端子同士が互いに
接続され、そして該接続点が上記左ビット線に結合され
た第５及び第６のバイポーラ・トランジスタと、 上記第３の入力線にそれぞれ結合された制御端子を有
し、１つの通電端子同士が互いに接続され、そして該接
続点が上記第３及び第４のバイポーラ・トランジスタの
制御端子に結合された第１及び第２の電界効果トランジ
スタと、 上記第３の入力線にそれぞれ結合された制御端子を有
し、１つの通電端子同士が互いに接続され、そして該接
続点が上記第５及び第６のバイポーラ・トランジスタの
制御端子に結合された第３及び第４の電界効果トランジ
スタと、 上記第３の入力線に結合された制御端子を有し、２つの
通電端子が上記左ビット線及び上記右ビット線にそれぞ
れ結合された第５の電界効果トランジスタとを有するこ
とを特徴とするスタティック・ランダム・アクセス・メ
モリ・アレイの読取り、書込み及び復元を行うための回
路。 - 【請求項２】上記第１及び第２のバイポーラトランジス
タの残りの端子、上記第１及び第３電界効果トランジス
タの残りの通電端子、並びに上記第３及び第５バイポー
ラ・トランジスタの残りの端子が、第１電圧源に接続さ
れ、そして上記第４及び第６バイポーラ・トランジスタ
の残りの端子、並びに上記第２及び第４電界効果トラン
ジスタの残りの通電端子が、第２電圧源に接続されてい
ることを特徴とする特許請求の範囲第１項記載のスタテ
ィック・ランダム・アクセス・メモリ・アレイの読取
り、書込み及び復元を行うための回路。 - 【請求項３】上記読取り感知回路は、上記左ビット線に
接続された制御端子、上記差動増幅回路の一方の入力線
に接続された出力端子及び上記第２電圧源に接続された
残りの端子を有するバイポーラ・トランジスタと、上記
右ビット線に接続された制御端子、上記差動増幅回路の
他方の入力線に接続された出力端子及び上記第２電圧源
に接続された残りの端子を有するバイポーラ・トランジ
スタとを有することを特徴とする特許請求の範囲第２項
記載のスタティック・ランダム・アクセス・メモリ・ア
レイの読取り、書込み及び復元を行うための回路。 - 【請求項４】上記差動増幅回路の一方の入力線及び上記
第１電圧源の間に接続された抵抗素子、並びに上記差動
増幅回路の他方の入力線及び上記第１電圧源の間に接続
された抵抗素子を有することを特徴とする特許請求の範
囲第３項記載のスタティック・ランダム・アクセス・メ
モリ・アレイの読取り、書込み及び復元を行うための回
路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US52528690A | 1990-05-17 | 1990-05-17 | |
| US525,286 | 1990-05-17 | ||
| PCT/US1990/005897 WO1991018394A1 (en) | 1990-05-17 | 1990-10-15 | Read/write/restore circuit for memory arrays |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05507169A JPH05507169A (ja) | 1993-10-14 |
| JPH0770221B2 true JPH0770221B2 (ja) | 1995-07-31 |
Family
ID=24092639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3503190A Expired - Lifetime JPH0770221B2 (ja) | 1990-05-17 | 1990-10-15 | メモリ・アレイ用読取り／書込み／復元回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5465230A (ja) |
| EP (1) | EP0528799B1 (ja) |
| JP (1) | JPH0770221B2 (ja) |
| DE (1) | DE69015371T2 (ja) |
| WO (1) | WO1991018394A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894434A (en) * | 1995-12-22 | 1999-04-13 | Texas Instruments Incorporated | MOS static memory array |
| KR100349371B1 (ko) * | 1999-11-30 | 2002-08-21 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 프리페치/리스토어 방법 및 그 회로 |
| US10510401B2 (en) * | 2017-05-22 | 2019-12-17 | Taiwan Semicondutor Manufacturing Company Limited | Semiconductor memory device using shared data line for read/write operation |
Family Cites Families (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4208730A (en) * | 1978-08-07 | 1980-06-17 | Rca Corporation | Precharge circuit for memory array |
| DE3069124D1 (en) * | 1979-03-13 | 1984-10-18 | Ncr Co | Write/restore/erase signal generator for volatile/non-volatile memory system |
| JPS56101694A (en) * | 1980-01-18 | 1981-08-14 | Nec Corp | Semiconductor circuit |
| JPS589285A (ja) * | 1981-07-08 | 1983-01-19 | Toshiba Corp | 半導体装置 |
| JPS5968889A (ja) * | 1982-10-08 | 1984-04-18 | Toshiba Corp | 半導体記憶装置 |
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| JPS6066389A (ja) * | 1983-09-22 | 1985-04-16 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60136989A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | 半導体記憶装置の書き込み回路 |
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| JPS613390A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
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-
1990
- 1990-10-15 DE DE69015371T patent/DE69015371T2/de not_active Expired - Fee Related
- 1990-10-15 WO PCT/US1990/005897 patent/WO1991018394A1/en active IP Right Grant
- 1990-10-15 EP EP91902839A patent/EP0528799B1/en not_active Expired - Lifetime
- 1990-10-15 JP JP3503190A patent/JPH0770221B2/ja not_active Expired - Lifetime
-
1991
- 1991-12-12 US US07/808,047 patent/US5465230A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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