JPS62145595A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62145595A JPS62145595A JP60286928A JP28692885A JPS62145595A JP S62145595 A JPS62145595 A JP S62145595A JP 60286928 A JP60286928 A JP 60286928A JP 28692885 A JP28692885 A JP 28692885A JP S62145595 A JPS62145595 A JP S62145595A
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置，特にスタティック型，ランダ
ム・アクセス・メモリ（ ＳＲＡＭ ）のメモリセルア
レイにおける各列線対の電．位差を制限する回路に関す
る。
ム・アクセス・メモリ（ ＳＲＡＭ ）のメモリセルア
レイにおける各列線対の電．位差を制限する回路に関す
る。
一般に， ＳＲＡＭにおいてデータの読み出し速度を高
めるために種々の工夫がなされておシ。
めるために種々の工夫がなされておシ。
その中で最近になって主に用いられている方法として、
アドレスが変化してそのアドレスに応じて行線が選択駆
動されるまでの間にセンスアンプの一対の差動入力端子
を短絡するものがある。この方法によれば、予めセンス
アンプの両入力電位を同電位に設定し、この後、選択さ
れたメモリセルから読み出されるデータに応じて一対の
列線に電位差がつくのを速め、これによフデータの読み
出し速度を速めるようにしている。
アドレスが変化してそのアドレスに応じて行線が選択駆
動されるまでの間にセンスアンプの一対の差動入力端子
を短絡するものがある。この方法によれば、予めセンス
アンプの両入力電位を同電位に設定し、この後、選択さ
れたメモリセルから読み出されるデータに応じて一対の
列線に電位差がつくのを速め、これによフデータの読み
出し速度を速めるようにしている。
このような方法を採用した従来のＳＲＡＭにおけるメモ
リセルアレイの１力ラム分およびそれに対応するデータ
読み出し系を第８図に示しておシ、その読み出し動作に
おける主要な信号波形を第す図に示している。即ち、複
数ピットのアドレス信号からなるアドレスＡｄｄが変化
したことが検出されると、このアドレスに対応した行線
８１の選択信号乳に基いて１個のスタティック型メモリ
セル８２が選択されることによって、このメモリセル８
２から相補的なレベルのデータＱ、Ｑが一対の列ｆｆｊ
Ａ８３ ｅ ＆ ３に読み出される前に、制御信号ψが
１ レベルにされることによつてプリチャージ用トラ
ンジスタ８４．８５およびイコライズ用トランジスタ８
６がオン状態になる。この３個のトランジスタ＆４，８
５．８６がオン状態になることによって、一対の列線８
３．８３同志が短絡されて等電位に設定される。この後
、制御信号ψが０レベルにされ、トランジスタ８４，８
５．８６がオフ状態になシ、前記選択されたメモリセル
８２からデータが読み出されると１列線８３゜８３の電
位差が急速に拡大され、この電位差がセンスアンプ８７
によりデータとして検出され、さらにこの検出データが
出力バラ７７８８に供給され、この出力バッファ８８か
ら出力データＤｏｕｔ が出力される。
リセルアレイの１力ラム分およびそれに対応するデータ
読み出し系を第８図に示しておシ、その読み出し動作に
おける主要な信号波形を第す図に示している。即ち、複
数ピットのアドレス信号からなるアドレスＡｄｄが変化
したことが検出されると、このアドレスに対応した行線
８１の選択信号乳に基いて１個のスタティック型メモリ
セル８２が選択されることによって、このメモリセル８
２から相補的なレベルのデータＱ、Ｑが一対の列ｆｆｊ
Ａ８３ ｅ ＆ ３に読み出される前に、制御信号ψが
１ レベルにされることによつてプリチャージ用トラ
ンジスタ８４．８５およびイコライズ用トランジスタ８
６がオン状態になる。この３個のトランジスタ＆４，８
５．８６がオン状態になることによって、一対の列線８
３．８３同志が短絡されて等電位に設定される。この後
、制御信号ψが０レベルにされ、トランジスタ８４，８
５．８６がオフ状態になシ、前記選択されたメモリセル
８２からデータが読み出されると１列線８３゜８３の電
位差が急速に拡大され、この電位差がセンスアンプ８７
によりデータとして検出され、さらにこの検出データが
出力バラ７７８８に供給され、この出力バッファ８８か
ら出力データＤｏｕｔ が出力される。
上記したように従来のＳＲＡＭにあっては、アドレスＡ
ｄｄが変化してから後の所定期間、制御信号ψは １
レベルにされている。そして、この制御信号ψの １
レベル期間は、選択された行線が完全に １ レベルに
されるまでの前の期間が望ましい。その理由は、上記制
御信号ψが、新たに選択された行線が１ レベルになる
前ＫＯレベルに下げられると、予め短絡されて同電位に
されていた列線同志の電位が前に選択されていたメモリ
セルからの読み出しデータにょシ元に戻されてしまうか
らである。このような状態が発生すると１次知新しく選
択されたメモリセルの読み出しデータに基いて列線相互
間の電位差が十分に拡大されるのに時間が長くかがって
しまう。
ｄｄが変化してから後の所定期間、制御信号ψは １
レベルにされている。そして、この制御信号ψの １
レベル期間は、選択された行線が完全に １ レベルに
されるまでの前の期間が望ましい。その理由は、上記制
御信号ψが、新たに選択された行線が１ レベルになる
前ＫＯレベルに下げられると、予め短絡されて同電位に
されていた列線同志の電位が前に選択されていたメモリ
セルからの読み出しデータにょシ元に戻されてしまうか
らである。このような状態が発生すると１次知新しく選
択されたメモリセルの読み出しデータに基いて列線相互
間の電位差が十分に拡大されるのに時間が長くかがって
しまう。
他方、新しく選択された行線が完全に １ レベルにさ
れた後に制御信号ψが ０レベルにされると、制御信号
ψが １ レベルにされている期間は列線同志が短絡さ
れているから、センスアンプでデータを検出できない。
れた後に制御信号ψが ０レベルにされると、制御信号
ψが １ レベルにされている期間は列線同志が短絡さ
れているから、センスアンプでデータを検出できない。
この場合、データの読み出し速度はむしろ遅くなる。こ
のように、制御信号ψが １ レベルになっている期間
は重要である。しかしながら、この制御信号ψは、通常
はアドレス信号とこのアドレス信号を遅延した信号とを
比較することによって形成するようにしているので１回
路を構成するトランジスタの特性のバラツキによ）信号
の遅延時間が変化し、この制御信号ψが １ レベルに
なっている期間がばらつくことになる。そして。
のように、制御信号ψが １ レベルになっている期間
は重要である。しかしながら、この制御信号ψは、通常
はアドレス信号とこのアドレス信号を遅延した信号とを
比較することによって形成するようにしているので１回
路を構成するトランジスタの特性のバラツキによ）信号
の遅延時間が変化し、この制御信号ψが １ レベルに
なっている期間がばらつくことになる。そして。
上記遅延時間を最適化することは非常に困難である。
禾発明は上記の事情に鑑みてなされたもので。
列線対を等電位化するための制御信号が不要になシ、こ
の制御信号を発生するためのトランジスタが不要になシ
、メモリセルからのデータの読み出しを常に安定した速
い速度で行なう、ことが可能な半導体記憶装置を提供す
るものである。
の制御信号を発生するためのトランジスタが不要になシ
、メモリセルからのデータの読み出しを常に安定した速
い速度で行なう、ことが可能な半導体記憶装置を提供す
るものである。
本発明の半導体記憶装置にあっては、データ読み出し期
間に列線対が互いに他の列ＭｉＩｔ位を制御し合うよう
に動作することによって１列線対間遊位差を制限する電
圧制御回路を設けたことを特徴とするも■であるう これによって、メモリセルからのデータの読み出しを続
けて行なう場合に、新たなデータ読み出しに際して列線
対をプリチャージするのに必要な時間が短かくて済み、
読み出し速度が速くなる。
間に列線対が互いに他の列ＭｉＩｔ位を制御し合うよう
に動作することによって１列線対間遊位差を制限する電
圧制御回路を設けたことを特徴とするも■であるう これによって、メモリセルからのデータの読み出しを続
けて行なう場合に、新たなデータ読み出しに際して列線
対をプリチャージするのに必要な時間が短かくて済み、
読み出し速度が速くなる。
以下１図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はＳＭｈｊＯメモリセルアレイにおける１力ラム
分の一部を示しておシ、１ノはスタティック型メモリセ
ル、１２は上ｇ己メモリセル１１ Ｖｃ接続された行線
、１３および１３は上記メモリセル１１に接続された一
対の列線、１４および１５は上記列線１３．１３に接続
された通常オン型の負荷回路であって、それぞれドレイ
ン・ゲート相互が接続されｆｃＮチャネルエ／ハンスメ
ント型ＭＯＳトランジスタが用いられており、１６は前
記列線１３．１３相互間に接続された電圧制限回路であ
って、ドレイン−ゲート相互が接続された２個ＯＮチャ
ネルエンハンスメント型ＭＯ８）ランジスタ１７．１８
が、一方のドレイン・ゲートが他方のソースに接続され
るように並列接続されている。そして、上記列線１３．
１３にはセンスアンプの差動入力端が接続されている。
分の一部を示しておシ、１ノはスタティック型メモリセ
ル、１２は上ｇ己メモリセル１１ Ｖｃ接続された行線
、１３および１３は上記メモリセル１１に接続された一
対の列線、１４および１５は上記列線１３．１３に接続
された通常オン型の負荷回路であって、それぞれドレイ
ン・ゲート相互が接続されｆｃＮチャネルエ／ハンスメ
ント型ＭＯＳトランジスタが用いられており、１６は前
記列線１３．１３相互間に接続された電圧制限回路であ
って、ドレイン−ゲート相互が接続された２個ＯＮチャ
ネルエンハンスメント型ＭＯ８）ランジスタ１７．１８
が、一方のドレイン・ゲートが他方のソースに接続され
るように並列接続されている。そして、上記列線１３．
１３にはセンスアンプの差動入力端が接続されている。
次に、上記のように列線対に通常オン型の負荷回路１４
．１５が接続されると共に列線対間に電圧制限回路１６
が接続されたＳＲＡＭｏ読み出し動作について第２図を
参照して説明する。
．１５が接続されると共に列線対間に電圧制限回路１６
が接続されたＳＲＡＭｏ読み出し動作について第２図を
参照して説明する。
アドレスＡｄｄが変化したことが検出され、このアドレ
スに対応した行線１２の選択信号ＷＬに基いて１個■メ
モリセル１ノが選択されることによフて、このメモリセ
ル１１から相補的なレベルのデータＱ、Ｑ−が上記一対
の列線１３゜１３に読み出され、この列線１３ 、１．
３の電位差が急速に拡大される。この場合、！比制限回
路１６０作用によシ、上記列線１３．１３の電位差は制
限され、トランジスタ１７．１８の閾値電圧Ｖ＝以上に
はならない。そして、この列線対間の電位差がセンスア
ンプによ力データとして検出され、さらにこの検出デー
タが出力バラ７７に供給され、この出力パラ７７からめ
力データが出力される。したがって、次にデータ読み出
しが行なわれる時には低電位側の列線の電位と高電位側
の列線の電位との差は少ない（前記トランジスタ１７．
１８の閾値電圧ＶＴＲ以下）のでデータ読み出し時間を
短かくすることが可能になる。
スに対応した行線１２の選択信号ＷＬに基いて１個■メ
モリセル１ノが選択されることによフて、このメモリセ
ル１１から相補的なレベルのデータＱ、Ｑ−が上記一対
の列線１３゜１３に読み出され、この列線１３ 、１．
３の電位差が急速に拡大される。この場合、！比制限回
路１６０作用によシ、上記列線１３．１３の電位差は制
限され、トランジスタ１７．１８の閾値電圧Ｖ＝以上に
はならない。そして、この列線対間の電位差がセンスア
ンプによ力データとして検出され、さらにこの検出デー
タが出力バラ７７に供給され、この出力パラ７７からめ
力データが出力される。したがって、次にデータ読み出
しが行なわれる時には低電位側の列線の電位と高電位側
の列線の電位との差は少ない（前記トランジスタ１７．
１８の閾値電圧ＶＴＲ以下）のでデータ読み出し時間を
短かくすることが可能になる。
なお、本発明は上記実施例に限られるものではなく、第
３図に示す電圧制限回路５ｏｃｖように、閾値電圧が約
ＯｖのＭＯＳト２ンジスタ３ノ。
３図に示す電圧制限回路５ｏｃｖように、閾値電圧が約
ＯｖのＭＯＳト２ンジスタ３ノ。
３２をそれぞれドレイン・ゲート相互を接続して使用し
てもよい。この場合には、列ｆｆａｌ ３９１３間の電
位差は上記トランジスタ３１ 、３２の導通抵抗で決ま
り、列線対間電位差が前記実施例よシも更に小さくなる
。また、第４図に示す電圧制限回路４０のように、Ｎチ
ャネルエンハンスメントＷＭＯ８）ランジスタ４１のゲ
ートに所定電圧を印加したものを使用してもよく。
てもよい。この場合には、列ｆｆａｌ ３９１３間の電
位差は上記トランジスタ３１ 、３２の導通抵抗で決ま
り、列線対間電位差が前記実施例よシも更に小さくなる
。また、第４図に示す電圧制限回路４０のように、Ｎチ
ャネルエンハンスメントＷＭＯ８）ランジスタ４１のゲ
ートに所定電圧を印加したものを使用してもよく。
この場合にも列線対間電位差は上記トランジスタ４１の
導通抵抗で決まる。
導通抵抗で決まる。
なお、上記ＳＲＡＭのデータ書き込み動作に際しては１
列線対間電位差を大きくとるために前記各実施例のよう
な電圧制限を行なわない方が良いので、第５図乃至第７
図に示すように前記第１図、第３図、第４図の電圧制限
回路１６゜３０．４０にそれぞれ直列にたとえばＮチャ
ネルエンハンスメントｆｉＭＯ８）ランジスタ５１を挿
入し、このトランジスタ５１のゲートに読み出しモード
時に １．？き込みモード時に０になる制御信号〜乍を
供給するようにしてもよい。
列線対間電位差を大きくとるために前記各実施例のよう
な電圧制限を行なわない方が良いので、第５図乃至第７
図に示すように前記第１図、第３図、第４図の電圧制限
回路１６゜３０．４０にそれぞれ直列にたとえばＮチャ
ネルエンハンスメントｆｉＭＯ８）ランジスタ５１を挿
入し、このトランジスタ５１のゲートに読み出しモード
時に １．？き込みモード時に０になる制御信号〜乍を
供給するようにしてもよい。
上述したように本発明の半導体記憶装置によれば、デー
タ読み出し期間に列線対が互いに他の列線電位を制御し
合うように動作することによつて１列線対間電位差を制
限する電圧制限回路を設けたので、データの読み出しに
際して読み出し速度が速くなる。また、列線対をプリチ
ャージ期間に等電位化するための制御信号が不要になυ
、この制御信号を発生するためのトランジスタが不要に
なシ、メモリセルからのデータ読み出しを上記トランジ
スタの特性のバラツキに影響されずに常に安定に行なう
ことが可能になる。
タ読み出し期間に列線対が互いに他の列線電位を制御し
合うように動作することによつて１列線対間電位差を制
限する電圧制限回路を設けたので、データの読み出しに
際して読み出し速度が速くなる。また、列線対をプリチ
ャージ期間に等電位化するための制御信号が不要になυ
、この制御信号を発生するためのトランジスタが不要に
なシ、メモリセルからのデータ読み出しを上記トランジ
スタの特性のバラツキに影響されずに常に安定に行なう
ことが可能になる。
第１図は本発明の一実施例に係るＳ ＲＡＭのメモリセ
ルアレイにおける一部を取多出して示す回蕗−図、第２
図は第１図のメモリにおけるデータ読み出し動作を示す
タイミング図、第３図乃至第７図は第１図中の電圧制限
回路の変形例を示す回路図、第８図は従来のＳＲＡＭの
一部を示す回路図、第９図は第８図のメモリのデータ読
み出し動作を示すタイミング図である。 １１・・・スタティック型メモリセル、１ユ。 １３・・・列線、１６，３０，４０・・・電圧制限回路
。 １７．１８．５１・・・ＭＯＳ ）ランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１０ 第２０ 第３図 第４ｚ 第５図 第６回 第７図
ルアレイにおける一部を取多出して示す回蕗−図、第２
図は第１図のメモリにおけるデータ読み出し動作を示す
タイミング図、第３図乃至第７図は第１図中の電圧制限
回路の変形例を示す回路図、第８図は従来のＳＲＡＭの
一部を示す回路図、第９図は第８図のメモリのデータ読
み出し動作を示すタイミング図である。 １１・・・スタティック型メモリセル、１ユ。 １３・・・列線、１６，３０，４０・・・電圧制限回路
。 １７．１８．５１・・・ＭＯＳ ）ランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１０ 第２０ 第３図 第４ｚ 第５図 第６回 第７図
Claims (3)
- （１）スタティック型メモリセルに接続された一対の列
線の相互間に設けられ、データ読み出し期間中、前記一
対の列線相互の電位差を制限する電圧制限回路を具備し
てなることを特徴とする半導体記憶装置。 - （２）前記電圧制限回路は、それぞれドレイン・ゲート
相互が接続された２個のＭＯＳトランジスタが、一方の
ドレイン・ゲートと他方のソースとが接続されるように
並列接続されてなることを特徴とする前記特許請求の範
囲第１項記載の半導体記憶装置。 - （３）前記電圧制限回路は、データ読み出し期間および
データ書き込み期間に各対応してオン状態およびオフ状
態に制御されるＭＯＳトランジスタと直列に前記一対の
列線間に接続されてなることを特徴とする前記特許請求
の範囲第１項または第２項に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60286928A JPS62145595A (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
| KR860010768A KR870006575A (ko) | 1985-12-20 | 1986-12-16 | 반도체 기억장치 |
| US06/943,140 US4821237A (en) | 1985-12-20 | 1986-12-18 | Semiconductor memory device |
| EP86309979A EP0228266A3 (en) | 1985-12-20 | 1986-12-19 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60286928A JPS62145595A (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145595A true JPS62145595A (ja) | 1987-06-29 |
Family
ID=17710771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60286928A Pending JPS62145595A (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4821237A (ja) |
| EP (1) | EP0228266A3 (ja) |
| JP (1) | JPS62145595A (ja) |
| KR (1) | KR870006575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006153510A (ja) * | 2004-11-25 | 2006-06-15 | Matsushita Electric Works Ltd | 焦電型赤外線検出装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2644261B2 (ja) * | 1988-03-15 | 1997-08-25 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| EP0528799B1 (en) * | 1990-05-17 | 1994-12-21 | International Business Machines Corporation | Read/write/restore circuit for memory arrays |
| US5369613A (en) * | 1990-06-04 | 1994-11-29 | Nec Corporation | Semiconductor memory device having clamping circit for suppressing potential differences between pairs of data I/O lines |
| US5257227A (en) * | 1991-01-11 | 1993-10-26 | International Business Machines Corp. | Bipolar FET read-write circuit for memory |
Citations (2)
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|---|---|---|---|---|
| JPS56117389A (en) * | 1980-02-16 | 1981-09-14 | Fujitsu Ltd | Static type random access memory |
| JPS57169994A (en) * | 1981-03-31 | 1982-10-19 | Fujitsu Ltd | Semiconductor storage device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3849675A (en) * | 1973-01-05 | 1974-11-19 | Bell Telephone Labor Inc | Low power flip-flop circuits |
| NL7908340A (nl) * | 1979-11-15 | 1981-06-16 | Philips Nv | Geheugencelinrichting voor statisch geheugen. |
| EP0073726B1 (en) * | 1981-09-01 | 1987-11-25 | Fujitsu Limited | Semi-conductor memory circuit |
| JPS60140594A (ja) * | 1983-12-28 | 1985-07-25 | Fujitsu Ltd | センス回路 |
-
1985
- 1985-12-20 JP JP60286928A patent/JPS62145595A/ja active Pending
-
1986
- 1986-12-16 KR KR860010768A patent/KR870006575A/ko not_active IP Right Cessation
- 1986-12-18 US US06/943,140 patent/US4821237A/en not_active Expired - Lifetime
- 1986-12-19 EP EP86309979A patent/EP0228266A3/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0228266A3 (en) | 1988-07-13 |
| EP0228266A2 (en) | 1987-07-08 |
| KR870006575A (ko) | 1987-07-13 |
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