JPS60140594A - センス回路 - Google Patents
センス回路Info
- Publication number
- JPS60140594A JPS60140594A JP58249221A JP24922183A JPS60140594A JP S60140594 A JPS60140594 A JP S60140594A JP 58249221 A JP58249221 A JP 58249221A JP 24922183 A JP24922183 A JP 24922183A JP S60140594 A JPS60140594 A JP S60140594A
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- JP
- Japan
- Prior art keywords
- differential amplifier
- output
- transistor
- transistors
- out2
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はレベル差の小さな信号をレベル差の大きな信号
に変換する増幅回路の切換速度を速くしたセンス回路に
関する。
に変換する増幅回路の切換速度を速くしたセンス回路に
関する。
従来技術
第１図にスタティックＲＡＭを示すが、メモリセル１か
らビットラインＢＬ、ＢＬ・＼の出力のレベル差は動作
速度を速くする関係上わずかなレベル差に設定されてい
る。そしてそれを第１図のようにパスライン２を介して
差動増幅器４で増幅して読み出す。実際には差動増幅器
は多段に設けられレベル差の小さな信号を少しずつ増幅
して読み出す。
らビットラインＢＬ、ＢＬ・＼の出力のレベル差は動作
速度を速くする関係上わずかなレベル差に設定されてい
る。そしてそれを第１図のようにパスライン２を介して
差動増幅器４で増幅して読み出す。実際には差動増幅器
は多段に設けられレベル差の小さな信号を少しずつ増幅
して読み出す。
第１図においてビットラインＢＬ、ＢＬがカラムサイド
に走っており、ローサイドにワードラインＷＬが走って
いる。実際にはビットラインとワードラインはマトリク
ス的に走っており、メモリセルは多数備えられているが
、図においてはその１組を示すものである。ビットライ
ンの上方には高電位と接続するセルミードのトランジス
タ３が設けられており、スタティックＲＡＭのメモリセ
ル１は４トランジスタ２抵抗のセルであり、読み出しの
時にはセルのフリップフロップにセルロードを通してビ
ットラインを経由して電流が流れる。例えばＴＲ，側が
Ｌ 、 ＴＲ意側がＨのときＢＬからＴＲ，に電流が流
れＢＬの出力はＬであり、ｎｌはＨとなる。ところがと
のＨ，Ｌの差は高速動作をするため及びセルのトランジ
スタが非常に小さいためにレベル差はごく小さい。この
レベル差の小さなＨ，Ｌ信号は、ＲＡＭデコーダで当該
列が選択されたときトランスファゲート５が開きパスラ
イン２に出力する。この・わずかなレベル差を一般釦こ
差動増幅器４により増幅しく実際は多段）、レベル差の
大きな信号にして出力バッファ（図示せず）を介して出
力する。ところが、このセンスアンプでかなりゲインが
得られ差動増幅器の出力０ｔｌＴＴ１ 、０ＵＴ２にか
なりレベル差がついた場合、入力がＬ −＋ Ｈまたは
Ｈ−＋ Ｌと反転したとき出力０ＵＴ１ 、０ＵＴ２が
Ｌ −） ’ｆｌまたは）（−＋Ｌと反転するのに０Ｕ
Ｔｉ 、 Ｏ’ＵＴ２につく容量によって異なるがいず
れにせよかなり時間がかかる状態が生じる。このように
信号の反転が遅くなるのは、読み出し速度の点で大きな
不利益である。
に走っており、ローサイドにワードラインＷＬが走って
いる。実際にはビットラインとワードラインはマトリク
ス的に走っており、メモリセルは多数備えられているが
、図においてはその１組を示すものである。ビットライ
ンの上方には高電位と接続するセルミードのトランジス
タ３が設けられており、スタティックＲＡＭのメモリセ
ル１は４トランジスタ２抵抗のセルであり、読み出しの
時にはセルのフリップフロップにセルロードを通してビ
ットラインを経由して電流が流れる。例えばＴＲ，側が
Ｌ 、 ＴＲ意側がＨのときＢＬからＴＲ，に電流が流
れＢＬの出力はＬであり、ｎｌはＨとなる。ところがと
のＨ，Ｌの差は高速動作をするため及びセルのトランジ
スタが非常に小さいためにレベル差はごく小さい。この
レベル差の小さなＨ，Ｌ信号は、ＲＡＭデコーダで当該
列が選択されたときトランスファゲート５が開きパスラ
イン２に出力する。この・わずかなレベル差を一般釦こ
差動増幅器４により増幅しく実際は多段）、レベル差の
大きな信号にして出力バッファ（図示せず）を介して出
力する。ところが、このセンスアンプでかなりゲインが
得られ差動増幅器の出力０ｔｌＴＴ１ 、０ＵＴ２にか
なりレベル差がついた場合、入力がＬ −＋ Ｈまたは
Ｈ−＋ Ｌと反転したとき出力０ＵＴ１ 、０ＵＴ２が
Ｌ −） ’ｆｌまたは）（−＋Ｌと反転するのに０Ｕ
Ｔｉ 、 Ｏ’ＵＴ２につく容量によって異なるがいず
れにせよかなり時間がかかる状態が生じる。このように
信号の反転が遅くなるのは、読み出し速度の点で大きな
不利益である。
発明の目的
本発明は、相補出力を発生する差動増幅回路の出力信号
が反転する際の遅れを少なくし、高速動作を可能とする
ことをその目的とするものである。
が反転する際の遅れを少なくし、高速動作を可能とする
ことをその目的とするものである。
発明の構成
本発明においては、差動増幅器の出力０ＵＴ１ 。
０Ｕ’Ｉ’２に第２図（Ｃ示すごとくソースとドレイン
がそれぞれ接続された並列接続のショートゲートトラン
ジスタＱ＋、Ｑｔを接続し出力レベルを少し下げてやる
ことによって出力信号が反転する時間を小さくするもの
である。並列接続のショートゲートトランジスタは差動
増幅器の出力０ＵＴ１ 、０ＵＴ２がそれぞれのゲート
に印加されている。
がそれぞれ接続された並列接続のショートゲートトラン
ジスタＱ＋、Ｑｔを接続し出力レベルを少し下げてやる
ことによって出力信号が反転する時間を小さくするもの
である。並列接続のショートゲートトランジスタは差動
増幅器の出力０ＵＴ１ 、０ＵＴ２がそれぞれのゲート
に印加されている。
発明の実施例
以下、実施例を第２図の回路により詳しく説明する。第
２図において、トランジスタＱａ ＋ Ｑ４ ＋ Ｑｗ
＋Ｑ６は差動増幅器４を構成しており、ＱＪ−Ｑ６の
ゲートには入力ＩＮＩが、９番、Ｑ６のゲートには入力
ＩＮ２が接続される。差動増幅器の出力ＯＵＴ １と０
ＵＴ２には、ドレインとソースがそれぞれ接続されたシ
ョートゲートトランジスタＱ＋及びＱｔが接続されてい
る。ここでショートゲートトランジスタＱ＋、Ｑ＊はＮ
チャネルトランジスタとすると、ＱＵＴ １がＨ５ＯＵ
Ｔ２がＬとするとＱｔがＯＦＦ、 Ｑ、がＯＮとなり、
逆にＯＵＴ １がし、０ＵＴ２がＨとするとＱｔがＱＮ
、ＱｓがＯＦＦとなる。図のようなショートゲートの場
合、０ＵＴ１ 、０ＵＴ２のレベル差はＶｔｈ以下に下
がることはないから（Ｖｔｈ以下ではＱｔ −Ｃｈとも
ＯＦＦである）、ｖｔｈ以上のレベル差が保障され差動
増幅器の動作を防げるようなことは生じない。次に本発
明の回路の動作を第３図、第４図により説明すると、第
３図は差動増幅器４ Ｋ対する入力であり、入力ＩＮ１
とＩＮ２は■ｃｃレベルとｖｓＢレベルの間に位置し、
わずかなレベル差を有する。第４図は、Ａに入力ＩＮ１
とＩＮ２を示し、ＢにショートゲートトランジスタＱ＋
、（ｈを設けない場合（従来）の出力信号ａ、ａとシぢ
一トゲートトランジスタＱ＋−Ｑｔを設けた本発明の出
力信号す、ｂを示す。入力信号ＩＮＩ 、 ＩＮ２が■
において同一レベルになったときに差動増幅器が対称型
であるとすると、その時点では０ＵＴＩ 、 ０ＵＴ２
はまだ同じで変化していない。
２図において、トランジスタＱａ ＋ Ｑ４ ＋ Ｑｗ
＋Ｑ６は差動増幅器４を構成しており、ＱＪ−Ｑ６の
ゲートには入力ＩＮＩが、９番、Ｑ６のゲートには入力
ＩＮ２が接続される。差動増幅器の出力ＯＵＴ １と０
ＵＴ２には、ドレインとソースがそれぞれ接続されたシ
ョートゲートトランジスタＱ＋及びＱｔが接続されてい
る。ここでショートゲートトランジスタＱ＋、Ｑ＊はＮ
チャネルトランジスタとすると、ＱＵＴ １がＨ５ＯＵ
Ｔ２がＬとするとＱｔがＯＦＦ、 Ｑ、がＯＮとなり、
逆にＯＵＴ １がし、０ＵＴ２がＨとするとＱｔがＱＮ
、ＱｓがＯＦＦとなる。図のようなショートゲートの場
合、０ＵＴ１ 、０ＵＴ２のレベル差はＶｔｈ以下に下
がることはないから（Ｖｔｈ以下ではＱｔ −Ｃｈとも
ＯＦＦである）、ｖｔｈ以上のレベル差が保障され差動
増幅器の動作を防げるようなことは生じない。次に本発
明の回路の動作を第３図、第４図により説明すると、第
３図は差動増幅器４ Ｋ対する入力であり、入力ＩＮ１
とＩＮ２は■ｃｃレベルとｖｓＢレベルの間に位置し、
わずかなレベル差を有する。第４図は、Ａに入力ＩＮ１
とＩＮ２を示し、ＢにショートゲートトランジスタＱ＋
、（ｈを設けない場合（従来）の出力信号ａ、ａとシぢ
一トゲートトランジスタＱ＋−Ｑｔを設けた本発明の出
力信号す、ｂを示す。入力信号ＩＮＩ 、 ＩＮ２が■
において同一レベルになったときに差動増幅器が対称型
であるとすると、その時点では０ＵＴＩ 、 ０ＵＴ２
はまだ同じで変化していない。
そしてＩＮｌ 、 ＩＮ２にあるレベル差がつくまで（
■の時点）差動増幅器は動かずホールドされたような形
になる。そして、■の時点で、あるレベル差がＩＮｌ
、 ＩＮ２についてから差動増幅器が動き始めＯＬ］Ｔ
Ｉ 、 ０ＵＴ２が動きだす。従って第５図ａ、ａのよ
うに信号が切換わる際に遅れが大きい。これに対して本
発明においては、出力側のショートゲートトランジスタ
Ｑ＋、（ｈはＬＮＩ 、 ＩＮ２の切換え時点カラ０Ｕ
Ｔ１ 、０ＵＴ２のレベル差によって働き、例えばＯＵ
Ｔ １がｆ（、０ＵＴ２がＬとするとＯＵＴ １のチャ
ージをショートゲートトランジスタＱＩヲ通して０ＵＴ
２に供給するので０ＵＴ１０レベルが下がり０ＵＴ２（
１）レベルが上ってくる。このように本発明においては
す、τのように■の時点ですでに出力０ＵＴ１．０ＵＴ
２が動き出し、かなり出力のレベル差がなくなった時点
で差動増幅器が入力の読出しに入るので比較的速く■の
時点で信号が反転する。例を示すと、従来のショートゲ
ートトランジスタがない回路では入力が切換ってから出
力が反転するのに８〜１０ｎｇか瓢っていたのに対して
、本発明回路では４〜５ｎｓで出力が反転できる。なお
本発明において、ショートゲートトランジスタＱ＋−Ｑ
ｔのｇｍはセンスアンプのトランジスタのｇｍより小さ
く選定することにより、出力のレベル差がとれるが、こ
れと反対にセンスアンプのトランジスタｇｍの方がショ
−計ゲートトランジスタのｇｍより小さければ出力は完
全にｖｔｈになってしまうので不利である。
■の時点）差動増幅器は動かずホールドされたような形
になる。そして、■の時点で、あるレベル差がＩＮｌ
、 ＩＮ２についてから差動増幅器が動き始めＯＬ］Ｔ
Ｉ 、 ０ＵＴ２が動きだす。従って第５図ａ、ａのよ
うに信号が切換わる際に遅れが大きい。これに対して本
発明においては、出力側のショートゲートトランジスタ
Ｑ＋、（ｈはＬＮＩ 、 ＩＮ２の切換え時点カラ０Ｕ
Ｔ１ 、０ＵＴ２のレベル差によって働き、例えばＯＵ
Ｔ １がｆ（、０ＵＴ２がＬとするとＯＵＴ １のチャ
ージをショートゲートトランジスタＱＩヲ通して０ＵＴ
２に供給するので０ＵＴ１０レベルが下がり０ＵＴ２（
１）レベルが上ってくる。このように本発明においては
す、τのように■の時点ですでに出力０ＵＴ１．０ＵＴ
２が動き出し、かなり出力のレベル差がなくなった時点
で差動増幅器が入力の読出しに入るので比較的速く■の
時点で信号が反転する。例を示すと、従来のショートゲ
ートトランジスタがない回路では入力が切換ってから出
力が反転するのに８〜１０ｎｇか瓢っていたのに対して
、本発明回路では４〜５ｎｓで出力が反転できる。なお
本発明において、ショートゲートトランジスタＱ＋−Ｑ
ｔのｇｍはセンスアンプのトランジスタのｇｍより小さ
く選定することにより、出力のレベル差がとれるが、こ
れと反対にセンスアンプのトランジスタｇｍの方がショ
−計ゲートトランジスタのｇｍより小さければ出力は完
全にｖｔｈになってしまうので不利である。
発明の効果
本発明によれば、上記のごとく差動増幅器の出力振幅は
小さくなるが高速化が達成でき、特に小振幅差動信号を
入力とするスタティックＲＡＭの初段のセンスアンプ等
に使用して実用上の効果が大きい。
小さくなるが高速化が達成でき、特に小振幅差動信号を
入力とするスタティックＲＡＭの初段のセンスアンプ等
に使用して実用上の効果が大きい。
第１図は、スタティックＲＡＭの１例を示す説明図、第
２図は本発明のセンス回路の回路図、第３図は本発明に
使用される差動増幅器・＼の入力信号を示す図、第４図
Ａは本発明における差動増幅器・＼の入力信号の説明図
、Ｂは本発明を適用した差動増幅回路の出力及び従来の
差動増幅回路の出力の説明図 （主な符号） １・・・メモリセル、２・・・パスライン、３・・・セ
ルロード、４・・・差動増幅器、Ｑｌ、Ｑ２・・・ショ
ートゲートトランジスタ 第１図 第２図 手続補正書 昭和４年ｌ乙月パ日 特許庁長官 志 賀 学 殿 ２、発明の名称 センス回路 ３、補正をする者 事件との関係 特許出願人 住 所 神奈用県川崎「「中原区上小田中１０１５番地
氏名 （５２２）富士通株式会社 代表者 山 本 卓 眞 ４、代理人 ５、補正（二より増加する発明の詳細な説明細書の第１
頁５行目〜１１行目の特許請求の範囲の欄の記載を次の
ように訂正する。 「 相補出力を発生する１対の出力端を備えた差回路。 」
２図は本発明のセンス回路の回路図、第３図は本発明に
使用される差動増幅器・＼の入力信号を示す図、第４図
Ａは本発明における差動増幅器・＼の入力信号の説明図
、Ｂは本発明を適用した差動増幅回路の出力及び従来の
差動増幅回路の出力の説明図 （主な符号） １・・・メモリセル、２・・・パスライン、３・・・セ
ルロード、４・・・差動増幅器、Ｑｌ、Ｑ２・・・ショ
ートゲートトランジスタ 第１図 第２図 手続補正書 昭和４年ｌ乙月パ日 特許庁長官 志 賀 学 殿 ２、発明の名称 センス回路 ３、補正をする者 事件との関係 特許出願人 住 所 神奈用県川崎「「中原区上小田中１０１５番地
氏名 （５２２）富士通株式会社 代表者 山 本 卓 眞 ４、代理人 ５、補正（二より増加する発明の詳細な説明細書の第１
頁５行目〜１１行目の特許請求の範囲の欄の記載を次の
ように訂正する。 「 相補出力を発生する１対の出力端を備えた差回路。 」
Claims (1)
- 相補出力を発生する第１．第２の出力端を有する差動増
幅器と、該第１．第２の出力端間に並列に接続された一
対のＭＯＳ ）ランジスタとを有し、一方のＭＯＳトラ
ンジスタのゲートは該第１の出力端の信号を受け、他方
のＭＯＳ ）ランジスタは該第２の出力端の信号を受け
る様に構成されていることを特徴とするセンス回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249221A JPS60140594A (ja) | 1983-12-28 | 1983-12-28 | センス回路 |
| KR1019840007896A KR850004686A (ko) | 1983-12-28 | 1984-12-13 | 정적 MOS 메모리 센스(sense) 증폭기 |
| EP84402759A EP0149403A3 (en) | 1983-12-28 | 1984-12-28 | Sense amplifier for static mos memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249221A JPS60140594A (ja) | 1983-12-28 | 1983-12-28 | センス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60140594A true JPS60140594A (ja) | 1985-07-25 |
Family
ID=17189714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58249221A Pending JPS60140594A (ja) | 1983-12-28 | 1983-12-28 | センス回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0149403A3 (ja) |
| JP (1) | JPS60140594A (ja) |
| KR (1) | KR850004686A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0218238B1 (en) * | 1985-10-09 | 1991-07-03 | Nec Corporation | Differential amplifier circuit |
| JPS62102499A (ja) * | 1985-10-28 | 1987-05-12 | Nec Corp | メモリ回路 |
| JPS62145595A (ja) * | 1985-12-20 | 1987-06-29 | Toshiba Corp | 半導体記憶装置 |
| US5369613A (en) * | 1990-06-04 | 1994-11-29 | Nec Corporation | Semiconductor memory device having clamping circit for suppressing potential differences between pairs of data I/O lines |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3714638A (en) * | 1972-03-24 | 1973-01-30 | Rca Corp | Circuit for improving operation of semiconductor memory |
-
1983
- 1983-12-28 JP JP58249221A patent/JPS60140594A/ja active Pending
-
1984
- 1984-12-13 KR KR1019840007896A patent/KR850004686A/ko not_active IP Right Cessation
- 1984-12-28 EP EP84402759A patent/EP0149403A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0149403A2 (en) | 1985-07-24 |
| EP0149403A3 (en) | 1988-03-30 |
| KR850004686A (ko) | 1985-07-25 |
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