JP2755450B2 - メモリを有する集積回路 - Google Patents
メモリを有する集積回路Info
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明は、記憶素子のマトリックスとそのマトリック
スに結合されて出力端子が互いに接続されると共に共通
データバスへ接続されたセンス増幅器とを具えている、
メモリを有する集積回路に関するものである。
スに結合されて出力端子が互いに接続されると共に共通
データバスへ接続されたセンス増幅器とを具えている、
メモリを有する集積回路に関するものである。
（背景技術） 前述の種類の回路は「IEEE Transaction on Electron
Device,Vol.ED−31,No.9.1984年９月号」のMasayuki他
による「Desiqn of GaAs 1kBitStatic Ram」特にその第
１図から既知である。この回路に用いられるセンス増幅
器のスイッチング速度は、共通読み出し線（read bus）
により形成される寄生容量負荷いかんで特に決まる。こ
の容量負荷は一般にこれらの線の長さに比例し、従って
結合されるべきメモリコラムの数いかんで決まる。並列
配置されるメモリコラムの数を、例えば顧客によって指
定され得るメモリ設計では、（例えば、特定用途集積回
路（ASIC′Ｓ）の場合には）記憶素子を読み出すための
アクセス時間がコラムの数によって決まるかあるいはセ
ンス増幅器中のトランジスタの寸法が並列メモリコラム
の必要数が変えられた場合に前記容量負荷の範囲内で適
合されなければならず、従ってメモリ回路の一部に対し
て新しい設計が必要になる。トランジスタの繰り返し寸
法決めは余分の設計時間が必要であり、従って費用増大
効果を有する。
Device,Vol.ED−31,No.9.1984年９月号」のMasayuki他
による「Desiqn of GaAs 1kBitStatic Ram」特にその第
１図から既知である。この回路に用いられるセンス増幅
器のスイッチング速度は、共通読み出し線（read bus）
により形成される寄生容量負荷いかんで特に決まる。こ
の容量負荷は一般にこれらの線の長さに比例し、従って
結合されるべきメモリコラムの数いかんで決まる。並列
配置されるメモリコラムの数を、例えば顧客によって指
定され得るメモリ設計では、（例えば、特定用途集積回
路（ASIC′Ｓ）の場合には）記憶素子を読み出すための
アクセス時間がコラムの数によって決まるかあるいはセ
ンス増幅器中のトランジスタの寸法が並列メモリコラム
の必要数が変えられた場合に前記容量負荷の範囲内で適
合されなければならず、従ってメモリ回路の一部に対し
て新しい設計が必要になる。トランジスタの繰り返し寸
法決めは余分の設計時間が必要であり、従って費用増大
効果を有する。
共通読み出し線（リードバス）へ接続されるべきメモ
リコラムの数が任意に選ばれてさえも、アクセス時間は
常にほぼ同じであり且つセンス増幅器中のトランジスタ
の寸法が維持できるような、メモリを有する集積回路を
提供することが特に本発明の目的である。
リコラムの数が任意に選ばれてさえも、アクセス時間は
常にほぼ同じであり且つセンス増幅器中のトランジスタ
の寸法が維持できるような、メモリを有する集積回路を
提供することが特に本発明の目的である。
（発明の開示） これを達成するために、本発明によるメモリを有する
集積回路は、単一のメモリコラムを各センス増幅器の入
力端子へ結合するための付勢可能で且つ消勢可能な結合
手段を備え、各センス増幅器を同時に付勢するための付
勢手段をも備えることを特徴とする。
集積回路は、単一のメモリコラムを各センス増幅器の入
力端子へ結合するための付勢可能で且つ消勢可能な結合
手段を備え、各センス増幅器を同時に付勢するための付
勢手段をも備えることを特徴とする。
本発明によるメモリを有する集積回路は、記憶素子を
読み出すためのアクセス時間がメモリコラムの任意の数
が変っても同じであり、且つセンス増幅器中のトランジ
スタが唯一回だけの寸法決めを必要とするだけで、時間
と費用について節約できる結果を得るという利点を提供
する。共通読み出し線を接続されるべきメモリコラムの
数が増加する場合にたとえ読み出し線の容量負荷が増加
しても、読み出し線へ接続された並列動作するセンス増
幅器の数も増加するので、アクセス時間は変化しない。
付加的メモリコラム中のセンス増幅器によって、容量負
荷に対する総利得の比率がほぼ一定のままである。
読み出すためのアクセス時間がメモリコラムの任意の数
が変っても同じであり、且つセンス増幅器中のトランジ
スタが唯一回だけの寸法決めを必要とするだけで、時間
と費用について節約できる結果を得るという利点を提供
する。共通読み出し線を接続されるべきメモリコラムの
数が増加する場合にたとえ読み出し線の容量負荷が増加
しても、読み出し線へ接続された並列動作するセンス増
幅器の数も増加するので、アクセス時間は変化しない。
付加的メモリコラム中のセンス増幅器によって、容量負
荷に対する総利得の比率がほぼ一定のままである。
センス増幅器の入力端子は共通入力線を介して相互接
続されるので、情報が所定コラム中の記憶素子から読み
出される場合に、他のセンス増幅器が同じ情報によって
同時に付勢される。この共通入力線も読み出されるべき
記憶素子に対する容量負荷を形成し、その寄生容量はメ
モリコラムの数に比例する。実際の場合は然し乍ら、メ
モリコラム中の列の数が並列接続されたメモリコラムの
数を超えるので（例えば、64列及び４コラム）、多くの
場合寄生ビット線容量が前記接続の寄生容量より大き
い。その結果、選択された記憶素子に対する全寄生容量
負荷はほぼ一定であり、寄生ビット線容量とほぼ等し
い。
続されるので、情報が所定コラム中の記憶素子から読み
出される場合に、他のセンス増幅器が同じ情報によって
同時に付勢される。この共通入力線も読み出されるべき
記憶素子に対する容量負荷を形成し、その寄生容量はメ
モリコラムの数に比例する。実際の場合は然し乍ら、メ
モリコラム中の列の数が並列接続されたメモリコラムの
数を超えるので（例えば、64列及び４コラム）、多くの
場合寄生ビット線容量が前記接続の寄生容量より大き
い。その結果、選択された記憶素子に対する全寄生容量
負荷はほぼ一定であり、寄生ビット線容量とほぼ等し
い。
本発明によるメモリを有する集積回路の好適な一実施
例は、各センス増幅器の入力端子がそのセンス増幅器の
出力端子へ接続されることを特徴とする。このことが、
センス増幅器入力端子間の接続が存在する読み出し線に
より既に形成されるという利点を提供する。その結果、
メモリ回路に対して必要なチップ表面面積がより小さ
く、且つチップの設計がより簡単になる。その上、情報
信号へのセンス増幅器の影響によって、メモリ情報がよ
り速く取り出される。
例は、各センス増幅器の入力端子がそのセンス増幅器の
出力端子へ接続されることを特徴とする。このことが、
センス増幅器入力端子間の接続が存在する読み出し線に
より既に形成されるという利点を提供する。その結果、
メモリ回路に対して必要なチップ表面面積がより小さ
く、且つチップの設計がより簡単になる。その上、情報
信号へのセンス増幅器の影響によって、メモリ情報がよ
り速く取り出される。
本発明によるメモリを有する集積回路のもう一つ実施
例は、センス増幅器が各メモリコラムに対して備えられ
たことを特徴とする。このことが本発明によるメモリ回
路が単一コラムとして拡張され得るという利点を提供す
る。
例は、センス増幅器が各メモリコラムに対して備えられ
たことを特徴とする。このことが本発明によるメモリ回
路が単一コラムとして拡張され得るという利点を提供す
る。
（実施例） 以下、図面に示した実施例を参照しつつ本発明を詳細
に説明する。
に説明する。
第１図は本発明によるメモリ回路を示す。このメモリ
回路は列とコラムで配列された記憶素子Ｍを具える。ビ
ット線BIと▲▼及びコラムデコーダー３を介して、
記憶素子Ｍがセンス増幅器４の各自の入力端子と共通入
力線１及び２とへ接続される。センス増幅器４の各自の
出力端子は共通読み出し線Ｄ及びへそれぞれ接続され
る。このセンス増幅器は共通入力線BSへも接続される。
回路は列とコラムで配列された記憶素子Ｍを具える。ビ
ット線BIと▲▼及びコラムデコーダー３を介して、
記憶素子Ｍがセンス増幅器４の各自の入力端子と共通入
力線１及び２とへ接続される。センス増幅器４の各自の
出力端子は共通読み出し線Ｄ及びへそれぞれ接続され
る。このセンス増幅器は共通入力線BSへも接続される。
第１図に示したメモリ回路の一部の動作を記憶素子Ｍ
からの情報の読み出しについて説明する。列選択信号
（図示せず）を用いて記憶素子Ｍの列が選択される。そ
の結果、記憶素子Ｍの関連する列のメモリ情報が関連す
るビット線BI及び▲▼へ印加される。続いて、デコ
ード信号Ａ及びコラムデコーダー３を用いて単一メモリ
コラムが選択される。単一記憶素子Ｍのメモリ情報は従
って入力線１及び２へ印加される。続いて、センス増幅
器４が共通入力線BS上の制御信号によって同時に付勢さ
れるので、このメモリ情報が増幅された形で読み出し線
Ｄ及びへ印加される。
からの情報の読み出しについて説明する。列選択信号
（図示せず）を用いて記憶素子Ｍの列が選択される。そ
の結果、記憶素子Ｍの関連する列のメモリ情報が関連す
るビット線BI及び▲▼へ印加される。続いて、デコ
ード信号Ａ及びコラムデコーダー３を用いて単一メモリ
コラムが選択される。単一記憶素子Ｍのメモリ情報は従
って入力線１及び２へ印加される。続いて、センス増幅
器４が共通入力線BS上の制御信号によって同時に付勢さ
れるので、このメモリ情報が増幅された形で読み出し線
Ｄ及びへ印加される。
集積回路ではビット線BI及び▲▼と入力線１及び
２とが、通常は電力供給端子へ接続された下位状態に関
して、それぞれ寄生容量CbとC1とを有する。前記寄生容
量CbとC1との値はそれぞれビット線BI及び▲▼と入
力線１及び２との長さに直接に比例する。入力線１及び
２の長さはこのメモリ回路のマトリックス中のメモリコ
ラムの選択された数に比例するので、寄生容量C1の値は
選択されたメモリコラムの数に比例する。
２とが、通常は電力供給端子へ接続された下位状態に関
して、それぞれ寄生容量CbとC1とを有する。前記寄生容
量CbとC1との値はそれぞれビット線BI及び▲▼と入
力線１及び２との長さに直接に比例する。入力線１及び
２の長さはこのメモリ回路のマトリックス中のメモリコ
ラムの選択された数に比例するので、寄生容量C1の値は
選択されたメモリコラムの数に比例する。
選択された記憶素子はビット線容量Cbと入力線容量C1
との合計によって負荷される。実際の場合には、メモリ
コラムの長さが共通入力線１及び２へ接続されるべきメ
モリコラムの数より大きくなるように通常は選ばれるの
で、ビット線容量Cbは多くの場合入力線容量C1よりも大
きい（Cb》C1）。前記の容量の合計はこの時ビット容量
Cbと概略等しく、共通入力線１及び２へ接続されるべき
メモリコラムの数がより大きくか又はより小さく選ばれ
た場合にも概略一定のままである。
との合計によって負荷される。実際の場合には、メモリ
コラムの長さが共通入力線１及び２へ接続されるべきメ
モリコラムの数より大きくなるように通常は選ばれるの
で、ビット線容量Cbは多くの場合入力線容量C1よりも大
きい（Cb》C1）。前記の容量の合計はこの時ビット容量
Cbと概略等しく、共通入力線１及び２へ接続されるべき
メモリコラムの数がより大きくか又はより小さく選ばれ
た場合にも概略一定のままである。
センス増幅器４の出力端子は読み出し線Ｄ及びの寄
生容量Cdにより負荷される。この容量Cdの値は読み出し
線Ｄ又はの長さに直接に比例し、この長さは共通入力
線１及び２へ接続されたメモリコラムの数にまた比例す
る。読み出し線容量Cdが充電あるいは放電され得る速度
はこの容量Cdの値に依存するが、本発明によりメモリ回
路ではその速度は共通読み出し線Ｄ及びへ接続された
センス増幅器４の数にも依存する。これは、センス増幅
器４の数が増加した場合には、これらセンス増幅器４が
共通入力線BS上の信号により同時に付勢されるので、セ
ンス増幅器４の総利得電力が増加するためである。
生容量Cdにより負荷される。この容量Cdの値は読み出し
線Ｄ又はの長さに直接に比例し、この長さは共通入力
線１及び２へ接続されたメモリコラムの数にまた比例す
る。読み出し線容量Cdが充電あるいは放電され得る速度
はこの容量Cdの値に依存するが、本発明によりメモリ回
路ではその速度は共通読み出し線Ｄ及びへ接続された
センス増幅器４の数にも依存する。これは、センス増幅
器４の数が増加した場合には、これらセンス増幅器４が
共通入力線BS上の信号により同時に付勢されるので、セ
ンス増幅器４の総利得電力が増加するためである。
メモリ情報が共通入力線１及び３上の記憶素子Ｍから
読み出される速度は、入力線１及び２へ接続されたメモ
リコラムの数には実質的に依存しないことをこれが意味
する。その結果、本発明によるメモリ回路の読み出しの
速度は、メモリコラムの数が変化した場合でもほぼ一定
のままである。
読み出される速度は、入力線１及び２へ接続されたメモ
リコラムの数には実質的に依存しないことをこれが意味
する。その結果、本発明によるメモリ回路の読み出しの
速度は、メモリコラムの数が変化した場合でもほぼ一定
のままである。
第２図は本発明によるメモリ回路の好適な一実施例を
示す。第１図に示した要素と同一の要素は同一の参照符
号で表示する。第２図からわかるように、センス増幅器
は入力端子と出力端子とが組み合わされているので、第
１図の共通入力線１及び２を廃止することができる。そ
の上、この場合には各メモリコラムが分離されたセンス
増幅器４へ接続される。
示す。第１図に示した要素と同一の要素は同一の参照符
号で表示する。第２図からわかるように、センス増幅器
は入力端子と出力端子とが組み合わされているので、第
１図の共通入力線１及び２を廃止することができる。そ
の上、この場合には各メモリコラムが分離されたセンス
増幅器４へ接続される。
第２図に示したメモリ回路の一部の動作は、主に第１
図に示した回路の動作と一致する。列選択信号（図示せ
ず）によって記憶素子Ｍの列の選択の後、関係する素子
情報が関連するビット線BI及び▲▼へ印加される。
デコーダー信号Ａとコラムデコーダー３とを用いて、単
一メモリコラムが選択される。この情報はこの時関連す
るコラム中のセンス増幅器４の入力／出力端子上に存在
する。共通読み出し線Ｄ及びを介してこの情報がこの
線へ接続された他のすべてのセンス増幅器４の入力／出
力端子上でも有効である。共通入力線BS上の制御信号に
よる各センス増幅器４の付勢によって、この素子情報が
増加された形で共通読み出し線Ｄ及びへ印加される。
第１図に示した回路の説明において既に述べたように、
メモリコラムの数が増加した場合に読み出し線容量Cdは
ここでも増加するが、この時センス増幅器４の総利得も
増加するので、ここでも読み出し速度はほぼ一定のまま
である。
図に示した回路の動作と一致する。列選択信号（図示せ
ず）によって記憶素子Ｍの列の選択の後、関係する素子
情報が関連するビット線BI及び▲▼へ印加される。
デコーダー信号Ａとコラムデコーダー３とを用いて、単
一メモリコラムが選択される。この情報はこの時関連す
るコラム中のセンス増幅器４の入力／出力端子上に存在
する。共通読み出し線Ｄ及びを介してこの情報がこの
線へ接続された他のすべてのセンス増幅器４の入力／出
力端子上でも有効である。共通入力線BS上の制御信号に
よる各センス増幅器４の付勢によって、この素子情報が
増加された形で共通読み出し線Ｄ及びへ印加される。
第１図に示した回路の説明において既に述べたように、
メモリコラムの数が増加した場合に読み出し線容量Cdは
ここでも増加するが、この時センス増幅器４の総利得も
増加するので、ここでも読み出し速度はほぼ一定のまま
である。
第２図の組み合わされた入力端子と出力端子を有する
センス増幅器４の選択は、第１図に示した入力線１及び
２が廃止できるという利点を提供する。その結果、少し
しかチップ表面面積が必要でなくなる。その上、センス
増幅器が（拘束して）情報信号を増幅するので、メモリ
情報がセンス増幅器により一層速く取り出される。各メ
モリコラムに備えたセンス増幅器４の選択は、このメモ
リ回路が単一コラムにより拡張できるという利点を提供
する。第１図に示したごとき本発明によるメモリ回路の
実施例では、単一センス増幅器が存在するのでそのメモ
リ回路はいつも２コラムによってのみ拡張され得る。
センス増幅器４の選択は、第１図に示した入力線１及び
２が廃止できるという利点を提供する。その結果、少し
しかチップ表面面積が必要でなくなる。その上、センス
増幅器が（拘束して）情報信号を増幅するので、メモリ
情報がセンス増幅器により一層速く取り出される。各メ
モリコラムに備えたセンス増幅器４の選択は、このメモ
リ回路が単一コラムにより拡張できるという利点を提供
する。第１図に示したごとき本発明によるメモリ回路の
実施例では、単一センス増幅器が存在するのでそのメモ
リ回路はいつも２コラムによってのみ拡張され得る。
第３図は第２図に示したセンス増幅器４とコラムデコ
ーダ３との好適な実施例の詳細表現である。図示の単一
センス増幅器は３個のNMOS（ｎ型酸化金属半導体）トラ
ンジスタT1,T2及びT7と、６個のPMOS（ｐ型酸化金属半
導体）トランジスタT3,T4,T5,T6,T8及びT9とを具える。
トランジスタT1及びT2のソースは互いに接続されると共
にトランジスタT7のドレンへ接続される。トランジスタ
T1及びT5のドレインは互いに接続されて、トランジスタ
T2及びT6のゲートと、トランジスタT3のドレインとへ接
続される。同様に、トランジスタT2及びT6のドレインは
互いに接続されて、トランジスタT1及びT5のゲートと、
トランジスタT4のドレインとへ接続される。トランジス
タT3及びT4のゲートは入力端子▲▼（デコーダー信
号Ａの受信用）へ接続され、トランジスタT3及びT4のソ
ースはそれぞれビット線BI及び▲▼へ接続されてい
る。トランジスタT3及びT8のドレインとトランジスタT4
及びT9のドレインとそれぞれ読み出し線Ｄととへ接続
される。トランジスタT5,T6,T8及びT9のソースとトラン
ジスタT7のソースとはそれぞれ電力供給端子U1とU2とへ
結合される。トランジスタT8及びT9のゲートは入力線BS
へ接続される。トランジスタT7のゲートは入力線BS′へ
接続される。
ーダ３との好適な実施例の詳細表現である。図示の単一
センス増幅器は３個のNMOS（ｎ型酸化金属半導体）トラ
ンジスタT1,T2及びT7と、６個のPMOS（ｐ型酸化金属半
導体）トランジスタT3,T4,T5,T6,T8及びT9とを具える。
トランジスタT1及びT2のソースは互いに接続されると共
にトランジスタT7のドレンへ接続される。トランジスタ
T1及びT5のドレインは互いに接続されて、トランジスタ
T2及びT6のゲートと、トランジスタT3のドレインとへ接
続される。同様に、トランジスタT2及びT6のドレインは
互いに接続されて、トランジスタT1及びT5のゲートと、
トランジスタT4のドレインとへ接続される。トランジス
タT3及びT4のゲートは入力端子▲▼（デコーダー信
号Ａの受信用）へ接続され、トランジスタT3及びT4のソ
ースはそれぞれビット線BI及び▲▼へ接続されてい
る。トランジスタT3及びT8のドレインとトランジスタT4
及びT9のドレインとそれぞれ読み出し線Ｄととへ接続
される。トランジスタT5,T6,T8及びT9のソースとトラン
ジスタT7のソースとはそれぞれ電力供給端子U1とU2とへ
結合される。トランジスタT8及びT9のゲートは入力線BS
へ接続される。トランジスタT7のゲートは入力線BS′へ
接続される。
以下、論理低及び論理高である信号をそれぞれ“低”
及び“高”と称する。ｎ型トランジスタはｎチャネル電
界効果トランジスタかバイポーラ型のnpnトランジスタ
のいずれかであると理解されるべきでり、ｐ型トランジ
スタはｐチャネル電界効果トランジスタかバイポーラ型
のpnpトランジスタのいずれかであると理解されるべき
である。
及び“高”と称する。ｎ型トランジスタはｎチャネル電
界効果トランジスタかバイポーラ型のnpnトランジスタ
のいずれかであると理解されるべきでり、ｐ型トランジ
スタはｐチャネル電界効果トランジスタかバイポーラ型
のpnpトランジスタのいずれかであると理解されるべき
である。
第３図に示した回路は次のように動作する。入力線BS
及びBS′が“低”信号の場合には、トランジスタT8及び
T9がターンオンし、トランジスタT7はターンオフする。
読み出し線Ｄ及びは従ってトランジスタT8及びT9を介
して予備充電される。入力線BS上のその次の“高”信号
に応答して、トランジスタT8及びT9がターンオフされ
る。入力線▲▼上で“低”信号Ａの場合には、その
信号は例えばこのメモリ回路のコラムの選択のために集
積メモリ回路中に含まれるアドレスデコーダー回路（図
示せず）から出るが、トランジスタT3及びT4がターンオ
ンされる。
及びBS′が“低”信号の場合には、トランジスタT8及び
T9がターンオンし、トランジスタT7はターンオフする。
読み出し線Ｄ及びは従ってトランジスタT8及びT9を介
して予備充電される。入力線BS上のその次の“高”信号
に応答して、トランジスタT8及びT9がターンオフされ
る。入力線▲▼上で“低”信号Ａの場合には、その
信号は例えばこのメモリ回路のコラムの選択のために集
積メモリ回路中に含まれるアドレスデコーダー回路（図
示せず）から出るが、トランジスタT3及びT4がターンオ
ンされる。
続いて、それぞれビット線BI及び▲▼上の選択さ
れた記憶素子の“高”及び“低”信号に基づいて、読み
出し線Ｄが“高”のままであり、非読み出し線は非ビ
ット線▲▼により部分的に放電される。入力線BS′
上のその次の“高”信号に応答して、トランジスタT7が
ターンオンされる。分岐点10の“高”状態により、トラ
ンジスタT2がターンオンして分岐点20は完全に放電さ
れ、実質的に“低”のままである。その結果、トランジ
スタT5がターンオンされて分岐点10は、“高”のままで
ある。
れた記憶素子の“高”及び“低”信号に基づいて、読み
出し線Ｄが“高”のままであり、非読み出し線は非ビ
ット線▲▼により部分的に放電される。入力線BS′
上のその次の“高”信号に応答して、トランジスタT7が
ターンオンされる。分岐点10の“高”状態により、トラ
ンジスタT2がターンオンして分岐点20は完全に放電さ
れ、実質的に“低”のままである。その結果、トランジ
スタT5がターンオンされて分岐点10は、“高”のままで
ある。
それぞれビット線BI及び▲▼上の選択された記憶
素子の“低”及び“高”信号の場合には、非読み出し線
は“高”のままであり、読み出し線Ｄはビット線BIに
より部分的に放電される。入力線BS′上のその次の
“高”信号に応答して、トランジスタT7がターンオンさ
れる。分岐点20が“高”状態であるから、トランジスタ
T1がターンオンされて分岐点10は完全に放電されその後
“低”のままとなる。その結果トランジスタT6がターン
オンされて分岐点20は“高”のままになる。入力線BS′
上の信号は遅延素子（例えば、２個の直列接続された反
転器による（図示せず）によって入力線BS上の信号から
簡単に得られる。
素子の“低”及び“高”信号の場合には、非読み出し線
は“高”のままであり、読み出し線Ｄはビット線BIに
より部分的に放電される。入力線BS′上のその次の
“高”信号に応答して、トランジスタT7がターンオンさ
れる。分岐点20が“高”状態であるから、トランジスタ
T1がターンオンされて分岐点10は完全に放電されその後
“低”のままとなる。その結果トランジスタT6がターン
オンされて分岐点20は“高”のままになる。入力線BS′
上の信号は遅延素子（例えば、２個の直列接続された反
転器による（図示せず）によって入力線BS上の信号から
簡単に得られる。
分岐点10及び20は共通読み出し線Ｄ及び非読み出し線
へ前述の態様でそれぞれ接続される。既に述べたよう
に、これらの読み出し線がこれら読み出し線Ｄ及びへ
接続されるメモリコラムの数に比例する寄生容量を有す
る。順次の読み出し動作の際に前記容量が放電され得る
速度は、読み出し線Ｄ及びの寄生容量に依存すると共
にトランジスタT1,T2及びT7の導電度に依存するが、本
発明によるメモリ回路ではその速度は共通読み出し線Ｄ
及びへ接続されるセンス増幅器の数にも依存する。セ
ンス増幅器の数に依存する点は次のように説明できる。
すなわち、第１図に示したセンス増幅器の分岐点10又は
分岐点20での電圧が、共通読み出し線Ｄ及びを介し
て、マトリックスごとに共通入力信号BSによって次に付
勢され、共通入力信号BS′によって次に付勢されるすべ
てのセンス増幅器の入力端子上に存在し、従って読み出
し線Ｄ及び上に示された電圧を増幅して、その電圧は
“高”あるいは“低”水準に結局拘束される。示された
電圧の増幅を拘束との速度は読み出し線Ｄ及びの容量
に依存すると共に、この読み出し線Ｄ及びへ結合され
たすべてのセンス増幅器のトランジスタの導電度の総計
に依存する。マトリックス中の記憶素子のコラムの数が
増加した場合、各コラムは読み出し増幅器を介して共通
読み出し線Ｄ及びへ接続されており、従って、これら
の線の長さも増加するので読み出し線の容量が増加す
る。然し乍ら、並列接続されたセンス増幅器の合計導電
度も増加する。これは、読み出し線Ｄ及び上に示され
た電圧の増幅と引き続く拘束の速度が、共通読み出し線
Ｄ及びへ接続された選択されるべきメモリコラムの数
にほぼ無関係であることを意味する。
へ前述の態様でそれぞれ接続される。既に述べたよう
に、これらの読み出し線がこれら読み出し線Ｄ及びへ
接続されるメモリコラムの数に比例する寄生容量を有す
る。順次の読み出し動作の際に前記容量が放電され得る
速度は、読み出し線Ｄ及びの寄生容量に依存すると共
にトランジスタT1,T2及びT7の導電度に依存するが、本
発明によるメモリ回路ではその速度は共通読み出し線Ｄ
及びへ接続されるセンス増幅器の数にも依存する。セ
ンス増幅器の数に依存する点は次のように説明できる。
すなわち、第１図に示したセンス増幅器の分岐点10又は
分岐点20での電圧が、共通読み出し線Ｄ及びを介し
て、マトリックスごとに共通入力信号BSによって次に付
勢され、共通入力信号BS′によって次に付勢されるすべ
てのセンス増幅器の入力端子上に存在し、従って読み出
し線Ｄ及び上に示された電圧を増幅して、その電圧は
“高”あるいは“低”水準に結局拘束される。示された
電圧の増幅を拘束との速度は読み出し線Ｄ及びの容量
に依存すると共に、この読み出し線Ｄ及びへ結合され
たすべてのセンス増幅器のトランジスタの導電度の総計
に依存する。マトリックス中の記憶素子のコラムの数が
増加した場合、各コラムは読み出し増幅器を介して共通
読み出し線Ｄ及びへ接続されており、従って、これら
の線の長さも増加するので読み出し線の容量が増加す
る。然し乍ら、並列接続されたセンス増幅器の合計導電
度も増加する。これは、読み出し線Ｄ及び上に示され
た電圧の増幅と引き続く拘束の速度が、共通読み出し線
Ｄ及びへ接続された選択されるべきメモリコラムの数
にほぼ無関係であることを意味する。
第３図に示したセンス増幅器はMOSトランジスタによ
って構成されているが、然し乍ら、前記NMOSトランジス
タとPMOSトランジスタとがそれぞれバイポーラ型のnpn
トランジスタとpnpトランジスタとによって置き代えら
れてもよい。
って構成されているが、然し乍ら、前記NMOSトランジス
タとPMOSトランジスタとがそれぞれバイポーラ型のnpn
トランジスタとpnpトランジスタとによって置き代えら
れてもよい。
前記においては、マトリックス中の単一記憶素子から
の情報（１ビット）の読み出しについて述べたが、本発
明によって個別のマトリックス（例えば８ビット）中の
記憶素子からの情報の同時読み出しも可能であることは
明らかである。
の情報（１ビット）の読み出しについて述べたが、本発
明によって個別のマトリックス（例えば８ビット）中の
記憶素子からの情報の同時読み出しも可能であることは
明らかである。
第１図は本発明によるメモリ回路を示し、 第２図は本発明によるメモリ回路の好適な一実施例を示
し、 第３図は第２図に示したメモリ回路の一部の好適な実施
例の詳細な表現である。 1,2…共通入力線 ３…コラムデコーダー ４…センス増幅器 10,20…分岐点 Ａ…デコーダー信号 BI,▲▼…ビット線 BS,BS′…共通入力線 Cb…ビット線の寄生容量 Cd…読出し線の寄生容量 C1…入力線の寄生容量 D,…共通読み出し線 Ｍ…記憶素子 T1,T2,T7…NMOSトランジスタ T3,T4,T5,T6,T8,T9…PMOSトランジスタ U1,U2…電力供給端子 ▲▼…入力端子
し、 第３図は第２図に示したメモリ回路の一部の好適な実施
例の詳細な表現である。 1,2…共通入力線 ３…コラムデコーダー ４…センス増幅器 10,20…分岐点 Ａ…デコーダー信号 BI,▲▼…ビット線 BS,BS′…共通入力線 Cb…ビット線の寄生容量 Cd…読出し線の寄生容量 C1…入力線の寄生容量 D,…共通読み出し線 Ｍ…記憶素子 T1,T2,T7…NMOSトランジスタ T3,T4,T5,T6,T8,T9…PMOSトランジスタ U1,U2…電力供給端子 ▲▼…入力端子
フロントページの続き (72)発明者 マイケル ジェームス トーハー オランダ国 5621 ベーアー アインド ーフェン フルーネバウツウェッハ１ (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/416 - 11/419
Claims (9)
- 【請求項１】記憶素子のマトリックスとそのマトリック
スに結合されて出力端子が互いに接続されると共に共通
データバスへ接続されたセンス増幅器とを具えるメモリ
を有する集積回路において、 単一のメモリコラムを各センス増幅器の入力端子へ結合
するための付勢可能で且つ消勢可能な結合手段を備え、
各センス増幅器を同時に付勢するための付勢手段をも備
えることを特徴とするメモリを有する集積回路。 - 【請求項２】各センス増幅器の入力端子がそのセンス増
幅器の出力端子へ接続されることを特徴とする請求項１
記載のメモリを有する集積回路。 - 【請求項３】センス増幅器が各メモリコラムに対して備
えられたことを特徴とする請求項１又は２記載のメモリ
を有する集積回路。 - 【請求項４】コラム中の各記憶素子が第１及び第２のビ
ット線へ結合され、各センス増幅器は第１及び第２トラ
ンジスタを具え、それらのトランジスタの第２主電極は
存在する読み出し線へ接続され、第１主電極は互いに接
続されると共に制御可能な電流源へ接続され、各コラム
の制御可能な電流源は共通付勢信号の受信に適してお
り、第１ビット線と第１トランジスタの第２主電極とに
直列に第３トランジスタの電流チャネルが、第２ビット
線と第２トランジスタの第２主電極とに直列に第４トラ
ンジスタの電流チャネルがそれぞれ接続されており、こ
れら第３及び第４トランジスタはアドレスデコーダー回
路からの共通制御信号の受信に適しており、第１及び第
２トランジスタの制御電極は第２トランジスタ及び第１
トランジスタの第２主電極へ逆に接続されていることを
特徴とする請求項２又は３記載のメモリを有する集積回
路。 - 【請求項５】第３及び第４トランジスタがｐ型トランジ
スタであることを特徴とする請求項４記載のメモリを有
する集積回路。 - 【請求項６】第１及び第２トランジスタの第２主電極が
それぞれ第５及び第６トランジスタを介して第１電力供
給端子へ接続され、第５及び第６トランジスタはそれぞ
れ第１及び第２トランジスタの導電型と反対の導電型の
トランジスタであり、第１及び第５トランジスタの制御
電極が相互接続され第２及び第６トランジスタの制御電
極が相互接続されていることを特徴とする請求項５記載
のメモリを有する集積回路。 - 【請求項７】第１及び第２トランジスタはｎ型トランジ
スタであり、第５及び第６トランジスタはｐ型トランジ
スタであることを特徴とする請求項６記載のメモリを有
する集積回路。 - 【請求項８】ｎ型の第１及び第２トランジスタの第２主
電極はそれそれｐ型の第７及び第８トランジスタを介し
て第１電力供給端子へ接続され、ｐ型の第７及び第８ト
ランジスタの制御電極は共通付勢信号の受信用に適して
おり、マトリックス中の制御電流源の制御電極は遅延手
段を介して共通付勢信号から得られる信号を受信するの
に適していることを特徴とする請求項７記載のメモリを
有する集積回路。 - 【請求項９】ｎ型トランジスタはｎチャネル電界効果ト
ランジスタかあるいはバイポーラ型npnトランジスタの
いずれかであり、ｐ型トランジスタはｐチャネル電界効
果トランジスタかあるいはバイポーラ型pnpトランジス
タのいずれかであることを特徴とする請求項１〜８のう
ちいずれか１項記載のメモリを有する集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8802973 | 1988-12-02 | ||
| NL8802973A NL8802973A (nl) | 1988-12-02 | 1988-12-02 | Geintegreerde geheugenschakeling. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02189789A JPH02189789A (ja) | 1990-07-25 |
| JP2755450B2 true JP2755450B2 (ja) | 1998-05-20 |
Family
ID=19853327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1307822A Expired - Lifetime JP2755450B2 (ja) | 1988-12-02 | 1989-11-29 | メモリを有する集積回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5083295A (ja) |
| EP (1) | EP0374995B1 (ja) |
| JP (1) | JP2755450B2 (ja) |
| KR (1) | KR900010776A (ja) |
| DE (1) | DE68918568T2 (ja) |
| FI (1) | FI895717A0 (ja) |
| IE (1) | IE64653B1 (ja) |
| NL (1) | NL8802973A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430677A (en) * | 1991-02-11 | 1995-07-04 | Intel Corporation | Architecture for reading information from a memory array |
| JP2939027B2 (ja) * | 1991-10-31 | 1999-08-25 | 三菱電機株式会社 | 半導体記憶装置 |
| US5878269A (en) * | 1992-03-27 | 1999-03-02 | National Semiconductor Corporation | High speed processor for operation at reduced operating voltage |
| DE69333909T2 (de) * | 1992-11-12 | 2006-07-20 | Promos Technologies, Inc. | Leseverstärker mit lokalen Schreibtreibern |
| TW223172B (en) * | 1992-12-22 | 1994-05-01 | Siemens Ag | Siganl sensing circuits for memory system using dynamic gain memory cells |
| GB2277390B (en) * | 1993-04-21 | 1997-02-26 | Plessey Semiconductors Ltd | Random access memory |
| US5508644A (en) * | 1994-09-28 | 1996-04-16 | Motorola, Inc. | Sense amplifier for differential voltage detection with low input capacitance |
| US5506524A (en) * | 1995-03-01 | 1996-04-09 | Lin; Jyhfong | Low-voltage low-power dynamic folded sense amplifier |
| US5477489A (en) * | 1995-03-20 | 1995-12-19 | Exponential Technology, Inc. | High-stability CMOS multi-port register file memory cell with column isolation and current-mirror row line driver |
| GB2346237B (en) * | 1999-01-27 | 2003-04-30 | Sgs Thomson Microelectronics | Dynamic voltage sense amplifier |
| KR100831678B1 (ko) * | 2006-11-24 | 2008-05-22 | 주식회사 하이닉스반도체 | 반도체 장치의 센스 앰프 |
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| US4131951A (en) * | 1976-05-17 | 1978-12-26 | Tokyo Shibaura Electric Co., Ltd. | High speed complementary MOS memory |
| JPS5694574A (en) * | 1979-12-27 | 1981-07-31 | Toshiba Corp | Complementary mos sense circuit |
| JPS5819793A (ja) * | 1981-07-27 | 1983-02-04 | Toshiba Corp | 半導体メモリ装置 |
| US4555777A (en) * | 1984-08-14 | 1985-11-26 | Texas Instruments Incorporated | Sense amplifier circuit for dynamic read/write memory |
| JPH0793002B2 (ja) * | 1987-06-04 | 1995-10-09 | 日本電気株式会社 | メモリ集積回路 |
| US4804871A (en) * | 1987-07-28 | 1989-02-14 | Advanced Micro Devices, Inc. | Bit-line isolated, CMOS sense amplifier |
-
1988
- 1988-12-02 NL NL8802973A patent/NL8802973A/nl not_active Application Discontinuation
-
1989
- 1989-11-27 DE DE68918568T patent/DE68918568T2/de not_active Expired - Lifetime
- 1989-11-27 EP EP89203007A patent/EP0374995B1/en not_active Expired - Lifetime
- 1989-11-29 JP JP1307822A patent/JP2755450B2/ja not_active Expired - Lifetime
- 1989-11-29 KR KR1019890017375A patent/KR900010776A/ko active IP Right Grant
- 1989-11-29 FI FI895717A patent/FI895717A0/fi not_active Application Discontinuation
- 1989-11-30 US US07/444,929 patent/US5083295A/en not_active Expired - Lifetime
- 1989-11-30 IE IE383389A patent/IE64653B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5083295A (en) | 1992-01-21 |
| DE68918568T2 (de) | 1995-04-27 |
| IE64653B1 (en) | 1995-08-23 |
| DE68918568D1 (de) | 1994-11-03 |
| EP0374995B1 (en) | 1994-09-28 |
| KR900010776A (ko) | 1990-07-09 |
| NL8802973A (nl) | 1990-07-02 |
| FI895717A0 (fi) | 1989-11-29 |
| EP0374995A1 (en) | 1990-06-27 |
| IE893833L (en) | 1990-06-02 |
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