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Die
vorliegende Erfindung bezieht sich auf integrierte Speicherschaltungen
und insbesondere auf eine Leseverstärkeranordnung zur Verwendung in
diesen, und zwar speziell von der im Oberbegriff des Anspruchs 1
definierten Art.
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Integrierte
Speicherschaltungen umfassen eine große Anzahl von Speicherzellen,
die üblicherweise
in einem Array angeordnet sind. Die Speicherzellen können flüchtig oder
nichtflüchtig
sein. Wenn sie flüchtig
sind, können
sie statische RAM-Zellen oder dynamische RAM-Zellen sein. Es kann
ein großes
Array geben, oder ein bestimmter Speicherchip kann mehrere Subarrays
aufweisen, die in Blöcken angeordnet
sein können.
Typischerweise umfasst die Speichervorrichtung eine große Anzahl
von Bitleitungen, die sich in einer Richtung erstrecken. Die Bitleitungen
können
gepaart oder ungepaart sein. Wenn sie gepaart sind, werden sie häufig als
komplementäre
Bitleitungen oder gepaarte Bitleitungen bezeichnet. Komplementäre Bitleitungen
werden sowohl für statische
als auch für
dynamische RAM-Applikationen eingesetzt. Die Bitleitungen erstrecken
sich im Allgemeinen in einer ersten Richtung, und eine Mehrzahl
von Wortleitungen erstreckt sich in einer zweiten Richtung, die
zur ersten Richtung lotrecht ist. Typischerweise ist eine Speicherzelle
bei oder nahe der Kreuzung einer Bitleitung mit einer Wortleitung
angeordnet.
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Ein
Speicherarray ist häufig
in Subarrays unterteilt, und jedes Subarray kann weiter in Blöcke unterteilt
sein. Jedes Subarray weist oft seine eigene „periphere Schaltung" wie z.B. Decoder
auf.
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Das
Speicherarray oder Subarray soll üblicherweise in Reihen und
Spalten organisiert sein. Im Allgemeinen gibt eine Reihe die entlang
einer Wortleitung angeordneten (mit einer Wortleitung gekoppelten)
Speicherzellen an. Eine Spalte ist daher gewöhnlich lotrecht zu einer Reihe
und gibt im Allgemeinen eine Ansammlung von Speicherzellen entlang
einer Bitleitung oder eines Bitleitungspaars (gekoppelt mit einer
Bitleitung oder einem Bitleitungspaar) an. Im Allgemeinen ist jede
Spalte mit einem jeweiligen Leseverstärker verbunden. Eine Aufgabe
des Leseverstärkers
besteht darin, die Wirkung, welche die Speicherzelle auf die Bitleitung(en)
hat, zu lesen und dieses Signal zur Ausgabe in einer Leseoperation
zu verstärken.
Umgekehrt kann der Leseverstärker auch
die Bitleitung(en) treiben oder steuern, wenn der Speicher Daten
in eine Speicherzelle schreibt.
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Eine
Leseverstärkeranordnung
der eingangs definierten Art ist in der EP-A-0 329 910 geoffenbart. Diese ältere Anordnung
umfasst Leseverstärker,
die aus zwei Stufen mit entsprechenden Taktverriegelungen und dazugehörigen Freigabevorrichtungen
aufgebaut sind. Diese Stufen funktionieren sequentiell, um die Daten
während
einer Leseoperation entlang der Abtastkette des Datenwegs fortlaufend
zu verstärken.
Die Leseverstärker
umfassen Leseverstärker,
die durch Sätze
von Pass-Transistoren von den Bitleitungen und der Verriegelungsschaltung
getrennt sind, und die lokalen Datenschreibtreiberschaltungen treiben
die Verriegelungsknoten als Reaktion auf die Schreibdaten nur in
einer Richtung (zur Erde).
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Eine
Leseverstärkeranordnung
ist auch in der US-A-4 984 206 geoffenbart, welche die Verwendung
sogenannter Pass-Transistoren vorsieht. Ein Pass-Transistor leitet
einfach eine Spannung von einem Knoten zum anderen, wobei er dazwischen
als Schalter fungiert. Daher kann die Spannung auf der einen Seite
eines Pass-Transistors die Spannung auf der anderen Seite störend beeinflussen.
Wenn Pass-Transistoren zum Schreiben verwendet werden, kann die
Spannung an den Datenleitungen somit die Leseverstärker-Verriegelungsspannungen stören und
die Leseverstärkerverriegelung
kann in den entgegengesetzten Datenzustand wechseln und dabei die
gespeicherten Daten zerstören.
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Die
US-A-4 764 900 offenbart eine Schreibtreiberschaltung, welche globale
Datenleitungen steuert.
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Die
CMOS-Technologie ist heutzutage vorherrschend. 1 stellt
eine Konfiguration nach dem Stand der Technik dar und zeigt einen
Leseverstärker 10,
der CMOS-Technologie verwendet. Der Betrieb und die Konfiguration
eines solchen Leseverstärkers 10 ist
wohlbekannt und wird hier nur kurz erläutert. Der Verstärker 10 enthält P-Kanal-Transistoren 12 und 14 mit
Source-Elektroden, die gewöhnlich
mit einer Leitung 16 gekoppelt sind, welche von Zeit zu Zeit
ein Signal LP, das auch LATCHP genannt wird, trägt. Der Leseverstärker umfasst
auch ein Paar von N-Kanal-Transistoren 18, 20 mit
Source-Elektroden, die gewöhnlich
mit einer Leitung 22 gekoppelt sind, welche manchmal ein
Signal trägt,
das LN oder LATCHN genannt werden kann. Ein Paar interner Knoten
A,B ist mit Gate-Elektroden verbunden. Der Knoten A ist insbesondere
mit den Gate-Elektroden der Transistoren 12 und 18 gekoppelt,
während
der Knoten B mit den Gate-Elektroden
der Transistoren 14 und 20 gekoppelt ist. Diese
Transistoren bilden eine Verriegelung. Eine erste Bitleitung BL1
auf der linken Seite des Leseverstärkers 10 ist mit dem
Knoten B gekoppelt, welcher auch zwischen der Drain-Elektrode des
P-Kanal-Transistors 12 und
der Drain-Elektrode des N-Kanal-Transistors 18 gekoppelt
ist. Gleichermaßen
ist eine komplementäre
Bitleitung BL1 BAR mit dem Knoten A verbunden, der ebenso zwischen
der Drain-Elektrode des P-Kanal-Transistors 14 und dem
N-Kanal-Transistor 20 gekoppelt
ist. Die Transistoren 12 und 14 werden als „Pull-Up"-Transistoren bezeichnet,
während
die Transistoren 18 und 20 als „Pull-Down"-Transistoren bezeichnet
werden. Wenn ein Transistor 24 eingeschaltet wird, verbindet
er VCC durch seinen Source-Drain-Pfad
mit der Leitung 16, wobei er das LATCHP-Signal liefert.
Der Leseverstärker 10 bildet ein
Flipflop, so dass entweder Transistor 12 oder Transistor 14,
aber nicht beide, eingeschaltet werden, und er zieht die Spannung
bei seinem entsprechenden Knoten gegen VCC. Zum oder nahe demselben
Zeitpunkt zieht einer der Transistoren 18 oder 20 die Spannung
beim anderen Knoten niedrig gegen VSS, welches mittels eines Transistors 26,
der eingeschaltet wird, mit einer Leitung 22 verbunden
wird. Auf diese An und Weise wird einer der beiden Knoten hochgezogen
und der andere niedriggezogen, und der Leseverstärker „latcht" in einen stabilen Zustand.
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Bei
jedem großen
Speicher, wie z.B. einem 16-Megabit-DRAM, gibt es tausende Spalten
und tausende Reihen. Dies ist in 1 dargestellt,
die einen zweiten Leseverstärker 30,
der mit einem entsprechenden Bitleitungspaar BL2 und BL2 BAR verbunden
ist, und einen N-ten Leseverstärker 32,
der mit den Bitleitungen BLN und BLN BAR gekoppelt ist, zeigt. Es
sollte erkannt werden, dass N in der Größenordnung von 1000 oder darüber liegen
kann. Das LATCHP-Signal wird über
die Leitung 16 an allen N dieser Leseverstärker angelegt,
und das LATCHN-Signal wird über
die Leitung 22 an diesen angelegt. In 1 ist
zu erkennen, dass eine Mehrzahl von Widerständen 34 dargestellt
ist. Dies sind keine diskreten Widerstandseinheiten, sondern zeigen
eher den parasitären
Widerstand der Leitungen 16 und 22 an, welche,
auch wenn sie aus leitfähigen
Materialien wie Metall oder dergleichen gebildet sind, über große Distanzen
dennoch einen gewissen Widerstandswert aufweisen. Über jeden
Widerstand gibt es einen Spannungsabfall von der gegebenenfalls über Transistor 24 oder 26 angelegten
Spannung. Demgemäß kann die
Spannung, die schließlich
den Leseverstärker 32 erreicht,
beträchtlich
gegenüber
VCC oder VSS vermindert sein, und dieser Leseverstärker arbeitet
ineffizient oder langsam. Es ist ebenfalls zu erkennen, dass der
Leseverstärker 10 aufgrund
dieses Problems nicht zur selben Zeit wie der Leseverstärker 32 aktiviert
wird, und der daraus resultierende Laufzeitunterschied verlängert die
Zugriffszeit. Des weiteren können
einige Designs des Stands der Technik instabil sein, wenn der ausgewählte Leseverstärker zu
früh mit
der Datenleitung (den Bitleitungen) verbunden wird.
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Wenn
daher die Stromversorgungs(VSS)-Leitung 22 versucht, auf
0v niedrig zu ziehen, beginnen die Transistoren in den Leseverstärkern mit
dem Einschalten. Ein Strom fließt
nach rechts auf Leitung 22, und dort existiert aufgrund
des Widerstands der Leitung 22 ein Spannungsabfall. Praktische
Beschränkungen
verhindern die Lösung, die
Leitung 22 stark zu verbreitern, um ihren Widerstand zu
vermindern – der
Chip-Bereich ist genau belegt. Daher schaltet sich in der dargestellten
Architektur der am weitesten rechts gelegene Leseverstärker 10 als
erster ein und der Leseverstärker 32 schaltet sich
danach ein.
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Im
Allgemeinen wird gewünscht,
die Leitung 22 mit kontrollierter Geschwindigkeit niedrig
zu ziehen. Das ferne Ende (am weitesten entfernt vom Transistor 26)
von Leitung 22 fällt
langsamer in der Spannung ab als das nahe Ende. Dies verlangsamt den
Speicher, was unerwünscht
ist, sollte die Schaltung das nahe Ende jedoch zu schnell treiben,
werden die korrespondierenden nahen Leseverstärker unzuverlässig.
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Ein
weiteres Problem tritt auf, wenn die nahen Leseverstärker Logik "1's" "latchen" und der ferne Verstärker eine
Logik "0" "latcht". Es besteht eine Musterempfindlichkeit,
da, wenn die Bitleitungen auf ½ VCC
vorgeladen werden, die Speicherzelle nur eine der Bitleitungen niedriger
oder höher
bewegt.
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Das
Lesen von "1" geschieht vor dem
Lesen von "0", da LN nur um 1Vt
unter ein Spannungsniveau, entsprechend "1",
fallen muss. Um jedoch "0" zu lesen, muss LN
1Vt unter dem "0"-Niveau liegen, und
dies tritt später
ein. Ein großer
Strom fließt,
wenn "1's" gelesen werden. Aufgrund der großen Ströme verlangsamt
sich der Spannungsabfall beim fernen Ende der Leitung 22 zu
einer unkontrollierten Geschwindigkeit. Dies kann effektiv 7 nsec.
zu dem Leseprozess hinzufügen – eine erhebliche
und unerwünschte
Zunahme.
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Ein
Ansatz, der vorgeschlagen wurde, um an dieses Problem heranzugehen,
ist in 2 dargestellt. Sie zeigt die gleichen Leseverstärker 10, 30 und 32 und
weist die gleichen Signale LATCHP und LATCHN auf, die durch die
Transistoren 24 bzw. 26 geliefert werden. Es wurden
jedoch weitere N-Kanal-Transistoren unter den Leseverstärkern hinzugefügt, und
eine Modifikation wurde durchgeführt,
so dass LATCHN durch zwei getrennte Leitungen geführt wird.
Eine dieser Leitungen 40 ist relativ breit konstruiert,
um den meisten Strom zu führen,
und die andere Leitung 42 ist relativ schmäler, da
sie nur für einen
einzigen ausgewählten
Leseverstärker
Strom führt.
Die Leitung 40 ist mit den Sources einer Mehrzahl von Transistoren 44 gekoppelt,
wobei jeder Leseverstärker
einen jeweiligen Transistor 44 aufweist. Jeder Transistor 44 weist
eine mit VCC verbundene Gate-Elektrode auf und ist daher im Allgemeinen
eingeschaltet. Die Transistoren 44 weisen eine relativ geringe
Größe auf,
so dass sie nicht viel Strom zu jedem einzelnen Leseverstärker führen.
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Die
schmälere
Leitung oder Schiene 42 ist durch die Source-Drain-Pfade
der jeweiligen Transistoren 46, die auch als N-Kanal-Transistoren
dargestellt sind, mit mehreren Leseverstärkern gekoppelt. Die Transistoren 46 werden
decodiert und dies wird durch ein niedriges bis hohes Übergangssignal
YR 47 angezeigt, welches neben der Gate-Elektrode des Transistors 46 für den Leseverstärker 32 am äußersten
linken Ende von 2 gezeigt wird. Die anderen Transistoren 46 sind
ebenfalls mit ihren YR-Signalen verbunden, welche erläuternd bei
0v gezeigt sind, d.h. sie sind nicht-ausgewählte Spalten. Die Spalte, die
ausgewählt
wurde, decodiert somit ihr YR-Signal, um es an der Gate-Elektrode
des Transistors 46 anzulegen, um dadurch die schmale LATCHN-Leitung 42 mit
dem Leseverstärker
zu koppeln. Siehe auch Okamura et al., „Decoded-Source Sense Amplifier for
High-Density DRAMs",
IEEE J. Solid State Circuits, Band 25, Nr. 1 (Feb. 1990), S. 18–23. Diese
Lösung
vermindert den Lese-Laufzeitunterschied, da der durch die Leitung 40 fließende Strom
aufgrund der schwachen Transistoren 44 im Stromweg vermindert
wird. Daher wird der Spannungsabfall über die Leitung 40 reduziert.
Die Nachteile dieses Ansatzes sind, dass die großen Transistoren 46 hinzugefügt werden
müssen
und dass die kapazitive Belastung am Spaltenauswahlsignal YR erhöht wird,
da es die Gates der Transistoren 46 treiben muss. Es besteht eine
geringe Kontrolle über
den Stromzug und eine zusätzliche
Belastung der YR-Leitung, da diese einen zusätzlichen Transistor pro Leseverstärker treibt.
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Chin
et al., „An
Experimental 16-Mbit DRAM with Reduced Peak-Current Noise", IEEE J. Solid State
Circuits, Band 24, Nr. 5 (Okt. 1989) auf S. 1191 ff. und insbesondere
in 4, fügen
sowohl p-Kanal- als auch n-Kanal-Transistoren zwischen Leseverstärkern und
Stromversorgungsleitungen hinzu. Allerdings wird nicht eine Verbindung
zur VCC-Leitung und eine Verbindung zur VSS-Leitung pro Leseverstärker verwendet.
Diese Stromleitungen werden nicht nur von einem Ende getrieben,
sondern eher aus mehreren Verbindungen, die im Array verteilt sind.
Die Signale SAP und SAN bar können
LP bzw. LN entsprechen. Bei der in diesem Artikel geoffenbarten
Architektur gibt es somit mehrere miteinander verbundene Leseverstärker und
nach wie vor eine gewisse Musterempfindlichkeit.
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3 stellt
weitere Transistoren dar, die in der Vergangenheit verwendet wurden
oder bei aktuellen Generationen (16 Meg) integrierter Speicherschaltungen
von sehr großer
Kapazität
verwendet werden. Der Leseverstärker 10 ist
somit zwischen LATCHP- und LATCHN-Signalen, die im Allgemeinen VCC
und VSS sind, gekoppelt. Die von den Datenleitungen kommenden Datensignale
sind als D und dessen Komplement D BAR dargestellt. Die Source-Drain-Pfade
weiterer Pass-Transistoren 48 und 50 verbinden
jedoch das Datensignal D mit dem Leseverstärker, und für das komplementäre Datensignal
ist eine identische Anordnung vorgesehen. Der Transistor 48 ist
reagierend mit einem globalen Spaltenauswahlsignal Y gekoppelt,
das an seiner Gate-Elektrode angelegt wird. Die meisten 16 meg-DRAMs
haben solche globalen Y-Auswahlsignale. Außerdem umfassen sehr umfangreiche
Speicher, wie obenstehend erwähnt,
einen oder mehrere Blöcke,
und es wird gezeigt, dass die Transistoren 50 ein den Betrieb
des Transistors 50 steuerndes Blockfreigabesignal aufweisen.
Darin müssen
die komplementären
Datensignale während
des Ablesens hoch, d.h. nahe bei VCC, sein und die Pass-Transistoren müssen im
Vergleich zu den LATCH-Transistoren klein sein, um Instabilität zu vermeiden.
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4 zeigt
einige der Probleme einer entsprechend 3 entworfenen
Schaltung. In 4 sind drei identisch konstruierte
Leseverstärker 10 dargestellt,
und zur leichteren Bezugnahme sind sie in dieser Zeichnung als 10A, 10B und 10C bezeichnet.
Zur leichteren Veranschaulichung sind die LATCHP-Leitung 16 und
die LATCHN-Leitung 22 nicht dargestellt. Das Spaltenauswahlsignal
Y ist ein globales Auswahlsignal und daher mit einer Spannung von
VCC dargestellt. Die Blockfreigabesignale werden getrennt bereitgestellt,
so dass die Pass-Transistoren 50 für den Leseverstärker 10A mit ihren
Gate-Elektroden mit einer Leitung 52A verbunden sind, die
ein erstes Blockauswahlsignal trägt.
Die Pass-Transistoren 50 für den Leseverstärker 10B sind
gleichermaßen
mit ihren Gate-Elektroden mit einer zweiten Blockauswahlleitung 52B verbunden, welche
ein zweites Blockauswahlsignal trägt, und eine Blockauswahlsignalleitung 52C korrespondiert gleichermaßen mit
dem Leseverstärker 10C.
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Der
Leseverstärker 10A ist
zum Zweck der Erläuterung
in einem inaktiven Block dargestellt. „Inaktiv" bedeutet hier, dass LN und LP bei ½ VCC liegen
und die Verriegelung inaktiv ist. Ihr Block wurde nicht freigegeben,
daher ist das Blockfreigabesignal auf Leitung 52A niedrig
und liegt bei null Volt. Somit sind die Pass-Transistoren 50A ausgeschaltet,
und der Leseverstärker 10A ist
im Allgemeinen von den Daten isoliert, egal, ob die Transistoren 48A eingeschaltet
sind oder nicht. Um ihn an einem „Latchen" zu hindern, müssen jedoch sowohl LATCHP als
auch LATCHN bei ½ VCC
gehalten werden, und das Datenschreibsignal DW und dessen Komplement
DWB werden bei VCC gehalten.
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Der
Leseverstärker 10B ist
in einem aktiven Block, wobei LN bei 0v und LP bei VCC liegt. Wenn die
Blockauswahl bei 0v liegt, erfolgt jedoch kein Schreiben, und zwar
nicht einmal dann, wenn die globale Spaltenauswahl Yw bei VCC liegt.
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Der
Leseverstärker 10C ist
in einem aktiven Block, und durch den Verstärker 10C soll eine
Schreiboperation eintreten. Das Blockauswahlsignal auf Leitung 52C ist
hoch, nämlich
bei VCC. Das Spaltenauswahlsignal Y ist hoch. Wenn das Datensignal
DW hoch ist, d.h. bei VCC liegt, und dessen Komplement DWB niedrig
ist, d.h. bei null Volt liegt (oder umgekehrt, wenn andere Daten
geschrieben werden), schalten sich die Pass-Transistoren 48C, 50C zumindest
auf einer Seite des Leseverstärkers 10C ein, und
der Leseverstärker „latcht" den Datenzustand und
treibt die Bitleitungen, so dass der Datenzustand in die Speicherzelle
oder -zellen entlang der Spalte geschrieben wird (üblicherweise
an der aktiven Wortleitung).
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Eine
Aufgabe der vorliegenden Erfindung besteht darin, die obenstehend
erwähnten
Probleme zu überwinden
oder zu reduzieren. Diese Aufgabe wird erfindungsgemäß durch
eine Leseverstärkeranordnung,
wie sie in Anspruch 1 definiert ist, und ein Verfahren, wie es in
Anspruch 24 definiert ist, erfüllt.
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Die
vorliegende Erfindung stellt einen CMOS-Leseverstärker mit
lokalen Schreibtreibertransistoren zum Beseitigen der Musterempfindlichkeiten
und Verzögerungen
des Stands der Technik bereit. Jeder Leseverstärker hat auch seine eigenen jeweiligen
Antriebstransistoren. Drittens umfasst jeder Leseverstärker einen
Spaltenleseverstärker,
welcher das Instabilitätsproblem
beseitigt, da die Verriegelungsknoten niemals mit den Datenleitungen
verbunden werden. Weiters lösen
die lokalen Schreibtreiber die mit globalen Spaltenauswahlen zusammenhängenden
Probleme. Bei bevorzugten Ausführungsformen
der vorliegenden Erfindung werden Spaltenlese-YR- und Spaltenschreib-YW-Signale verwendet.
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Während im
Stand der Technik schmale und breite Leitungen oder Schienen, die
jeweils ein LATCHN-Signal trugen, verwendet wurden, werden in einem
Aspekt der vorliegenden Erfindung schmale und breite Leitungen in
Verbindung mit dem LATCHN-Signal
verwendet, aber unterschiedlich verbunden. Zusätzlich umfasst die vorliegende
Erfindung in einem ihrer Aspekte schmale und breite Leitungen oder
Schienen für
das LATCHP-Versorgungssignal. Bei der bevorzugten Ausführungsform
weist somit jeder Leseverstärker
einen jeweiligen N-Kanal-Transistor auf, wobei dessen Source-Drain-Pfad über die
breite Leitung mit VSS oder einem Signal LATCHN verbunden ist. Die
Gate-Elektroden
dieser N-Kanal-Antriebstransistoren werden durch die schmale Treiberleitung,
welche vorzugsweise das Komplement LNB des LATCHN-Signals trägt, torgesteuert.
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Gemäß einem
weiteren Aspekt der Erfindung umfasst jeder Leseverstärker dementsprechend
einen jeweiligen P-Kanal-Antriebstransistor, dessen Source-Drain-Pfad
die P-Kanal-Transistoren der Leseverstärkerverriegelung mit der hohen
Spannung wie z.B. VCC oder LATCHP verbindet. Diese hohe Spannung
wird durch eine der breiten Treiberleitungen getragen. Die schmälere der
mit LATCHP verbundenen Treiberleitungen ist mit den Gate-Elektroden dieser
P-Kanal-Antriebstransistoren gekoppelt und trägt ein Komplement LPB des LATCHP-Signals.
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Vorzugsweise
wird der Leseverstärker
von einer Spalte auf jeder seiner Seiten gemeinsam genutzt.
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Drei
Aspekte der vorliegenden Erfindung sind daher:
- (1)
die Verbindung jedes Leseverstärkers über Transistoren
oder andere Schaltvorrichtungen mit den Stromversorgungsleitungen,
ohne die Stromversorgungsleitungen für Mehrfach-Leseverstärker direkt
miteinander zu verbinden;
- (2) die Verwendung lokaler Leseverstärker; und
- (3) die Verwendung einer lokalen Schreibschaltung.
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Weitere
Aspekte der Erfindung existieren, und diese drei sind als hervorstechende
Punkte erwähnt.
Obgleich es nicht notwendig sein dürfte, zur Verwirklichung der
vorliegenden Erfindung alle drei zusammen einzusetzen, ist die Verwendung
aller drei Merkmale am günstigsten.
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Bei
der Beschreibung des Stands der Technik und der vorliegenden Erfindung
wurde und wird auf die angeschlossenen Zeichnungen Bezug genommen,
wobei
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1 eine
typische CMOS-Leseverstärkergruppe
zeigt;
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2 dieselbe
Gruppe von Leseverstärkern zeigt,
welche gemäß einer
Modifikation nach dem Stand der Technik verbunden sind;
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3 denselben
Leseverstärker
des Stands der Technik mit Pass-Transistoren für eine globale Spaltenauswahl
und für
Blockfreigabemerkmale zeigt;
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4 drei
derartige Leseverstärker
des Stands der Technik zeigt, welche Spaltenauswahl- und Blockfreigabefähigkeiten
aufweisen und die Spannungen darstellen, die abhängig vom Stromzustand des Leseverstärkers von
Zeit zu Zeit angelegt werden;
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5 einen
Leseverstärker
darstellt, der gemäß einer
bevorzugten Ausführungsform
der vorliegenden Erfindung konstruiert wurde;
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6 eine
vereinfachte Form des Leseverstärkers
der vorliegenden Erfindung zeigt, die gemäß einem weiteren Aspekt der
Erfindung in einer Gruppe solcher Leseverstärker aufgenommen ist;
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7 zeigt,
wie der Leseverstärker
der vorliegenden Erfindung in verschiedenen Betriebsarten funktionieren
kann; und
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8 zeigt,
wie der bevorzugte Leseverstärker
gezielt mit zwei Paaren von Bitleitungen verbunden werden kann.
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5 stellt
einen bevorzugten Leseverstärker 100 gemäß verschiedenen
Aspekten der vorliegenden Erfindung dar. Der Verstärker 100 umfasst
interne Knoten 102 und 104 in einer durch die
Transistoren 112, 114, 118 und 120 gebildeten
Verriegelung. Der Knoten 102 ist mit den Gate-Elektroden
von P-Kanal-Transistor 112 und N-Kanal-Transistor 118 gekoppelt,
während
der Knoten 104 mit den Gate-Elektroden von P-Kanal-Transistor 114 und N-Kanal-Transistor 120 gekoppelt
ist. Die Konfiguration des Flipflops selbst im Leseverstärker ist
dieselbe wie jene des Leseverstärkers 10.
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Ein
Spaltenschreibauswahlsignal YW ist mit den Gate-Elektroden der Pass-Transistoren 122, 124 gekoppelt.
Vorzugsweise werden das Spaltenschreibsignal YW und ein Spaltenlesesignal
YR, die untenstehend beschrieben werden, für jeweils vier Spalten decodiert,
so dass jeweils vier Spalten ein einziges YW und YR aufweisen. Dies
ist jedoch nicht erforderlich, um die Prinzipien der Erfindung auszuführen. In
einer Konfiguration kann jedes Subarray ziemlich groß sein – beispielsweise
4Meg – und
kann einen jeweiligen Spaltendecoder aufweisen, der Spaltenauswahlsignale
für das
gesamte Subarray erzeugt. Es ist erwünscht, nur in einen Block im
Subarray schreiben zu können.
Dies ist ein „aktiver
Block", in dem die
Leseverstärker
aktiv sind. Ein „inaktiver Block" ist einer, bei dem
sich die Leseverstärker
in Vorladung befinden.
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Wiederum
unter Bezugnahme auf die Beschreibung der 5 ist der
Source-Drain-Pfad
des Pass-Transistors 122 jedoch mit dem Knoten 104 gekoppelt,
und der Source-Drain-Pfad
des Transistors 124 ist mit dem Knoten 102 gekoppelt.
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Der
Transistor 122 ist ebenfalls mit einem Knoten 126 zwischen
der Source-Elektrode
eines lokalen Datenschreibtreibertransistors 128 und dem Drain
eines weiteren lokalen Datenschreibtreibertransistors 130 gekoppelt.
Die Transistoren 128 und 130 sind N-Kanal-Einheiten,
deren Source-Drain-Pfade in Serie gekoppelt sind. Der Drain des
Transistors 128 ist mit VCC verbunden, und die Source des
Transistors 130 ist mit der Erde verbunden. Ein Datenschreibsignal
DW ist mit der Gate-Elektrode des Transistors 128 gekoppelt,
und sein Komplement DWB ist mit der Gate-Elektrode des Transistors 130 gekoppelt.
Eine ähnliche
Konfiguration existiert auf der rechten Seite des Leseverstärkers 100,
wo die Transistoren 132 und 134 zwischen VCC und
der Erde gekoppelt sind und dazwischen einen Knoten 136 aufweisen,
der mit dem Transistor 124 verbunden ist. Es ist jedoch
zu beachten, dass das Datenschreibsignal DW mit dem Steuertransistor 134 gekoppelt
ist, während
sein Komplement DWB mit der Gate-Elektrode des Transistors 132 gekoppelt
ist. Das heißt,
das Datenschreibsignal DW schaltet einen Pull-Up-Transistor 128 auf
der linken Seite des Leseverstärkers 100 ein,
aber schaltet einen Pull-Down-Transistor 134 auf der rechten
Seite des Leseverstärkers 100 ein.
Sein komplementäres Signal
DWB weist gleichfalls reziproke Wirkungen auf der linken und rechten
Seite auf.
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Die
Source-Elektroden der P-Kanal-Transistoren 112 und 114 im
Verstärker 100 sind
mit einem weiteren P-Kanal-Transistor 140 gekoppelt, dessen Source-Elektrode
mit VCC (oder LATCHP) verbunden ist. Die Gate-Elektrode dieser P-Kanal-Einheit 140 ist
dazu gekoppelt, ein Signal LPB zu empfangen, welches ein logisches
Komplement von LATCHP ist. FET 140 wird als lokaler Leseverstärker-Antriebstransistor
bezeichnet. In ähnlicher
Weise sind die Source-Elektroden der N-Kanal-Transistoren 118 und 120 im
Verstärker 100 durch
den Source-Drain-Pfad eines weiteren lokalen Leseverstärker-Antriebstransistors 142 mit
der Erde verbunden. Die Gate-Elektrode des Transistors 142 ist
dazu gekoppelt, das Signal LNB zu empfangen, welches ein logisches
Komplement von LATCHN ist.
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Der
untere Teil von 5 umfasst einen lokalen Spaltenleseverstärker, welcher
vier N-Kanal-Transistoren 150, 152, 154 und 156 umfasst.
Die Source-Drain-Pfade der Transistoren 150 und 152 sind
in Serie gekoppelt. Die Drain-Elektrode des Transistors 150 empfängt ein
Signal DRB, welches ein logisches Komplement eines Datenlesesignals DR
ist. Die Source-Elektrode des Transistors 152 ist mit der
Erde verbunden. Der Knoten 104 ist über eine leitfähige Leitung 158 mit
der Gate-Elektrode des Transistors 152 gekoppelt. Die Gate-Elektrode
des Transistors 150 ist mit einem Spaltenlesesignal YR verbunden.
Die Source-Drain-Pfade der Transistoren 154 und 156 sind
zwischen dem Datenlesesignal DR und der Erde in Serie gekoppelt.
Die Gate-Elektrode des Transistors 154 ist mit der Gate-Elektrode des Transistors 150 gekoppelt
und demgemäß mit dem Spaltenlesesignal
YR verbunden. Die Gate-Elektrode des Transistors 156 ist über eine
leitfähige
Leitung 160 mit dem internen Knoten 102 gekoppelt.
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Die
Schaltung der 5 umfasst daher eine Datenleseschaltung,
die durch die Transistoren 150 bis 156 gebildet
wird. Die Transistoren 128, 130, 132 und 134 umfassen
lokale Datenschreibtransistoren. Die Transistoren 140 und 142 umfassen
lokale Leseverstärker-Antriebstransistoren.
In einer großen
integrierten Speicherschaltung gibt es selbstverständlich tausende
solcher Schaltungen 100. Die Signale LPB und LNB, die mit
den lokalen Leseverstärker-Antriebstransistoren
verbunden sind, das Datenschreibsignal DW und sein Komplement DWB,
die mit den lokalen Datenschreibtreibertransistoren gekoppelt sind,
und die Datenlesesignale DR und DRB werden von vielen Leseverstärkern auf
der Speichereinheit gemeinsam genutzt oder an diesen angelegt. Die
globalen Y-Auswahlsignale YR (zum Lesen) und YW (zum Schreiben)
werden von mehreren Leseverstärkern
in einer zu LNB, LPB und den Datenleitungen lotrechten Richtung
gemeinsam genutzt. Es gibt getrennte Lese- und Schreibdatensammelleitungen. DR
und DRB umfassen eine Lesedatensammelleitung, und DW und DWB umfassen
eine Schreibdatensammelleitung. Um (Latch)-Daten zu lesen, wird das Bitleitungssignal
durch die in den nachfolgenden Zeichnungen dargestellte Schaltung
mit den Verriegelungsknoten L und LB verbunden oder kann in einigen
Ausführungsformen
direkt mit diesen Verriegelungsknoten verbunden werden, und dann
schalten sich die lokalen Leseverstärker-Antriebstransistoren 140 und 142 ein,
indem LPB niedrig und LNB hoch wird. Diese Transistoren 140 und 142 weisen
gegenüber
dem traditionellen Leseverstärker
den Vorteil auf, dass jeder Leseverstärker von anderen Leseverstärkern entkoppelt
wird, und das „Latchen" kann mit diesen
beiden Signalen LPB und LNB genauer gesteuert werden. Die Leseverstärker werden
voneinander entkoppelt, da die Drains der Transistoren 140 und 142 für jeden
Leseverstärker
getrennt sind.
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Die
Transistoren 150, 152, 154, 156 umfassen
einen Leseverstärker,
der eine nicht zerstörende Leseoperation
zur Verfügung
stellt. Das Spaltenlesesignal YR kann zu jedem Zeitpunkt, auch vor
dem „Latchen", hoch werden, ohne
den Leseverstärker
zu stören.
Außerdem
können
sich die Datenlesesignale DR und DRB bei jeglicher Spannung befinden,
ohne den Leseverstärker
zu stören.
Ein weiterer Vorteil ist, dass die Transistoren 150 bis 156 hinsichtlich
der Größe unabhängig von
den Leseverstärkertransistoren 112, 114, 118, 120 sein
können.
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Das
Schreiben wird durchgeführt,
wenn das Spaltenschreibsignal YW (ein decodiertes Signal) hoch ist
und entweder das Datenschreibsignal DW oder das Datenschreibsignal
DWB hoch ist. Wenn beide Datenschreibsignale niedrig sind, wird
nicht geschrieben. Diese Schaltung eliminiert die Notwendigkeit
eines Blockfreigabe(BE)-Signals von der in 3 gezeigten
und in 4 implizierten Art. Die lokalen Datenschreibtreibertransistoren 128–134 können mit
anderen Spaltenschaltungen geteilt werden, solange sie separate
Spaltenschreibsignale aufweisen. Eine Modifikation dieser Schaltung
gemäß 5 verbindet
die Gate-Elektrode des Transistors 128 mit seinem Drain
und bewirkt dasselbe für
den Transistor 132. Dies kann die Anzahl der erforderlichen
Metallleitungen verringern und kann Platz sparen oder das Layout
verbessern. Dies führt
in etwa zur gleichen Schreibgeschwindigkeit. Die VCC-Verbindungen
an den Drain-Elektroden des Transistors 128 und 132 werden
eliminiert, es besteht jedoch eine etwas erhöhte Belastung der Datenschreibsignale
DW und DWB.
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6 ähnelt 1 und 2.
Zur Klarheit der Illustration sind in 6 die Leseverstärker (und die
dazugehörige
Schaltung) 100 in Blockform dargestellt. Jeder mit 100 bezeichnete
Block soll alle Einheiten der 5 umfassen,
mit Ausnahme der Transistoren 140 und 142, welche
in 6 für
jeden Leseverstärker 100 dargestellt
sind. Die Verbindungen zu den Bitleitungen sind nicht gezeigt, und
es ist klar, dass jeder Leseverstärker 100 mit einem
entsprechenden Paar von Bitleitungen verbunden werden kann, und
zwar entweder direkt oder selektiv durch die Knoten 102 und 104 der 5.
In 6 wird den P-Kanal-Transistoren 112, 114 jedes
Leseverstärkers 100 Strom über die
Transistoren 140 zugeführt.
Vorzugsweise ist jeder Transistor 140 eine P-Kanal-Einheit,
deren Gate-Elektrode
mit dem Signal LPB, das für
Latch P BAR steht, verbunden ist. Eine relativ schmale Leitung verbindet
das LPB-Signal mit den Gate-Elektroden einer ganzen Gruppe von Leseverstärkern 100,
wie in 6 dargestellt. Das LPB-Signal kann durch einen
Transistor 180 erzeugt werden, dessen Source-Drain-Pfad
mit der Erde verbunden ist. Der Transistor 180 kann einen
N-Kanal-Transistor umfassen, so dass, wenn eine positive Spannung
an seine Gate-Elektrode angelegt wird, LPB auf Erde gezogen wird
und alle mit diesem speziellen Transistor 180 gekoppelten
Transistoren 140 sich einschalten sollten. Dadurch würde die
VCC-Spannung (oder das LATCHP-Signal), welche bei 182 durch
eine relativ breite Leitung 184 angelegt wird, mit den
Source-Elektroden der Transistoren 140 verbunden werden.
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Eine ähnliche
Konfiguration wird für
die N-Kanal-Transistoren im unteren Teil der 6 verwendet.
Die N-Kanal-Transistoren 118, 120 in den Leseverstärkern 100 sind über die
N-Kanal-Transistoren 142 mit der Erde verbunden, wie unter
Bezugnahme auf 5 erläutert wurde. Die Gate-Elektroden
der Transistoren 142 sind über eine relativ schmale Leitung 186 mit
dem Signal LNB, das für Latch
N BAR steht, verbunden. Das Signal LNB kann vorzugsweise durch einen
P-Kanal-Transistor 188 erzeugt werden, dessen Source-Drain-Pfad zwischen VCC
und der Leitung 186 gekoppelt ist. Die Gate-Elektroden
des Transistors 188 und des Transistors 180 sind
mit geeigneten Steuersignalen verbunden. Wenn der Transistor 188 leitfähig ist
(seine Gate-Elektrode eine niedrige Spannung aufnimmt), wird das
LNB-Signal auf VCC gezogen, wodurch die Transistoren 142 eingeschaltet
werden. Dies verbindet jeden Leseverstärker mit einer relativ breiten
Leitung 190, welche VSS (oder LATCHN) mit den Source-Elektroden
jedes Transistors 142 verbindet.
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In 6 führt die
schmale Leitung 181 sehr wenig Strom. Jeder Leseverstärker 100 ist
von den anderen isoliert. Jeder hat seine eigene Verbindung mit
den Stromversorgungsleitungen 184 und 190. Dies
vermindert oder eliminiert die Musterempfindlichkeit des Typs, der
in Architekturen wie z.B. Chin mit verteilten Verbindungen (Mehrfach-Leseverstärker, welche
zusammen mit Stromversorgungsleitungen verbunden sind) anzutreffen
ist.
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7 zeigt
einige der Spannungen bei Verwendung der bevorzugten Schaltung 100 in
einem großen
Speicher und ist mit 4 vergleichbar. Nicht alle Einheiten
der 5 sind jedoch in 7 dargestellt,
und nur einige der Einheiten im Leseverstärker 100A wurden benannt.
Somit sind die lokalen Datenschreibtreibertransistoren 128, 130, 132 und 134 benannt,
genauso wie die Spaltenschreib-Auswahltransistoren 122, 124.
Die lokalen Leseverstärker-Antriebstransistoren 140 und 142 sind
nicht dargestellt, aber die Verbindungen zu LATCHP und LATCHN werden
gezeigt, von denen angenommen werden kann, dass sie entweder die
breiten Leitungen 184 und 190 oder die Drain-Elektroden
der Transistoren 140 und 142 sind. Der durch die
Transistoren 150–156 gebildete
Spaltenleseverstärker
ist nicht dargestellt und sollte selbstverständlich vorhanden sein. Unter
der Annahme, dass ein Spaltenschreibsignal erzeugt werden soll,
wird das Spaltenauswahlsignal auf Leitung 200 als hoch
liegend, nämlich
bei VCC, dargestellt. 7 setzt voraus, dass der Leseverstärker 100A Teil
eines inaktiven Blocks sein soll, der Leseverstärker 100B für einen
aktiven Block ohne Schreiben existiert und der Leseverstärker 100C Teil
eines aktiven Blocks ist, in dem geschrieben werden soll.
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Der
Leseverstärker 100A im
inaktiven Block empfängt
ein volles VCC-Signal an der Gate-Elektrode seiner Pass-Transistoren 122 und 124.
Alle lokalen Datenschreibtreibertransistoren 128 bis 134 empfangen
jedoch null Volt, die an ihren Gate-Elektroden angelegt werden,
da DW und DWB bei null Volt liegen. Es ist zu beachten, dass die
obenstehend erwähnte
Modifikation hinsichtlich der Transistoren 128 und 132 dort
gezeigt wurde, wo die Verbindung zu VCC beseitigt wurde, und zwar
an den Drain-Elektroden jener Transistoren, die stattdessen mit
ihren Gate-Elektroden verbunden wurden. Es ist anzumerken, dass
die P-Kanal-Transistoren 112, 114 im
inaktiven Block dazu gekoppelt sind, nur ½ VCC zu empfangen, und die
N-Kanal-Transistoren 118 und 120 ebenfalls dazu
gekoppelt sind, dieselbe Spannung zu empfangen. Somit ist die Verriegelung
in diesem Zustand inaktiv und es wird keine Energie verbraucht.
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Der
Leseverstärker 100B ist
in einem aktiven Block angeordnet, soll jedoch keine Schreiboperation aufweisen.
Da er sich in einem aktiven Block befindet, liegt das LATCHP-Signal bei einer
vollen VCC und das LATCHN-Signal bei null Volt. Da jedoch keine
Schreiboperation erfolgen soll, sind DW und DWB niedrig (0v), und
alle Transistoren 128 bis 134, welche die lokalen
Datenschreibtreibertransistoren umfassen, sind dazu gekoppelt, an
ihren Gate-Elektroden null Volt zu empfangen. In dieser Konfiguration behält die Leseverstärkerverriegelung
den vorhergehenden Datenzustand und es wird nicht geschrieben.
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Der
Leseverstärker 100C befindet
sich im aktiven Block und daher liegt LATCHP bei einem vollen VCC-Pegel
und LATCHN bei null Volt, wie gezeigt wurde. Allerdings soll eine
Schreiboperation erfolgen, und das Datenschreibsignal DW liegt beispielsweise
bei null Volt und sein Komplement DWB bei VCC. Der Transistor 130 schaltet
sich ein, wodurch die null Volt von LATCHN über den Pass-Transistor 122 mit
dem Knoten 104 verbunden werden. Der Transistor 132 empfängt an seiner
Gate-Elektrode und seiner Drain-Elektrode VCC und schaltet sich ein,
wobei eine Nicht-Null-Spannung durch den Pass-Transistor 124 mit
dem Knoten 102 verbunden wird. Wenn der Knoten 102 bei
einer Nicht-Null-Spannung liegt und der Knoten 104 über den
Transistor 130 gegen Null Volt niedrig gezogen wird, „latcht" der Leseverstärker und
treibt die (nicht dargestellten) Bitleitungen zu dem einen Datenzustand.
(Der andere Datenzustand kann geschrieben werden, indem das Datenschreibsignal
DW gegen VCC und sein Komplement DWB gegen null Volt getrieben wird.)
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8 zeigt
eine Ausführungsform
des Leseverstärkers 100,
der zwischen entgegengesetzten Bitleitungen geschaltet ist, so dass
er eines von zwei Bitleitungspaaren versorgen kann. 8 zeigt
den Verriegelungsknoten L(LATCH) aus 5, der auf Leitung 158 elektrisch
ist, und seinen komplementären
Knoten LATCHB, der mit Leitung 160 gekoppelt ist. (Dies
sind Bezeichnungen.) Im Allgemeinen ist in der Mitte der 8 tatsächlich die
gesamte 5 zu sehen, und 8 zeigt,
wie die Schaltung der bevorzugten Ausführungsform gekoppelt ist, um
von einem ersten Bitleitungspaar 220, 222 gemeinsam
genutzt zu werden, das mit BITL und BITBL bezeichnet ist (was für die linke
Bitleitung und die linke Bitleistenleitung steht). Zusätzlich ist
ein zweites Bitleitungspaar 224, 226 im unteren
Teil der 8 dargestellt und mit BITR und
BITBR bezeichnet (was für
die rechte Bitleitung und die rechte Bitleistenleitung steht). Isoliersignale,
die an Gate-Elektroden von Schalttransistoren angelegt werden, bestimmen,
mit welchem dieser beiden Bitleitungspaare der Leseverstärker an
irgendeinem bestimmten Zeitpunkt zusammenwirken wird. Somit wird
ein ISOLATION LEFT-Signal (ISOL) mit einem Knoten 230 verbunden,
der an Gate-Elektroden
von z.B. N-Kanal-Feldeffekttransistoren 232, 234 angelegt
wird, so dass sich die Transistoren 232 und 234 einschalten
und dabei das Bitleitungspaar 220, 222 mit den
Knoten des Leseverstärkers 100 verbinden,
wenn das Signal auf Leitung 230 zu einer hohen Spannung
anwächst.
Ebenso wird ein ISOLATION RIGHT-Signal (ISOR) an einem Knoten 236 angelegt,
welcher mit Gate-Elektroden weiterer N-Kanal-Transistoren 238, 240 gekoppelt
ist, und wenn das Signal hoch ist, verbinden die Transistoren 238 und 240 den
Leseverstärker 100 mit
dem Bitleitungspaar 224, 226. Diese selektiven
Koppelungen erfolgen über
die Source-Drain-Pfade dieser Isoliertransistoren, welche die Leitung 158 gezielt
mit der Leitung 220 oder der Leitung 224 verbinden
und die Leitung 160 gezielt mit der Leitung 222 oder 226 koppeln,
abhängig
vom Zustand des ISOLATION LEFT- und ISOLATION RIGHT-Signals. Es
ist zu erkennen, dass anstelle von N-Kanal-Transistoren P-Kanal-Transistoren
verwendet werden könnten.
Es ist weiters möglich,
dass die Transistoren 232 und 234 P-Kanal-Transistoren
sind, wobei die Transistoren 238 und 240 N-Kanal-Transistoren sind,
und beide dasselbe Isoliersignal empfangen. Offensichtlich ist in
einer Abwandlung der 8 ein Paar P-Kanal, und das
andere Paar könnte
N-Kanal sein. In einem solchen Fall, bei dem ein Paar P-Kanal und
das andere N-Kanal ist, würde
ein einziges, an zwei Stellen angelegtes Signal das eine Paar von
Transistoren einschalten und das andere Paar ausschalten und dadurch
den Leseverstärker 100 gezielt
mit nur einem Bitleitungspaar koppeln, und zwar entweder links oder
rechts, abhängig
vom Signal und der Konfiguration der Transistoren. Die exakte Beschaffenheit
des Signals und der Transistoren kann für jedwede Anwendung nach Wunsch
verändert
werden.
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Eine
weitere in 8 gezeigte Schaltung umfasst
einen an den Knoten 244 (unten) und 246 (oben
in 8) angelegten Referenzeingang BLREF. Die Signale
SHL an einem Knoten 248 und SHR an einem Knoten 250 werden
beim Vorladen der Bitleitungen verwendet. Im oberen Teil der 8 ist
zu sehen, dass das Signal SHL an den Gate-Elektroden der Transistoren 252, 254 und 256 angelegt wird.
Der Transistor 256 ist im Allgemeinen ein Ausgleichstransistor,
der die beiden Bitleitungen 220, 222 bei jedem
Einschalten des Transistors kurzschließt. Die Transistoren 252 und 254 sind
mit ihren Source-Drain-Pfaden zwischen der Bitleitungsreferenz BLREF
am Knoten 246 bzw. den Bitleitungen 220, 222 geschaltet
und verbinden daher, wenn sie eingeschaltet werden, die Bitleitungsreferenzspannung
mit den Bitleitungen selbst. Die Konfiguration im unteren Teil der 8 umfasst
ebenso die Transistoren 260, 262 und 264,
welche als Reaktion auf das SHR-Signal in ähnlicher Weise funktionieren.
Diese Transistoren 252 bis 264 sind wiederum N-Kanal-Transistoren, bei
irgendeiner bestimmten Ausführungsform
könnten
jedoch auch andere Arten von Schaltgeräten verwendet werden. Die Bitleitungsreferenz
ist beispielsweise eine konstante Spannung, die in einer bevorzugten
Ausführungsform
etwa ½ VCC
entspricht.
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Somit
ist zu erkennen, dass diese Leseverstärkerschaltung 100 von
zwei Speicherzellen-Arrays oder Spalten entsprechender Arrays, die
durch das linke und das rechte Bitleitungspaar dargestellt sind, gemeinsam
genutzt wird.
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Die
Abtast-, Lese- und Schreiboperation kann unter Bezugnahme auf 8 nachgeprüft werden.
Zunächst
ist LNB während
der Vorladung beim Erdpotential und LPB bei VCC. Zum Abtasten einer aktiven
Spalte oder eines Arrays von Spalten geht LNB gegen ein Niveau von
etwa VCC über
der Erde und schaltet die Transistoren 142 ein. Dies schafft
die Tendenz, den Knoten 143 zur Erde zu ziehen. Ungefähr zum gleichen
Zeitpunkt oder etwas später
wird LPB niedrig, schaltet dabei den Transistor 140 ein und
zieht den Knoten 141 hoch, wodurch die Verriegelung freigegeben
wird. Dies zieht eine der Bitleitungen zum VCC-Potential und die
andere zur Erde zwecks Ablesung.
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YR
wird für
die ausgewählte
Spalte oder die ausgewählten
Spalten hoch und schaltet dabei die Transistoren 150 und 154 ein,
welche mit den Datenleseleitungen DR und DRB verbunden sind. (Vorzugsweise
gehen DR und DRB zu einer hier nicht dargestellten sekundären Verstärkerschaltung.)
Einer der Verriegelungsknoten wurde hoch getrieben und der andere
Verriegelungsknoten. Die Verriegelungsknoten sind mit den Gates
der Transistoren 152 und 156 gekoppelt.
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Die
Bitleitungen sind zu diesem Zeitpunkt nicht verbunden. Ein Isolier/Auswahlsignal
ISOL am Knoten 230 liegt während des anfänglichen
Abtastens beim VCC-Potential, so dass die Spannungen an den Bitleitungen
BL und BL BAR genau vor dem Abtasten in die Latch- und Latch Bar-Knoten übertragen
werden. Tatsächlich
verstärkt
der Leseverstärker oder
die Verriegelung die Verriegelungsknoten und nicht direkt die Bitleitungen.
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Die
Transistoren 150–156 umfassen
den lokalen Leseverstärker.
YR wird hoch, und zu diesem Zeitpunkt ist der Verriegelungsknoten
beispielsweise hoch oder wird hoch. Die Verriegelungsleiste ist
niedrig oder wird niedrig. Ein Stromunterschied geht durch die Transistoren 152 und 156,
da diese Gate-Spannungen in verschiedenen Pegeln aufweisen. Der
Differentialstrom wird auf die Datenleseleitungen DR, DRB übertragen.
Dieser Differentialstrom wird mit einem in dieser Zeichnung nicht
dargestellten sekundären
Verstärker
weiter verstärkt.
Auf diese Weise wird das Lesen bewerkstelligt. Ein Vorteil dieses
lokalen Leseverstärkers
besteht darin, dass das Lesen nicht zerstörend ist. Die DR- und DRB-Leitungen
werden wirksam von den Latch- und Latch B-Leitungen entkoppelt,
so dass es keine Möglichkeit
gibt, das Signal während
des Ablesens an den Latch- und Latch B-Leitungen zu stören. Folglich ist die zeitliche Steuerung
des YR-Signals äußerst unkritisch,
im Gegensatz zu älteren
DRAMs.
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Die
Isolier/Auswahlsignale ISOL und ISOR liegen während der Vorladung und genau
vor dem Abtasten beide beim VCC-Potential, entweder ISOL oder ISOR
geht zum Erdpotential, um entweder den linken oder den Schreib-Array
zu isolieren, von welchem auch immer nicht abgelesen werden soll
oder von welchem keine Daten abgelesen werden sollen. Das andere
Isolier/Auswahlsignal (welches dem Array entspricht, von dem Daten
abgelesen werden sollen) bleibt während des anfänglichen
Abtastens beim VCC-Potential. Gleich nach dem Beginn des Abtastens
erreicht es einen Pegel über
VCC, so dass die Schaltung „latchen" und wieder ein vollständiges VCC-Potential
in die Bit- oder Bitleistenleitung schreiben kann, und zwar ohne
einen Schwellenspannungsabfall entweder aufgrund des Transistors 232 oder
des Transistors 234. Im nächsten Vorladungszyklus sinkt
dieses ISO-Signal dann vom Wert über VCC
wieder hinab zu VCC, und das andere ISO-Signal auf der anderen Seite
steigt zur Vorladung vom Erdpotential wieder hinauf zu VCC.
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Zum
Schreiben werden die lokalen Schreibtransistoren 128, 130, 132 und 134 verwendet.
Während
des Schreibens wird YW hoch. Da es sich dabei um ein „globales" Signal handelt (was
bedeutet, dass YW bei einer bevorzugten Ausführungsform mit mehreren Leseverstärkern in
einem Subarray verbunden ist) und der Wunsch bestehen könnte, nur
in einen oder zwei der zahlreichen Leseverstärker Daten zu schreiben, wird
mehr Steuerung als bloß das
YW bereitgestellt (betr. Decodierung). Wenn YW hoch ist und nicht der
Wunsch besteht zu schreiben, werden sowohl DW als auch DWB beim
Erdpotential gehalten. Durch die Transistoren 122 und 124,
deren Gate-Elektroden durch YW getrieben werden, fließt kein
Strom. Daher floaten DW Local und DWB Local einfach bei jedwedem
Wert, den Latch und Latch Bar erfordern: eine Störung des Verriegelungssignals
tritt nicht auf.
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Um
in diesen bestimmten Leseverstärker
zu schreiben, würde
DW zum VCC-Potential
gehen und DWB beim Erdpotential bleiben (oder umgekehrt). Wenn DW
beim VCC-Potential liegt, schaltet sich der Transistor 128 auf
der linken Seite ein und zieht dabei den Knoten DW Local gegen VCC,
minus einem Vt. Wenn DW hoch wird, schaltet sich auf der anderen Seite
der Transistor 134 ein und zieht dabei den Knoten DWB Local
zur Erde. Diese an den DW-Local-Knoten erzwungene Differentialspannung
dreht – da
YW hoch ist – tatsächlich die
Verriegelung um und treibt die Bitleitungen, und zwar eine gegen
VCC und eine zur Erde.
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Es
ist allgemein verständlich,
dass in dieser Beschreibung die Bezeichnung von „B" oder „BAR" das logische Komplement eines vorgegebenen
Signals darstellt und typischerweise eine unterschiedliche Spannung
nimmt als die Aussage des Signals. Das heißt, wenn sich der ausgesagte
Zustand bei VCC befindet, was beispielsweise 5 Volt sind, ist dessen
Komplement bei null Volt, oder umgekehrt. Es ist weiters klar, dass
das Symbol „L" als Verriegelungssignal
aufgefasst werden kann und, wenn es mit einem P-Symbol kombiniert
ist, für
das Latchen durch Einschalten von P-Kanal-Transistoren steht und
das LN-Symbol das Einschalten der N-Kanal-Transistoren einer Verriegelung
darstellt. Dies trifft jedoch zu, wenn die LP- und LN-Signale ausgesagt
sind. Wenn sie nicht ausgesagt sind, werden die P-Kanal- und N-Kanal-Transistoren
nicht eingeschaltet.
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Die
vorliegende Erfindung wurde daher dahingehend beschrieben, dass
sie in verschiedenen ihrer Aspekte ein Paar von lokalen Leseverstärker-Antriebstransistoren 140, 142 umfasst.
Vorzugsweise wirkt jeder von diesen mit einem jeweiligen Paar von
stromführenden
Leitungen zusammen, von denen eine eine relativ breitere Leitung
zum Führen der
größeren Strommenge
ist und die andere eine relativ schmälere Leitung ist, da sie mit
der Gate-Elektrode oder Steuerelektrode ihres jeweiligen Transistors 140 oder 142 gekoppelt
ist. Diese wurden in 6 dargestellt. Ein weiterer
Aspekt der beschriebenen Erfindung ist die Einbeziehung lokaler
Datenschreibtreibertransistoren 128 bis 134 mit
ihrem Datenschreibsteuersignal DW und ihrem Komplement DWB. Obgleich
diese in 5 und 8 als N-Kanal-Einheiten dargestellt
wurden, könnten
sie zu P-Kanal-Transistoren oder anderen Schaltgeräten abgewandelt
werden. Diese Transistoren sorgen für Isolierung und vermindern
dadurch das Abfließen von
Reservestrom oder normalem Strom bei einem Leseverstärker, in
dem keine Schreiboperation erfolgen soll, wie unter Bezugnahme auf 7 gezeigt und
erläutert
wurde. Eine solche Schaltung wirkt mit dem globalen Spaltenschreibsignal
Yw und seinen Transistoren 122, 124 zusammen.
Außerdem
wurde ein weiterer Aspekt der Erfindung gezeigt und beschrieben,
und zwar umfassend den in den 5 und 8 dargestellten
lokalen Spaltenleseverstärker
und die Transistoren 150 bis 156. Das Datenlesesteuersignal
DR und sein Komplement DRB sowie das Spaltenlesesignal YR wirken
mit solchen Transistoren zusammen. Es ist zu erkennen, dass diese, obgleich
sie als N-Kanal-Transistoren
dargestellt wurden, durch andere Transistoren oder Schaltgeräte, einschließlich P-Kanal-Transistoren,
ohne darauf beschränkt
zu sein, ersetzt werden können.
Dieser Leseverstärker
bietet eine nicht zerstörende
Leseoperation, und das Spaltenlesesignal kann zu jedem Zeitpunkt,
sogar vor dem Latchen, hochgebracht werden, ohne den Leseverstärker zu
stören.
Die Größenfestlegung
dieser Read- bzw. Leseverstärkertransistoren
kann unabhängig
von den Leseverstärkertransistoren
erfolgen.
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Ein
Vorteil der lokalen Leseverstärker-Antriebstransistoren
ist, dass jeder Leseverstärker
von den anderen Leseverstärkern
entkoppelt und das Latchen mit den Signalen LNB und LPB genauer
gesteuert werden kann. Somit wird die Musterempfindlichkeit der
Architektur von Chin et al. überwunden, indem
für jeden
Leseverstärker
ein jeweiliges Paar von Transistoren bereitgestellt wird, und zwar
ein Transistor für
jede der beiden Stromversorgungsleitungen.
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Es
ist zu erkennen, dass bei der speziellen bevorzugten Ausführungsform
der Bedarf am Blockfreigabesignal eliminiert ist, obwohl in anderen
Konfigurationen nach wie vor ein Blockfreigabesignal in einer passenden
Schaltung inkludiert sein kann.