JP2002184188A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 内部データ読出用のセンスアンプ回路のレイ
アウト面積を低減する。 【解決手段】 電荷閉込め型センスアンプ構成におい
て、電荷閉込め用のゲート（ＲＧ♯）とセンスアンプ回
路（１ｂ）の活性／非活性を、それぞれ別々の制御信号
（／ＣＳＬＲ♯，ＳＡＥ）で制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】特に、半導体記憶装置の内部
データ読出に関連する部分の構成に関する。より特定的
には、この発明は、選択メモリセルデータを内部で増幅
するためのセンスアンプ回路に関する。

【０００２】

【従来の技術】図９は、従来のスタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）のメモリセルの構成の
一例を示す図である。図９において、メモリセルＭＣ
は、電源ノードと記憶ノードＮＤＡの間に接続されかつ
そのゲートが記憶ノードＮＤＢに接続されるＰチャネル
ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジス
タ）ＭＰ０１と、電源ノードと記憶ノードＮＤＢの間に
接続されかつそのゲートが記憶ノードＮＤＡに接続され
るＰチャネルＭＯＳトランジスタＭＰ０２と、記憶ノー
ドＮＤＡと接地ノードとの間に接続されかつそのゲート
が記憶ノードＮＤＢに接続されるＮチャネルＭＯＳトラ
ンジスタＭＮ０３と、記憶ノードＮＤＢと接地ノードの
間に接続されかつそのゲートが記憶ノードＮＤＡに接続
されるＮチャネルＭＯＳトランジスタＭＮ０４と、ワー
ド線ＷＬ上の信号電位に応答して選択的に導通し、記憶
ノードＮＤＡをビット線ＢＬにするＮチャネルＭＯＳト
ランジスタＭＮ０５と、ワード線ＷＬ上の信号電位に応
答して選択的に導通し、記憶ノードＮＤＢをビット線／
ＢＬに接続するＮチャネルＭＯＳトランジスタＭＮ０６
を含む。

【０００３】ＭＯＳトランジスタＭＰ０１およびＭＮ０
３がＣＭＯＳインバータ回路を構成し、またＭＯＳトラ
ンジスタＭＰ０２およびＭＮ０４がＣＭＯＳインバータ
回路を構成する。これらのＣＭＯＳインバータ回路は、
それぞれの入力および出力が交差結合されて、フリップ
フロップを構成する。記憶ノードＮＤＡおよびＮＤＢに
は、互いに相補なデータがラッチされる。

【０００４】メモリセルＭＣへのアクセス時（データの
書込/読出時）においては、ワード線ＷＬが選択状態と
なり、その電圧レベルがＨレベルとなり、応じてＭＯＳ
トランジスタＭＮ０５およびＭＮ０６が導通し、記憶ノ
ードＮＤＡおよびＮＤＢが、それぞれ、ビット線ＢＬお
よび／ＢＬに接続される。データ読出時においては、記
憶ノードＮＤＡおよびＮＤＢの電圧に応じてビット線Ｂ
Ｌおよび／ＢＬに電圧差が生じ、この電圧差を検知して
データの読出が行なわれる。

【０００５】一方、データの書込時においては、ビット
線ＢＬおよび／ＢＬに、相補な書込データが伝達され、
この書込データに応じて記憶ノードＮＤＡおよびＮＤＢ
の電圧レベルが設定される。

【０００６】この図９に示すＳＲＡＭセルＭＣの構成に
おいては、Ｈレベルデータを保持するための負荷トラン
ジスタＭＰ０１およびＭＰ０２は、たとえば薄膜トラン
ジスタ（ＴＦＴ）で構成され、純抵抗素子を利用する構
成に比べて、その占有面積を低減することができる。ま
た、これらの負荷トランジスタ（ＰチャネルＭＯＳトラ
ンジスタ）ＭＰ０１およびＭＰ０２は、非導通時には、
その導通時に比べてその等価抵抗値が極めて大きくな
り、純抵抗素子を負荷素子として利用する構成に比べ
て、データ保持時における貫通電流を低減でき、応じ
て、消費電流を低減することができる。

【０００７】図１０は、従来のＳＲＡＭのデータ読出に
関連する部分の構成を概略的に示す図である。図１０に
おいて、メモリセルＭＣが行列状に配列される。このメ
モリセルＭＣは、図９に示す構成を有する。メモリセル
ＭＣの各行に対応してワード線ＷＬ０、ＷＬ１、…が配
設され、メモリセルＭＣの各列に対応してビット線対Ｂ
Ｌ０，／ＢＬ０、ＢＬ１，／ＢＬ１、…が配設される。
ビット線対ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１それぞ
れには、プリチャージ/イコライズ指示信号／ＢＬＥＱ
に応答して対応のビット線対ＢＬ０，／ＢＬ０、ＢＬ
１，／ＢＬ１を電源電圧ＶＤＤレベルにプリチャージし
かつイコライズするビット線プリチャージ／イコライズ
回路ＢＰＥ０、ＢＰＥ１が設けられる。

【０００８】また、ビット線対ＢＬ０，／ＢＬ、ＢＬ
１，／ＢＬ１それぞれに対応して、カラムセレクト線Ｃ
ＳＬ０、ＣＳＬ１、上のカラム選択信号に従って対応の
ビット線対を内部データ線対ＩＯＰに接続するためのカ
ラム選択ゲートＣＳＧ０、ＣＳＧ１が設けられる。カラ
ム選択ゲートＣＳＧ０は、ビット線ＢＬ０に対して設け
られるＣＭＯＳトランスミッションゲートＴＸ００と、
ビット線／ＢＬ０に対して設けられるＣＭＯＳトランス
ミッションゲートＴＸ０１とを含み、カラム選択線ＣＳ
Ｌ０上のカラム選択信号と、このカラム選択信号を受け
るインバータＩＶａの出力信号とに応答して導通する。
ＣＭＯＳトランスミッションゲートＴＸ００およびＴＸ
０１の各々は、互いに並列に接続されるＰチャネルＭＯ
ＳトランジスタＰＱおよびＮチャネルＭＯＳトランジス
タＮＱを含む。

【０００９】カラム選択ゲートＣＳＧ１は、ビット線Ｂ
Ｌ１に対して設けられるＣＭＯＳトランスミッションゲ
ートＴＸ１０と、ビット線／ＢＬ１に対して設けられる
ＣＭＯＳトランスミッションゲートＴＸ１１とを含み、
カラムセレクト線ＣＳＬ１上のカラム選択信号と、この
カラム選択信号を受けるインバータＩＶｂの出力信号と
に従って導通する。

【００１０】カラムセレクト線により、１つのビット線
対が選択され、この選択ビット線対が対応のカラム選択
ゲートを介して内部データ線対ＩＯＰに接続される。

【００１１】内部データ線対ＩＯＰには、プリチャージ
／イコライズ指示信号／ＢＬＥＱの活性化に応答して内
部データ線ＩＯＰを電源電圧レベルにプリチャージしか
つイコライズするデータ線プリチャージ／イコライズ回
路ＩＰＥと、センスアンプ活性化信号ＳＡＥの活性化に
応答して内部データ線対ＩＯＰ上の信号を差動増幅して
内部読出データＤｏｕｔおよび／Ｄｏｕｔを生成するセ
ンスアンプ１００が設けられる。センスアンプ１００
は、その構成は後に詳細に説明するが、活性化時内部デ
ータ線ＩＯＰに現われた選択メモリセルのデータに対応
する電圧差を差動増幅して相補な内部読出データＤｏｕ
ｔおよび／Ｄｏｕｔを生成する。

【００１２】この図１０に示すＳＲＡＭにおいて、スタ
ンバイ状態時においては、ビット線プリチャージ／イコ
ライズ回路ＢＰＥ０、ＢＰＥ１、…とデータ線プリチャ
ージ／イコライズ回路ＩＰＥが活性状態にあり、ビット
線対ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１、…は、電源
電圧レベルに保持され、また、内部データ線対ＩＯＰも
電源電圧レベルにプリチャージされかつイコライズされ
る。

【００１３】データの書込/読出を行なうデータアクセ
スサイクルが始まると、アドレス指定された行に対応す
るワード線が選択状態へ駆動され、この選択ワード線に
接続されるメモリセルの記憶データが対応のビット線対
に読出される。メモリセルＭＣは、図９に示す構成を有
しており、これはビット線ＢＬおよび／ＢＬの相補デー
タが対応のビット線対に読出される。このデータ読出時
においては、ビット線プリチャージ／イコライズ回路Ｂ
ＰＥ０、ＢＰＥ１、…は、非活性状態にあり、各ビット
線対には、選択メモリセル（選択ワード線に接続される
メモリセル）の記憶データに応じた電圧差が生じる。

【００１４】また、アドレス指定された列に対応するカ
ラムセレクト線が選択状態へ駆動され、この選択カラム
セレクト線に接続されるカラム選択ゲートＣＳＧが導通
し、選択列に対応するビット線対が内部データ線対ＩＯ
Ｐに接続され、この内部データ線対ＩＯＰに、選択メモ
リセルの記憶データに応じた電圧差が生じる。このと
き、データ線プリチャージ／イコライズ回路ＩＰＥはア
クセスサイクル移行時に非活性状態に駆動されている。

【００１５】センスアンプ１００が、この内部データ線
対ＩＯＰの電圧差を差動増幅して内部読出データＤｏｕ
ｔおよび／Ｄｏｕｔを生成する。

【００１６】図１１は、図１０に示すビット線プリチャ
ージ／イコライズ回路ＢＰＥ０、ＩＰＥおよびセンスア
ンプ１００の具体的構成の一例を示す図である。図１１
においては、１つのビット線対ＢＬ♯および／ＢＬ♯を
代表的に示す。

【００１７】ビット線ＢＬ♯および／ＢＬ♯に対して設
けられるビット線プリチャージ／イコライズ回路ＢＰＥ
♯は、プリチャージ／イコライズ信号／ＢＬＥＱの活性
化時（Ｌレベルのとき）導通し、ビット線ＢＬ♯および
／ＢＬ♯へ電源電圧ＶＤＤを伝達するプリチャージ用Ｐ
チャネルＭＯＳトランジスタＰＱ１およびＰＱ２と、プ
リチャージ／イコライズ指示信号／ＢＬＥＱの活性化時
導通し、ビット線ＢＬ♯および／ＢＬ♯を電気的に短絡
するイコライズ用のＰチャネルＭＯＳトランジスタＰＱ
３を含む。

【００１８】データ線プリチャージ／イコライズ回路Ｉ
ＰＥは、プリチャージ／イコライズ指示信号／ＢＬＥＱ
の活性化時導通し、それぞれ内部ノードＳＡＬおよび／
ＳＡＬへ電源電圧ＶＤＤを伝達するプリチャージ用のＰ
チャネルＭＯＳトランジスタＰＱ４およびＰＱ５と、プ
リチャージ／イコライズ指示信号／ＢＬＥＱの活性化時
導通し、内部ノードＳＡＬおよび／ＳＡＬを電気的に短
絡するイコライズ用のＰチャネルＭＯＳトランジスタＰ
Ｑ６を含む。内部ノードＳＡＬおよび／ＳＡＬは、図１
０に示す内部データ線対ＩＯＰの内部データ線にそれぞ
れ接続される。

【００１９】ビット線ＢＬ♯および／ＢＬ♯は、カラム
選択ゲートＣＳＧ♯を介して内部ノードＳＡＬおよび／
ＳＡＬにそれぞれ結合される。カラム選択ゲートＣＳＧ
♯は、ビット線ＢＬ♯および／ＢＬ♯にそれぞれ対応し
て設けられるＣＭＯＳトランスミッションゲートＴＸ♯
０およびＴＸ♯１を含む。これらのＣＭＯＳトランスミ
ッションゲートＴＸ♯０およびＴＸ♯１は、カラムセレ
クト線ＣＳＬ上のカラム選択信号と、このカラム選択信
号を受けるインバータＩＶ♯の出力信号とに応答して選
択的に導通する。

【００２０】センスアンプ１００は、電源ノードとセン
ス内部ノードＳＡＮの間に接続されかつそのゲートがセ
ンス内部ノード／ＳＡＮに接続されるＰチャネルＭＯＳ
トランジスタＰＱ７と、電源ノードとセンス内部ノード
／ＳＡＮの間に接続されかつそのゲートがセンス内部ノ
ードＳＡＮに接続されるＰチャネルＭＯＳトランジスタ
ＰＱ８と、センス内部ノードＳＡＮとノードＮＤＣの間
に接続されかつそのゲートがセンス内部ノード／ＳＡＮ
に接続されるＮチャネルＭＯＳトランジスタＮＱ１と、
センス内部ノード／ＳＡＮとノードＮＤＣの間に接続さ
れかつそのゲートがセンス内部ノードＳＡＮに接続され
るＮチャネルＭＯＳトランジスタＮＱ２と、ノードＮＤ
Ｃと接地ノードの間に接続されかつそのゲートにセンス
アンプ活性化信号ＳＡＥを受けるＮチャネルＭＯＳトラ
ンジスタＮＱ３と、センス内部ノードＳＡＮ上の信号を
反転して内部読出データＤｏｕｔを生成するインバータ
ＩＶｃと、センス内部ノード／ＳＡＮの信号を反転して
補の内部読出データ／Ｄｏｕｔを生成するインバータＩ
Ｖｄと、センスアンプ活性化信号ＳＡＥの非活性化時導
通し、内部ノードＳＡＬおよび／ＳＡＬを、それぞれ、
センス内部ノードＳＡＮおよび／ＳＡＮに接続するＰチ
ャネルＭＯＳトランジスタＰＱ９およびＰＱ１０を含
む。

【００２１】このセンスアンプ１００は、センスアンプ
活性化信号ＳＡＥが非活性状態のときには、センス内部
ノードＳＮＡおよび／ＳＮＡが内部ノードＳＡＬおよび
ＳＡＬに接続され、センスアンプ活性化信号ＳＡＥが活
性状態となると、ＭＯＳトランジスタＰＱ９およびＰＱ
１０が非導通状態となり、センス内部ノードＳＡＮおよ
び／ＳＡＮと内部ノードＳＡＬおよび／ＳＡＬが分離さ
れる。センスアンプ１００は、ＭＯＳトランジスタＮＱ
３が導通し、この状態で、すなわち、センス内部ノード
ＳＡＮおよび／ＳＡＮに電荷を閉込めた状態でセンス内
部ノードＳＡＮにおよび／ＳＮＡをそれらの電圧レベル
に応じて駆動する。

【００２２】センス内部ノードＳＡＮおよび／ＳＡＮに
は、センス内部ノードＳＡＮおよび／ＳＡＮの電圧を安
定化するための安定化容量ＮＣａおよびＮＣｂがそれぞ
れ設けられる。次に、この図１１に示すＳＲＡＭの読出
系の回路の動作を、図１２に示す動作波形図を参照して
説明する。

【００２３】このＳＲＡＭは、基準クロック信号ＣＬＫ
に同期して動作するクロック同期型ＳＲＡＭである。こ
のクロック同期型ＳＲＡＭにおいて、基準クロック信号
ＣＬＫの立上がりエッジに同期して、データ読出を指示
するリードコマンドＲＡＥＤが与えられる。このリード
コマンドＲＥＡＤは、基準クロック信号ＣＬＫの立上が
りエッジで、チップセレクト信号／ＣＳをＬレベルに設
定しかつライトイネーブル信号／ＷＥをＨレベルに設定
することにより与えられる。この基準クロック信号ＣＬ
Ｋの立上がりエッジでまた同時に、アドレス信号が与え
られる。

【００２４】リードコマンドＲＥＡＤが与えられると、
図示しない制御回路は、まず、内部のイコライズ状態を
解除するために、プリチャージ／イコライズ信号／ＢＬ
ＥＱをＬレベルの活性状態から非活性状態のＨレベルに
駆動し、ビット線プリチャージ／イコライズ回路ＢＰＥ
♯のＭＯＳトランジスタＰＱ１−ＰＱ３すべてをオフ状
態とし、また、データ線プリチャージ／イコライズ回路
ＩＰＥのＭＯＳトランジスタＰＱ４−ＰＱ６をすべてオ
フ状態へ駆動する。このプリチャージ／イコライズ指示
信号／ＢＬＥＱの非活性化により、ビット線ＢＬ♯およ
び／ＢＬ♯および内部データ線対ＩＯＰのプリチャージ
動作が完了する。

【００２５】また、このリードコマンドＲＥＡＤに従っ
て、図示しない制御回路は、アドレス信号を基準クロッ
ク信号ＣＬＫの立上がりエッジで取込みデコードし、ア
ドレス指定された行および列それぞれに対応するワード
線ＷＬおよびカラムセレクト線ＣＳＬを選択状態へ駆動
する。この選択ワード線ＷＬに接続されるメモリセルＭ
Ｃにおいて、図９に示すＭＯＳトランジスタＭＮ０５お
よびＭＮ０６が導通し、そのメモリセルの記憶ノードＮ
ＤＡおよびＮＤＢに記憶されたデータに応じてビット線
ＢＬ♯および／ＢＬ♯に電圧差が生じる。

【００２６】このとき、また、カラム選択ゲートＣＳＧ
♯が、カラムセレクト線ＣＳＬ上のカラム選択信号に応
答して導通し、アドレス指定された列に対応するビット
線ＢＬ♯および／ＢＬ♯が、内部ノードＳＡＬおよび／
ＳＡＬ（内部データ線対ＩＯＰ）に接続される。応じ
て、このビット線ＢＬ♯および／ＢＬ♯上に読出された
メモリセルデータに対応するビット線ＢＬ♯および／Ｂ
Ｌ♯の電圧が、内部ノードＳＡＬおよび／ＳＡＬに伝達
される。ビット線ＢＬ♯および／ＢＬ♯および内部ノー
ドＳＡＬ、／ＳＡＬ（内部データ線対ＩＯＰ）の電圧差
が、リードコマンドＲＥＡＤの印加後時間Ｔａを経過す
ると、十分な電圧差ΔＶとなる。

【００２７】時間Ｔａの間、センスアンプ活性化信号Ｓ
ＡＥは、Ｌレベルの非活性状態にあり、センスアンプ１
００において、図１１に示すＭＯＳトランジスタＰＱ９
およびＰＱ１０は導通状態にあり、内部ノードＳＡＬお
よび／ＳＡＬの電圧差はセンス内部ノードＳＡＮおよび
／ＳＡＮに伝達され、これによりビット線ＢＬ♯および
／ＢＬ♯の選択メモリセルデータに対応する電圧差ΔＶ
が、センス内部ノードＳＡＮおよび／ＳＡＮに伝達され
る。このセンス内部ノードＳＡＮおよび／ＳＡＮの電圧
差が、時間Ｔｓ経過後十分な大きさΔＶとなると、セン
スアンプ活性化信号ＳＡＥがＨレベルとなり、ＭＯＳト
ランジスタＰＱ９およびＰＱ１０が非導通状態となり、
また、ＭＯＳトランジスタＮＱ３が導通状態となり、こ
のセンスアンプ１００が活性化されてセンス内部ノード
ＳＡＮおよび／ＳＡＮの電圧差を増幅する。

【００２８】このセンスアンプ１００の活性化時におい
ては、ＭＯＳトランジスタＰＱ９およびＰＱ１０は非導
通状態にあり、センス内部ノードＳＡＮおよび／ＳＡＮ
が、ビット線ＢＬ♯および／ＢＬ♯および内部ノードＳ
ＡＬおよび／ＳＡＬ（内部データ線対）から分離された
状態であり、センスアンプ１００は、内部のセンスノー
ドＳＡＮおよび／ＳＡＮの小容量を駆動して、高速で増
幅動作を行なって、内部読出データＤｏｕｔおよび／Ｄ
ｏｕｔを生成する。

【００２９】センス動作が完了すると、センスアンプ活
性化信号ＳＡＥがＬレベルとなり、また選択ワード線Ｗ
Ｌおよび選択カラムセレクト線ＣＳＬが非導通状態へ駆
動され、メモリセルＭＣのアクセス用のＭＯＳトランジ
スタＭＮ０５およびＭＮ０６が非導通状態となり、また
カラム選択ゲートＣＳＧ♯も非導通状態となる。また、
プリチャージ／イコライズ指示信号／ＢＬＥＱがＬレベ
ルの活性状態となり、再び、ビット線ＢＬ♯および／Ｂ
Ｌ♯および内部データ線対ＩＯＰが電源電圧レベルにプ
リチャージされかつイコライズされる。

【００３０】ＳＲＡＭメモリセルは、フリップフロップ
型のメモリセルであり、データ読出時においては、ＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）と
異なり、非破壊的にデータの読出が行なわれる。したが
って、メモリセルから読出されたデータのメモリセルへ
の再書込を行なうリストア動作が不要となり、サイクル
時間を短くでき、高速のアクセスを行なうことができ
る。

【００３１】また、センスアンプ１００においては、電
荷をセンス内部ノードＳＡＮおよび／ＳＡＮに閉込めた
状態でセンス動作を行なっており、センス動作時に駆動
すべき負荷は小さく、高速でセンス動作を行なうことが
でき、高速のデータ読出を実現することができる。

【００３２】

【発明が解決しようとする課題】図１１に示すセンスア
ンプの構成においては、センスアンプ活性化信号ＳＡＥ
がＨレベルに遷移したとき、センス内部ノードＳＡＮお
よび／ＳＡＮにビット線ＢＬ♯および／ＢＬ♯から伝達
された電荷が閉込められてセンス動作が行なわれる。し
かしながら、このセンス内部ノードＳＡＮおよび／ＳＡ
Ｎは、センスアンプ１００内のノードであり、その容量
が小さいため、センス動作開始時に近傍の回路からのカ
ップリング等に起因するノイズを受けたとき、その電位
が変動する可能性が高く、このようなノイズを受けた場
合、センスアンプ１００が、誤動作する可能性が高くな
る。

【００３３】このようなカップリングノイズによるセン
ス内部ノードの閉込め電荷に対する影響を抑制するため
に、従来、図１１に示すように、センス内部ノードＳＡ
Ｎおよび／ＳＡＮに、それぞれ、ＭＯＳトランジスタで
構成されるゲート容量ＮＣａおよびＮＣｂを接続し、配
線容量またはトランジスタの接合容量などの寄生容量と
別に、有意な容量値を有する容量を接続して、センス内
部ノードＳＡＮおよび／ＳＡＮの容量値を高くしてノイ
ズ耐性を高くする対策が取られていた。

【００３４】しかしながら、このようなゲート容量ＮＣ
ａおよびＮＣｂを使用した場合、センスアンプ１００内
に、ゲート容量ＮＣａおよびＮＣｂを配設する必要があ
り、センスアンプのレイアウト面積が増大し、応じて、
チップ面積増大によるチップ製造コストが高くなるとい
う問題が生じる。

【００３５】上述のセンスアンプの問題は、小振幅信号
を内部で転送するための増幅回路においても同様に生じ
る。

【００３６】それゆえ、この発明の目的は、レイアウト
面積を増大させることなくノイズ耐性の優れた内部信号
増幅回路を提供することである。

【００３７】この発明の他の目的は、小占有面積でかつ
ノイズ耐性にすぐれた内部データ読出回路を提供するこ
とである。

【００３８】この発明の特定的な目的は、小レイアウト
面積でかつノイズ耐性に優れたセンスアンプ回路を備え
る半導体記憶装置を提供することである。

【００３９】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、選択メモリセルのデータが伝達される内部信
号線と、センスアンプ活性化信号の活性化時活性化さ
れ、センス内部ノードの電圧を増幅するためのセンスア
ンプと、センスアンプ活性化信号と異なる分離制御信号
の活性化に応答して内部信号線とセンス内部ノードとを
分離するための電荷閉込めゲートを備える。

【００４０】内部信号線は、好ましくは、複数列に整列
して配置される複数のメモリセルの列それぞれに対応し
て配置される。電荷閉込めゲートは、好ましくは、分離
制御信号に応答して複数の列からアドレス指定された列
に対応する内部信号線を選択してセンス内部ノードに接
続する列選択回路を備える。

【００４１】また、これに代えて好ましくは、複数列に
整列して配置される複数のメモリセルと、メモリセルの
各列に対応して配置され、列選択信号に応答して対応の
列を内部信号線へ接続する列選択回路が設けられる。内
部信号線は、複数のメモリセル列に共通に配置される。
分離制御信号は、データ読出時列選択信号の活性化後活
性化されて応じて電荷閉込めゲートが、内部信号線をセ
ンス内部ノードから分離する。分離制御信号は、データ
読出を指示する信号に応答して所定期間非活性状態とな
った後に活性化される。

【００４２】また、好ましくは、センスアンプ活性化信
号は、分離制御信号が非活性状態にあり電荷閉込めゲー
トが導通状態にあるときに活性化され、分離制御信号
は、センスアンプ活性化信号の活性化後活性化されて電
荷閉込めゲートを非導通状態とする。

【００４３】この発明の他の観点に係る半導体記憶装置
は、行列状に配列される複数のメモリセルと、これら複
数のメモリセルに共通に配置され、活性化時複数のメモ
リセルの選択メモリセルのデータを増幅するためのセン
スアンプと、読出動作指示信号に応答してセンスアンプ
を活性化するセンスアンプ活性化信号を生成するセンス
制御回路と、メモリセル各列に対応して設けられ、導通
時対応の列をセンスアンプの内部ノードに結合するため
の閉込めゲート回路と、読出動作指示信号と列アドレス
信号とに応答してアドレス指定された列に対応して設け
られた閉込めゲートを所定時間導通状態に設定する閉込
め制御回路を備える。

【００４４】この発明のさらに他の観点に係る半導体記
憶装置は、行列状に配列される複数のメモリセルと、こ
れら複数のメモリセルに共通に配置され、活性化時複数
のメモリセルのうちの選択メモリセルのデータを増幅す
るためのセンスアンプと、読出動作指示信号に応答して
センスアンプを活性化するセンスアンプ活性化信号を生
成するセンス制御回路と、列選択信号に応答して、アド
レス指定された列を内部信号線に結合するための列選択
ゲートと、導通時内部信号線をセンスアンプの内部ノー
ドに結合するための閉込めゲートと、読出動作指示信号
に応答して、この閉込めゲートを所定期間導通状態に設
定する閉込め制御回路を含む。

【００４５】センスアンプ活性化信号は、好ましくは、
閉込めゲートの非導通状態移行前に活性化される。

【００４６】また、センスアンプの活性化期間と閉込め
ゲートの導通期間は、互いに重なり合う期間を有する。

【００４７】センスアンプの電荷閉込め用のゲートの制
御信号とセンスの活性／非活性を制御するセンスアンプ
活性化信号を別々の制御信号とすることにより、これら
の電荷閉込めゲートおよびセンスアンプを最適タイミン
グで活性化することができ、カップリングノイズ等の影
響がセンス内部ノードの蓄積電荷に影響を及ぼさないよ
うなタイミングでセンスアンプを活性化することができ
る。

【００４８】特に、電荷閉込めゲートの導通時にセンス
アンプを活性化することにより、センス内部ノードが、
選択メモリセル列に結合され、応じてセンス内部ノード
の容量を大きくすることでき、応じてノイズの影響を抑
制する。

【００４９】また、電荷閉込めゲートおよびカラム選択
ゲートを共用することにより、電荷閉込め専用のトラン
ジスタが不要となり、トランジスタ数を低減でき、応じ
て読出系回路の占有面積を低減することができる。

【００５０】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従うＳＲＡＭのデータ読出／書込に
関連する部分の構成を概略的に示す図である。図１にお
いては、４つのビット線対ＢＬＰ０−ＢＬＰ３を代表的
に示す。これらのビット線対ＢＬＰ０−ＢＬＰ３それぞ
れに対応して、ビット線プリチャージ／イコライズ指示
信号／ＢＬＥＱの活性化に応答してビット線対ＢＬＰ０
−ＢＬＰ３を電源電圧レベルにプリチャージしかつイコ
ライズするビット線プリチャージ／イコライズ回路ＢＰ
Ｅ０−ＢＰＥ３が設けられる。プリチャージ／イコライ
ズ指示信号／ＢＬＥＱは、ビット線のプリチャージ／イ
コライズの制御に用いられる、センスアンプの内部ノー
ドのプリチャージ／イコライズの制御には用いられない
ため、以下の説明においては、信号／ＢＬＥＱをビット
線／イコライズ指示信号と称す。

【００５１】また、ビット線対ＢＬＰ０−ＢＬＰ３は、
書込列選択ゲートＷＧ０−ＷＧ３を介してライトドライ
バ２に結合され、かつ読出列選択ゲートＲＧ０−ＲＧ３
を介してセンスアンプ１に結合される。

【００５２】書込列選択ゲートＷＧ０−ＷＧ３は、デー
タ書込時列アドレス信号に従って選択的に活性化される
書込カラムセレクト線ＣＳＬＷ０−ＣＳＬＷ３にそれぞ
れ応答して導通し、対応のビット線対を内部書込データ
線対ＷＬＰに結合する。

【００５３】読出列選択ゲートＲＧ０は、データ読出
時、列アドレス信号に従って選択的に活性化される読出
カラムセレクト線ＣＳＬＲ０−ＣＳＬＲ３に従って導通
し、対応のビット線対を内部読出データ線対ＲＬＰを介
してセンスアンプ１に結合する。センスアンプ１には、
電荷閉込めゲートは設けられておらず、内部読出データ
線対ＲＬＰが、センスアンプ１内のセンス内部ノードに
接続される。本実施の形態１においては、読出列選択ゲ
ートＲＧ０−ＲＧ３を、電荷閉込めゲートとして利用す
る。

【００５４】センスアンプ１は、センスアンプ活性化信
号ＳＡＥの活性化に応答して活性化され、一方、ライト
ドライバ２は、ライトドライバ活性化信号ＷＤＥの活性
化に応答して活性化されて、内部書込データ線対ＷＬＰ
を図示しない書込データに応じて駆動する。

【００５５】書込列選択ゲートＷＧ０−ＷＧ３の各々
は、対応のビット線対の各ビット線に対応して設けられ
るＮチャネルＭＯＳトランジスタＮＴａを含み、読出列
選択ゲートＲＧ０−ＲＧ３の各々は、対応のビット線対
の各ビット線に対応して設けられるＰチャネルＭＯＳト
ランジスタＰＴａを含む。内部書込データ伝達経路と内
部読出データ伝達経路が別々に設けられるものの、従来
のＣＭＯＳトランスミッションゲートをカラム選択ゲー
トとして利用する構成と比べて、何らトランジスタの数
は増加しない。

【００５６】読出列選択ゲートＲＧ０−ＲＧ３を電荷閉
込めゲートとして利用することにより、センスアンプ１
の活性化期間と電荷閉込めゲートとして機能する読出列
選択ゲートＲＧ０−ＲＧ３の導通期間とを個々に調整す
ることが可能となり、電荷閉込め時のカップリングノイ
ズ等の影響を抑制して、センス動作を行なうことが可能
となる。また、センスアンプ１のセンス内部ノードが、
内部読出データ線対ＲＬＰの内部読出データ線および選
択列のビット線にそれぞれ接続されるため、等価的に、
このセンス内部ノードの容量を大きくすることができ、
ノイズ耐性を改善することができる。

【００５７】図２は、図１に示すＳＲＡＭのデータ読出
に関連する部分の構成を具体的に示す図である。図２に
おいては、１つのビット線対ＢＬ♯および／ＢＬ♯を示
す。このビット線対ＢＬ♯および／ＢＬ♯に対し、ビッ
ト線プリチャージ／イコライズ指示信号／ＢＬＥＱの活
性化に応答してビット線ＢＬ♯および／ＢＬ♯を電源電
圧ＶＤＤレベルにプリチャージしかつイコライズするビ
ット線プリチャージ／イコライズ回路ＢＰＥ♯が設けら
れる。このビット線プリチャージ／イコライズ回路ＢＰ
Ｅ♯は従来と同様、ビット線プリチャージ／イコライズ
指示信号／ＢＬＥＱの活性化に応答して導通し、ビット
線ＢＬ♯および／ＢＬ♯へそれぞれ、電源電圧ＶＤＤを
伝達するプリチャージ用のＰチャネルＭＯＳトランジス
タＰＱ１およびＰＱ２と、ビット線プリチャージ／イコ
ライズ指示信号／ＢＬＥＱの活性化に応答して導通し、
ビット線ＢＬ♯および／ＢＬ♯を電気的に短絡するイコ
ライズ用のＰチャネルＭＯＳトランジスタＰＱ３とを含
む。

【００５８】これらのビット線ＢＬ♯および／ＢＬ♯
は、読出列選択ゲートＲＧ♯を介してセンス内部ノード
ＳＡＮおよび／ＳＡＮにそれぞれ結合される。読出列選
択ゲートＲＧ♯は、読出カラムセレクト線／ＣＳＬＲ上
のカラム選択信号に応答して導通してビット線ＢＬ♯お
よび／ＢＬ♯をセンス内部ノードＳＡＮおよび／ＳＡＮ
に接続するＰチャネルＭＯＳトランジスタＰＴ１および
ＰＴ２を含む。読出カラムセレクト線／ＣＳＬＲは、選
択時Ｌレベルに駆動される。

【００５９】センス内部ノードＳＡＮおよび／ＳＡＮ
は、図１に示す内部読出データ線対ＲＬＰの内部読出デ
ータ線にそれぞれ結合されており、この内部読出データ
線対ＲＬＰには、複数の読出列選択ゲートＲＧ（ＲＧ
＃）が並列に接続される。データ読出時の列選択用の読
出ゲートＲＧ♯が、電荷閉込め用のゲートとしても利用
される。

【００６０】センスアンプ１は、センス内部ノードＳＡ
Ｎおよび／ＳＡＮをセンス内部ノードプリチャージ／イ
コライズ指示信号／ＳＡＥＱの活性化に応答して電源電
圧ＶＤＤレベルにプリチャージしかつイコライズするセ
ンスプリチャージ／イコライズ回路１ａと、センスアン
プ活性化信号ＳＡＥの活性化に応答してセンス内部ノー
ドＳＡＮおよび／ＳＡＮの電圧を差動増幅するセンスア
ンプ回路１ｂと、センス内部ノードＳＡＮの信号を反転
して内部読出データＤｏｕｔを生成するインバータ１ｃ
と、センス内部ノード／ＳＡＮの信号を反転して補の内
部読出データ／Ｄｏｕｔを生成するインバータ１ｄを含
む。

【００６１】センスプリチャージ／イコライズ回路１ａ
は、センス内部ノードプリチャージ／イコライズ指示信
号／ＳＡＥＱの活性化に応答して導通しセンス内部ノー
ドＳＡＮおよび／ＳＡＮを電源電圧ＶＤＤレベルにプリ
チャージするプリチャージ用のＰチャネルＭＯＳトラン
ジスタＰＴ３およびＰＴ４と、センス内部ノードプリチ
ャージ／イコライズ指示信号／ＳＡＥＱの活性化に応答
して導通し、センス内部ノードＳＡＮおよび／ＳＡＮを
電気的に短絡するイコライズ用のＰチャネルＭＯＳトラ
ンジスタＰＴ５を含む。

【００６２】センスアンプ回路１ｂは、電源ノードとセ
ンス内部ノードＳＡＮの間に接続されかつそのゲートが
センス内部ノード／ＳＡＮに接続されるＰチャネルＭＯ
ＳトランジスタＰＴ６と、センス内部ノード／ＳＡＮの
間に接続されかつそのゲートがセンス内部ノードＳＡＮ
に接続されるＰチャネルＭＯＳトランジスタＰＴ７と、
センス内部ノードＳＡＮとノードＮＤ１の間に接続され
かつそのゲートがセンス内部ノード／ＳＡＮに接続され
るＮチャネルＭＯＳトランジスタＮＴ１と、センス内部
ノード／ＳＡＮとノードＮＤ１の間に接続されかつその
ゲートがセンス内部ノードＳＡＮに接続されるＮチャネ
ルＭＯＳトランジスタＮＴ２と、ノードＮＤ１と接地ノ
ードの間に接続されかつそのゲートにセンスアンプ活性
化信号ＳＡＥを受けるＮチャネルＭＯＳトランジスタＮ
Ｔ３を含む。

【００６３】この図２に示すように、センス内部ノード
ＳＡＮおよび／ＳＡＮに対しては、ゲート容量は接続さ
れてない。本実施の形態１においては、読出列選択ゲー
トＲＧ♯が導通状態のときにセンスアンプ回路１ｂを活
性化する。これにより、ビット線容量および内部読出デ
ータ線容量をセンス内部ノードに接続した状態で、セン
ス動作を行なう。これにより、センス動作開始時におけ
るセンス内部ノードの容量を大きくして、カップリング
ノイズ等の影響を抑制して、安定にセンス動作を行な
う。次に、この図２に示すデータ読出系回路の動作を、
図３に示す信号波形図を参照して説明する。

【００６４】スタンバイ状態においては、ビット線プリ
チャージ／イコライズ指示信号／ＢＬＥＱおよびセンス
内部ノードプリチャージ／イコライズ指示信号／ＳＡＥ
ＱはともにＬレベルの活性状態にあり、ビート線プリチ
ャージ／イコライズ回路ＢＰＥ♯およびセンスプリチャ
ージ／イコライズ回路１ａはともに活性状態となり、ビ
ット線ＢＬ♯および／ＢＬ♯ならびにセンス内部ノード
ＳＡＮおよび／ＳＡＮが、電源電圧ＶＤＤレベルにプリ
チャージされかつイコライズされる。

【００６５】基準クロック信号ＣＬＫの立上がりエッジ
でリードコマンドＲＥＡＤが与えられ、また同時に、ア
クセスすべきメモリセルの位置を示すアドレス信号が与
えられる。このリードコマンドＲＥＡＤが与えられる
と、図示しない制御回路は、まずプリチャージ／イコラ
イズ状態を解除するために、ビット線プリチャージ／イ
コライズ指示信号／ＢＬＥＱをＨレベルの非活性状態と
し、ビット線プリチャージ／イコライズ回路ＢＰＥ♯に
よるビット線ＢＬ♯および／ＢＬ♯のプリチャージ／イ
コライズ動作を停止させ、また、センスプリチャージ／
イコライズ指示信号／ＳＡＥＱをＨレベルの非活性状態
とし、センス内部ノードＳＡＮおよび／ＳＡＮの、セン
スプリチャージ／イコライズ回路１ａによるプリチャー
ジ／イコライズ動作を停止させる。

【００６６】リードコマンドＲＥＡＤと同時に与えられ
たアドレス信号に従って、アドレス指定された行に対応
するワード線ＷＬ（図２においてワード線ＷＬ♯）が選
択状態へ駆動され、この選択ワード線ＷＬに接続される
メモリセルの記憶データが対応のビット線ＢＬ，／ＢＬ
（図２においてＢＬ♯，／ＢＬ♯）に読出される。この
ワード線選択動作と並行して列選択動作が行なわれ、選
択列に対応する読出カラムセレクト線／ＣＳＬＲ上の信
号電位が所定期間Ｌレベルの活性状態となり、選択列の
ビット線ＢＬおよび／ＢＬが、センス内部ノードＳＡＮ
および／ＳＡＮに結合される。これにより、選択列のビ
ット線ＢＬおよび／ＢＬの電圧が、センス内部ノードＳ
ＡＮおよび／ＳＡＮにそれぞれ伝達される。

【００６７】リードコマンドＲＥＡＤが与えられてから
時間ｔｓ経過後、ビット線ＢＬおよび／ＢＬの電圧差Δ
Ｖが、センス内部ノードＳＡＮおよび／ＳＡＮに伝達さ
れると、センスアンプ活性化信号ＳＡＥが活性状態のＬ
レベルへ駆動され、応じてセンスアンプ回路１ｂが活性
化される。センスアンプ回路１ｂが活性化されてセンス
動作を行なうとき、読出カラムセレクト線／ＣＳＬＲは
選択状態にあり、選択ビット線ＢＬおよび／ＢＬがセン
ス内部ノードＳＡＮおよび／ＳＡＮに結合されている。

【００６８】したがって、センスアンプ回路１ｂのセン
ス動作開始時においては、センス内部ノードＳＡＮおよ
び／ＳＡＮに、内部読出データ線の負荷容量に加えてビ
ット線ＢＬおよび／ＢＬの負荷容量が電気的に接続され
ており、応じて、このセンス内部ノードＳＡＮおよび／
ＳＡＮは、その容量は大きく、近傍の回路からのカップ
リング等によるノイズを受けても電位の変動は生じる可
能性は極めて小さい。従来のゲート容量に代えて、ビッ
ト線の負荷容量（寄生容量）等を利用することにより、
センスアンプのレイアウト面積を削減する。

【００６９】センスアンプ活性化信号ＳＡＥが活性化さ
れてから、時間Δｔｋが経過した後に、読出カラムセレ
クト線／ＣＳＬＲを非活性状態へ駆動し、読出列選択ゲ
ートＲＧ（図２のＲＧ♯）を非導通状態とし、電荷閉込
めセンス動作を行なって、センス内部ノードＳＡＮおよ
び／ＳＡＮの電圧差を、電圧差ΔＶから電源電圧ＶＤＤ
レベルにまで高速で駆動する。これにより、ビット線負
荷容量がセンス内部ノードＳＡＮおよび／ＳＡＮに接続
するときに、比較的緩やかにセンス動作を行ない、安定
にセンス内部ノードＳＡＮおよび／ＳＡＮの電圧レベル
を増幅し、十分にセンス内部ノードＳＡＮおよび／ＳＡ
Ｎの電圧レベルが拡大した後に電荷閉込めセンス動作に
より高速で増幅動作を実行する。

【００７０】データ読出動作が完了すると、図示しない
制御回路が、選択ワード線ＷＬを非選択状態へ駆動し、
またセンスアンプ活性化信号ＳＡＥを非活性化する。ま
た、ビット線プリチャージ／イコライズ指示信号／ＢＬ
ＥＱおよびセンスプリチャージ／イコライズ指示信号／
ＳＡＥＱを非活性化し、各回路をプリチャージ状態に復
帰させる。

【００７１】また、読出列選択ゲートＲＧ（ＲＧ♯等）
を、電荷閉込めゲートとして利用することにより、ビッ
ト線ＢＬおよび／ＢＬ（図２のＢＬ♯，／ＢＬ♯）それ
ぞれが、１段のＭＯＳトランジスタを介してセンス内部
ノードに接続される。したがって、従来のように、カラ
ム選択ゲートＣＳＧのＭＯＳトランジスタと電荷閉込め
ゲートのＭＯＳトランジスタの２段のチャネル抵抗を直
列に介してビット線電圧がセンス内部ノードに伝達され
る構成と異なり、このチャネル抵抗における電圧降下を
抑制することができ、センス内部ノードＳＡＮおよび／
ＳＡＮに伝達される電圧差の低下を抑制することがで
き、センスマージン（読出マージン）を十分大きくする
ことができる（Ｈレベルにプリチャージされたセンス内
部ノードがビット線を介して放電されるため、１段のＭ
ＯＳトランジスタの場合センス内部ノードの電圧レベル
の低下を大きくできる）。

【００７２】また、ビット線電圧が通過するチャネル抵
抗が、１段のＭＯＳトランジスタ分であり、高速でビッ
ト線ＢＬおよび／ＢＬの電圧差ΔＶをセンス内部ノード
ＳＡＮおよび／ＳＡＮへ伝達することができ、従来と同
じタイミングでセンスアンプを活性化する場合の読出マ
ージンを大きくすることができる。

【００７３】また、このセンス内部ノードＳＡＮおよび
／ＳＡＮは、内部読出データ線対ＲＬＰに結合されてお
り、この内部読出データ線対ＲＬＰは、ライトドライバ
には結合されない。図１１に示すような従来の構成の場
合、内部ノードＳＡＬおよび／ＳＡＬにライトドライバ
が接続されており、データ書込時においては、電荷閉込
め用のＭＯＳトランジスタＰＱ９およびＰＱ１０が導通
状態にある。したがって、たとえば内部ノードＳＡＬが
接地電圧レベルのＬレベルに駆動された場合、センスア
ンプ１００において、プルアップ用のＰチャネルＭＯＳ
トランジスタＰＱ８がオン状態となり、センスアンプ１
００から、ビット線電圧が変化する過渡時に選択ビット
線へカラム電流が流れる。また、Ｌレベルのビット線対
に対しても、このデータ書込時において、ビット線の電
圧が電源電圧ＶＤＤレベルに駆動されるまでの過渡期に
おいて、このＬレベルのビット線に接続されるＰチャネ
ルＭＯＳトランジスタが導通し、このＬレベルのビット
線へ電流を供給し、余分な電流が消費される。

【００７４】しかしながら、この図２に示す構成におい
ては、データ書込時においては、読出列選択ゲートＲＤ
♯は非導通状態にあり、センスアンプ１が、選択ビット
線ＢＬおよび／ＢＬと分離されるため、このようなデー
タ書込時におけるセンスアンプ１からビット線への電流
の流入を防止することができ、消費電流を低減すること
ができる。

【００７５】図４は、この発明の実施の形態１に従うＳ
ＲＡＭの周辺回路の構成を概略的に示す図である。図４
において、制御信号を発生する周辺制御回路は、基準ク
ロック信号ＣＬＫの立上がりエッジで外部からのチップ
セレクト信号／ＣＳおよびライトイネーブル信号／ＷＥ
の状態を判定し、該判定結果に従ってアクセス指示信号
ＡＣＴおよび読出／書込指示信号Ｒ／ＺＷを活性化する
コマンドデコード回路２０と、コマンドデコード回路２
０からのアクセス指示信号ＡＣＴに従ってワード線活性
化信号ＷＬＥを発生するワード線活性制御回路２１と、
アクセス指示信号ＡＣＴとワード線活性化信号ＷＬＥと
に応答して、ビット線プリチャージ／イコライズ指示信
号／ＢＬＥＱを活性／非活性化するビット線制御回路２
２と、ワード線活性化信号ＷＬＥと読出／書込指示信号
Ｒ／ＺＷとに応答して、センス内部ノードプリチャージ
／イコライズ指示信号／ＳＡＥＱを活性／非活性化する
センスイコライズ制御回路２３と、ワード線活性化信号
ＷＬＥと読出／書込指示信号Ｒ／ＺＷとに応答してセン
スアンプ活性化信号ＳＡＥを活性／非活性化するセンス
アンプ制御回路２４と、ワード線活性化信号ＷＬＥと読
出／書込指示信号Ｒ／ＺＷとセンスアンプ活性化信号Ｓ
ＡＥとに応答して読出列選択動作活性化信号／ＹＲを所
定期間活性化する読出列制御回路２５と、ワード線活性
化信号ＷＬＥと読出／書込指示信号Ｒ／ＺＷとに応答し
て書込列選択動作活性化信号ＹＷを活性化する書込列制
御回路２６を含む。

【００７６】コマンドデコード回路２０は、クロック信
号ＣＬＫの立上がりエッジにおいてチップセレクト信号
／ＣＳがＬレベルの活性状態のときにアクセス指示信号
ＡＣＴをワンショットのパルスの形で活性化する。ま
た、コマンドデコード回路２０は、この基準クロック信
号ＣＬＫの立上がりエッジでチップセレクト信号／ＣＳ
がＬレベルにあり、かつライトイネーブル信号／ＷＥが
Ｌレベルのときにはライトコマンドが与えられたと判定
し、読出／書込指示信号ＺＷをデータ書込を指示するＬ
レベルに設定し、またこのときライトイネーブル信号／
ＷＥがＨレベルのときには、読出／書込指示信号ＺＷを
データ読出を指示するＨレベルに設定する。これらのア
クセス指示信号ＡＣＴおよび読出／書込指示信号Ｒ／Ｚ
Ｗは、それぞれ、ワンショットパルスの形で発生され
る。

【００７７】ワード線活性制御回路２１は、アクセス指
示信号ＡＣＴが活性化されると、ワード線活性化信号Ｗ
ＬＥを所定期間活性化する。このワード線活性制御回路
２１は、たとえばワンショットパルス発生回路で構成さ
れ、このワード線活性化信号ＷＬＥにより、メモリセル
選択サイクルが決定される。

【００７８】ビット線制御回路２２は、例えばフリップ
フロップで構成され、アクセス指示信号ＡＣＴが活性化
されるとビット線プリチャージ／イコライズ指示信号／
ＢＬＥＱをＨレベルの非活性状態へ駆動し、またワード
線活性化信号ＷＬＥがＨレベルからＬレベルの非活性状
態に移行するとビット線プリチャージ／イコライズ指示
信号／ＢＬＥＱをＬレベルの活性状態に駆動する。

【００７９】センスイコライズ制御回路２３は、例えば
フリップフロップで構成され、読出／書込指示信号Ｒ／
ＺＷがＨレベルにあり読出動作を示すとき、ワード線活
性化信号ＷＬＥがＨレベルの活性状態となるとワード線
活性化信号ＷＬＥが活性状態の間センス内部ノードプリ
チャージ／イコライズ指示信号／ＳＡＥＱをＬレベルに
保持する。センスイコライズ制御回路２３は、読出／書
込指示信号Ｒ／ＺＷがＬレベルにあり、データ書込動作
を示すときには、センス内部ノードプリチャージ／イコ
ライズ指示信号／ＳＡＥＱをＬレベルの活性状態に維持
する。

【００８０】センスアンプ制御回路２４は、例えば立上
がり遅延回路で構成され、読出／書込指示信号Ｒ／ＺＷ
がＨレベルにありデータ読出を示すとき、ワード線活性
化信号ＷＬＥが活性化されると、所定時間経過後にセン
スアンプ活性化信号ＳＡＥを活性化する。このセンスア
ンプ制御回路２４は、ワード線活性化信号ＷＬＥが非活
性状態へ移行すると、またセンスアンプ活性化信号ＳＡ
Ｅを非活性化する。

【００８１】読出列制御回路２５は、読出／書込指示信
号Ｒ／ＺＷがデータ読出を示すとき、ワード線活性化信
号ＷＬＥの活性化に応答して、読出列選択動作活性化信
号／ＹＲをＬレベルに駆動する。この読出列制御回路２
５は、センスアンプ活性化信号ＳＡＥが活性化される
と、この読出列活性化信号／ＹＲをＨレベルの非活性状
態へ駆動する。これにより、センスアンプのセンス動作
開始後に、読出列選択動作が完了し、センスアンプとビ
ット線とが分離され、センスアンプが閉込めセンス動作
を行なう。この読出列制御回路２５は、例えば、データ
読出時のワード線活性化信号ＷＬＥの活性化に応答して
セットされかつセンスアンプ活性化信号ＳＡＥの活性化
に応答してリセットされるフリップフロップで構成され
る。

【００８２】書込列制御回路２６は、読出／書込指示信
号Ｒ／ＺＷがＬレベルにありデータ書込を示すとき、ワ
ード線活性化信号ＷＬＥの活性化に応答して、書込列活
性化信号ＹＷをＨレベルの活性状態へ駆動する。この書
込列制御回路２６からは、また、図１に示すライトドラ
イバ２に対するライトドライバイネーブル信号ＷＤＥが
発生される。

【００８３】周辺回路は、さらに、基準クロック信号Ｃ
ＬＫの立上がりエッジでチップセレクト信号／ＣＳがＬ
レベルの活性状態のときに、外部からのアドレス信号Ａ
Ｄを取込み、内部のＸアドレス信号ＸおよびＹアドレス
信号Ｙを生成するアドレス入力回路２７と、内部Ｘアド
レス信号Ｘをデコードし、ワード線活性化信号ＷＬＥの
活性化に応答してアドレス指定されたワード線を選択状
態へ駆動するＸデコーダ２８と、アドレス入力回路２７
からの内部Ｙアドレス信号をデコードし、カラムセレク
ト信号ＹＳを生成するＹデコーダ２９と、書込列選択動
作活性化信号ＹＷの活性化時このカラムセレクト信号Ｙ
Ｓに従って書込カラムセレクト線ＣＳＬＷを選択状態へ
駆動する書込列選択回路３０と、読出列選択動作活性化
信号／ＹＲの活性化時カラムセレクト信号ＹＳに従って
読出カラムセレクト線／ＣＳＬＲを選択状態へ駆動する
読出列選択回路３１を含む。

【００８４】アドレス入力回路２７は、基準クロック信
号ＣＬＫの立上がりエッジでチップセレクト信号／ＣＳ
がＨレベルのときには、アドレス取込み動作は行なわ
ず、リセット状態を維持する。Ｘデコーダ２８は、スタ
ティックに動作するデコード回路を含み、内部Ｘアドレ
ス信号をデコードし、そのデコード結果に従ってワード
線活性化信号ＷＬＥが活性状態の間アドレス指定された
行に対応するワード線ＷＬを選択状態へ駆動する。

【００８５】Ｙデコーダ２９はスタティックにデコード
動作を行ない、内部Ｙアドレス信号Ｙに従ってカラムセ
レクト信号ＹＳを生成する。書込列選択回路３０は、こ
のＹデコーダ２９の出力するカラムセレクト信号ＹＳ
（メモリアレイの各列）それぞれに対応する選択回路を
含み、書込列選択動作活性化信号ＹＷが活性状態のとき
に、このカラムセレクト信号ＹＳに対応する書込カラム
セレクト線ＣＳＬＷを活性状態へ駆動する。

【００８６】読出列選択回路３１は、Ｙデコーダ２９か
らのカラムセレクト信号ＹＳそれぞれに対応する選択回
路を含み、読出列選択動作活性化信号／ＹＲが活性状態
の間、このＹデコーダ２９からのカラムセレクト信号Ｙ
Ｓに従って対応の読出カラムセレクト線ＣＳＬＲを活性
状態へ駆動する。

【００８７】読出列選択動作活性化信号／ＹＲは、セン
スアンプ活性化信号ＳＡＥが活性化された後に非活性化
される。したがって、読出列選択回路３１は、Ｙデコー
ダ２９からのカラムセレクト信号ＹＳに従って、選択列
の読出列選択ゲートを導通状態に設定し、センスアンプ
活性化信号ＳＡＥが活性化された後に、この読出列選択
回路３１が非活性化されて、選択状態の読出列選択ゲー
トＲＧを非導通状態に設定する。センスアンプ活性化信
号ＳＡＥに従って、読出列選択動作を制御することによ
り、確実に、センス動作開始後に読出列選択ゲートを非
導通状態として、センスアンプに電荷閉込めセンス動作
を行なわせることができる。

【００８８】なお、この図４に示す構成において、Ｙデ
コーダ２９がスタティックにデコード動作を行なってい
る。しかしながら、Ｙデコーダ２９へも、ワード線活性
化信号ＷＬＥが与えられ、このＹデコーダ２９の動作期
間が、ワード線活性化信号ＷＬＥにより決定されてもよ
い。また、アドレス入力回路２７も、ワード線活性化信
号ＷＬＥが非活性状態となると、内部Ｘアドレス信号Ｘ
および内部Ｙアドレス信号Ｙをそれぞれ初期状態にリセ
ットするように構成されてもよい。

【００８９】また、読出／書込指示信号Ｒ／ＷＺに代え
て、コマンドデコード回路２０は、リードコマンドおよ
びライトコマンドそれぞれに対応して読出指示信号およ
び書込指示信号を生成してもよい。

【００９０】また、センス内部ノードプリチャージ／イ
コライズ回路１ａは、センスアンプ１の外部に設けられ
てもよい。

【００９１】以上のように、この発明の実施の形態１に
従えば、データ読出時の列選択用の読出列選択ゲートを
センスアンプの電荷閉込め用のゲートとして利用してお
り、ビット線からセンスアンプ内部ノードへの電荷転送
経路のゲート段数を低減でき、応じて高速で電荷を転送
することができ、また電圧降下を低減することができ、
読出マージンを大きくすることができる。

【００９２】また、この読出列選択ゲートを利用するこ
とにより、センスアンプの活性化タイミングを電荷閉込
めタイミングと異ならすことができ、応じて、センスア
ンプ内部ノードの選択列のビット線と接続した状態でセ
ンス動作を行なうことにより、センス内部ノードの容量
を大きくすることができ、センス動作開始時にカップリ
ングノイズ等の影響を受けることなく正確にセンス動作
を行なうことができる。

【００９３】［実施の形態２］図５は、この発明の実施
の形態２に従うＳＲＡＭのデータ読出／書込に関連する
部分の構成を概略的に示す図である。図５においては、
１行４列に配列されるメモリセルＭＣを代表的に示す。
これらのメモリセルＭＣは、ワード線ＷＬに接続され
る。メモリセルの各列に対応して配置されるビット線対
ＢＬＰ０−ＢＬＰ３には、それぞれ、ビット線プリチャ
ージ／イコライズ回路ＢＰＥ０−ＢＰＥ３と、カラム選
択ゲートＣＳＧ０−ＣＳＧ３が設けられる。

【００９４】ビット線プリチャージ／イコライズ回路Ｂ
ＰＥ０−ＢＰＥ３は、従来と同様、ビット線プリチャー
ジ／イコライズ指示信号／ＢＬＥＱの活性化に応答して
活性化され、対応のビット線対ＢＬＰ０−ＢＬＰ３を、
電源電圧レベルにプリチャージしかつイコライズする。

【００９５】カラム選択ゲートＣＳＧ０−ＣＳＧ３は、
それぞれ、カラムセレクト線ＣＳＬ０−ＣＳＬ３上のカ
ラム選択信号に従って選択的に導通する。これらのカラ
ム選択ゲートＣＳＧ０−ＣＳＧ３は、共通に内部データ
線対ＩＯＰに結合される。

【００９６】この内部データ線対ＩＯＰに対しては、デ
ータ書込を行なうためのライトドライバ２と、データの
読出を行なうためのセンスアンプ４０と、データ線プリ
チャージ／イコライズ回路４５とが設けられる。

【００９７】データ線プリチャージ／イコライズ回路４
５は、ビット線プリチャージ／イコライズ指示信号／Ｂ
ＬＥＱの活性化に応答して、内部データ線対の各データ
線を電源電圧レベルにプリチャージしかつイコライズす
る。

【００９８】一方、センスアンプ４０は、電荷閉込め型
センスアンプであり、センス内部ノードプリチャージ／
イコライズ指示信号／ＳＡＥＱの活性化に応答してセン
ス内部ノードを所定電圧レベルにプリチャージし、また
電荷閉込め指示信号（分離制御信号）ＳＡＴが活性化さ
れるとセンス内部ノードと内部データ線対ＩＯＰとは分
離される。このセンスアンプ４０へは、またセンスアン
プ活性化信号ＳＡＥが与えられる。

【００９９】この図５に示す構成においては、センスア
ンプ４０における電荷閉込めタイミングを、センスアン
プの活性化タイミングと異ならせることにより、センス
内部ノードの容量をセンス動作開始時に大きくして、カ
ップリング等のノイズの影響を小さくして安定かつ正確
にセンス動作を行なう。

【０１００】図６は、図５に示す回路のデータ読出に関
連する部分の構成をより詳細に示す図である。図６にお
いては、１つのビット線対ＢＬ０および／ＢＬ０を示
す。このビット線対ＢＬ０および／ＢＬ０に対して設け
られるビット線プリチャージ／イコライズ回路ＢＰＥ０
は、従来と同様、ビット線プリチャージ／イコライズ指
示信号／ＢＬＥＱの活性化に応答して導通するＰチャネ
ルＭＯＳトランジスタＰＱ１−ＰＱ３を含む。ＭＯＳト
ランジスタＰＱ１およびＰＱ２は、プリチャージ用のト
ランジスタであり、導通時、電源電圧ＶＤＤを、ビット
線ＢＬ０および／ＢＬ０にそれぞれ伝達する。ＭＯＳト
ランジスタＰＱ３は、イコライズ用のトランジスタであ
り、導通時、ビット線ＢＬ０および／ＢＬ０を電気的に
短絡する。

【０１０１】カラム選択ゲートＣＳＧ０は、ビット線Ｂ
Ｌ０および／ＢＬ０それぞれに対応して設けられるＣＭ
ＯＳトランスミッションゲートＴＸ♯０およびＴＸ♯１
を含む。これらのＣＭＯＳトランスミッションゲートＴ
Ｘ♯０およびＴＸ♯１は、カラムセレクト線ＣＳＬ上の
カラム選択信号およびインバータＩＶｅからの補のカラ
ム選択信号に従って導通し、導通時ビット線ＢＬ０およ
び／ＢＬ０をノードＳＡＬおよび／ＳＡＬ（内部データ
線対）に結合する。

【０１０２】データ線プリチャージ／イコライズ回路４
５は、従来と同様、ビット線プリチャージ／イコライズ
指示信号／ＢＬＥＱの活性化時導通するＰチャネルＭＯ
ＳトランジスタＰＱ４−ＰＱ６を含む。ＭＯＳトランジ
スタＰＱ４およびＰＱ５は、導通時、電源電圧ＶＤＤを
ノードＳＡＬおよび／ＳＡＬに伝達する。ＭＯＳトラン
ジスタＰＱ６は導通時、ノードＳＡＬおよび／ＳＡＬを
電気的に短絡する。

【０１０３】これらのビット線周辺回路の構成は、図１
１に示す従来のＳＲＡＭのビット線周辺回路と同様であ
る。

【０１０４】センスアンプ４０は、電荷閉込め指示信号
（分離制御信号）ＳＡＴの活性化時（Ｈレベルのとき）
非導通状態となり、ノードＳＡＬおよび／ＳＡＬとセン
ス内部ノードＳＡＮおよび／ＳＡＮを分離する電荷閉込
めゲート４０ａと、センスアンプ活性化信号ＳＡＥの活
性化に応答して活性化され、センス内部ノードＳＡＮお
よび／ＳＡＮの電圧を差動増幅するセンスアンプ回路４
０ｂと、センス内部ノードＳＡＮの信号を反転して内部
読出データＤｏｕｔを生成するインバータ４０ｃと、セ
ンス内部ノード／ＳＡＮの信号を反転して内部読出デー
タ／Ｄｏｕｔを生成するインバータ４０ｄと、センス内
部ノードプリチャージ／イコライズ指示信号／ＳＡＥＱ
の活性化（Ｌレベル）に応答して導通し、センス内部ノ
ードＳＡＮおよび／ＳＡＮをそれぞれ電源電圧ＶＤＤレ
ベルにプリチャージするＰチャネルＭＯＳトランジスタ
ＰＴ１２およびＰＴ１３を含む。

【０１０５】電荷閉込めゲート４０ａは、電荷閉込め指
示信号ＳＡＴの活性化に応答して非導通状態となり、ノ
ードＳＡＬおよび／ＳＡＬをセンス内部ノードＳＡＮお
よび／ＳＡＮから分離するＰチャネルＭＯＳトランジス
タＰＴ１０およびＰＴ１１を含む。

【０１０６】センスアンプ回路４０ｂは、従来と同様、
ＰチャネルＭＯＳトランジスタＰＴ１４およびＰＴ１５
とＮチャネルＭＯＳトランジスタＮＴ１０−ＮＴ１２を
含む。センスアンプの活性化時、ＭＯＳトランジスタＰ
Ｔ１４およびＮＴ１２がＣＭＯＳインバータ回路を構成
し、ＭＯＳトランジスタＰＴ１５およびＮＴ１１がＣＭ
ＯＳインバータ回路を構成する。ＭＯＳトランジスタＮ
Ｔ１２は、センスアンプ活性化信号ＳＡＥに応答してセ
ンスアンプ回路４０Ｂを活性化する。

【０１０７】この図６に示すように、センスアンプ４０
において、電荷閉込めゲート４０ａとセンスアンプ回路
４０ｂの活性／非活性を、それぞれ電荷閉込め指示信号
ＳＡＴおよびセンスアンプ活性化信号ＳＡＥで制御す
る。これにより、実施の形態１と同様、センスアンプ回
路４０ｂの活性化タイミングを最適化し、かつ電荷閉込
めゲート４０ａの非導通状態となる期間を最適化して、
カップリングノイズ等の影響を抑制しつつ、閉込めセン
ス動作を効率的に行なって高速にセンス動作を行なう。
次に、図６に示す構成の動作を、図７に示す信号波形図
を参照して説明する。

【０１０８】基準クロック信号ＣＬＫの立上がりエッジ
に同期してデータ読出を指示するリードコマンドＲＥＡ
Ｄとアドレス信号とが与えられる。リードコマンドＲＥ
ＡＤに従って内部のイコライズ状態を解除するために、
ビット線プリチャージ／イコライズ指示信号／ＢＬＥＱ
が、活性状態のＬレベルから非活性状態のＨレベルに駆
動され、応じてプリチャージ／イコライズ回路ＢＰＥお
よび４５が非活性状態となり、ビット線ＢＬ、／ＢＬお
よび内部データ線対ＩＯＰのプリチャージ／イコライズ
動作が完了する。また、同様に、センス内部ノードプリ
チャージ／イコライズ指示信号／ＳＡＥＱが非活性状態
となり、センスアンプ４０内において、ＭＯＳトランジ
スタＰＴ１２およびＰＴ１３が非導通状態となり、セン
ス内部ノードＳＡＮおよび／ＳＡＮのプリチャージ動作
が完了する。

【０１０９】このプリチャージ動作完了と並行してアド
レス信号をデコードし、このデコード結果に従ってアド
レス指定された行に対応するワード線ＷＬが選択状態へ
駆動され、またアドレス指定された列に対応するカラム
セレクト線ＣＳＬが選択状態へ駆動される。選択ワード
線ＷＬに接続されるメモリセルのデータに応じた電圧差
が対応のビット線ＢＬおよび／ＢＬに現われる。また、
選択列に対応して配置されたカラム選択ゲートＣＳＧが
導通し、ビット線ＢＬおよび／ＢＬが内部データ線対Ｉ
ＯＰに結合される。このとき、列選択時においてリード
コマンドＲＥＡＤに従って電荷閉込め指示信号ＳＡＴを
Ｌレベルに駆動し、センスアンプ４０における電荷閉込
めゲート４０ａを導通状態とする。

【０１１０】これらの一連の動作により、リードコマン
ドＲＥＡＤが与えられてから時間ｔｓ経過後、ビット線
ＢＬおよび／ＢＬに生じた電圧差ΔＶが、電荷閉込めゲ
ート４０ｅを介してセンス内部ノードＳＡＮおよび／Ｓ
ＡＮに伝達される。この電圧差ΔＶがセンス内部ノード
ＳＡＮおよび／ＳＡＮに伝達されると、センスアンプ活
性化信号ＳＡＥを活性化して、センスアンプ回路４０ｂ
を活性化して、センス内部ノードＳＡＮおよび／ＳＡＮ
の電圧を差動増幅する。

【０１１１】このセンスアンプ活性化信号ＳＡＥの活性
化時においては電荷閉込め指示信号ＳＡＴは非活性状態
のＬレベルであり、電荷閉込めゲート４０ａは導通状態
にある。したがって、実施の形態１と同様、センス内部
ノードＳＡＮおよび／ＳＡＮには、ビット線ＢＬおよび
／ＢＬが内部データ線対を介して結合されており、大き
な容量があり、センス開始時においてカップリングノイ
ズなどが生じても、この大きな容量により、ノイズの影
響を抑制して、安定にセンス内部ノードＳＡＮおよび／
ＳＡＮの電圧を維持してセンス動作を行なうことができ
る。

【０１１２】センス開始から時間Δｔｋ経過後、この電
荷閉込め指示信号ＳＡＴを活性状態のＨレベルに駆動
し、電荷閉込めゲート４０ａを非導通状態とする。セン
ス内部ノードＳＡＮおよび／ＳＡＮをノードＳＡＬおよ
び／ＳＡＬ（内部データ線対ＩＯＰ）から切離し、セン
スアンプ４０に、電荷閉込めセンス動作を行なわせるこ
とにより、高速でセンス動作を行なうことができる。

【０１１３】１つのデータ読出サイクルが完了すると、
選択ワード線ＷＬおよび選択カラムセレクト線ＣＳＬが
非選択状態へ駆動され、ビット線ＢＬおよび／ＢＬが、
再び元のプリチャージ状態へ復帰し、また内部データ線
対ＩＯＰも元のプリチャージ状態に復帰する。また、セ
ンスアンプ活性化信号ＳＡＥが非活性状態となり、セン
スアンプ回路４０が非活性状態となり、またセンスアン
プ内部ノードプリチャージ／イコライズ指示信号／ＳＡ
ＥＱが活性状態となり、センス内部ノードＳＡＮおよび
／ＳＡＮがプリチャージ状態へ復帰する。

【０１１４】なお、この図６に示す構成において、セン
スアンプ４０内においてセンス内部ノードＳＡＮおよび
／ＳＡＮをセンスアンププリチャージ／イコライズ指示
信号／ＳＡＥＱに応答して電気的に短絡するイコライズ
用のＰチャネルＭＯＳトランジスタが設けられていても
よい（図７においては、センス内部ノードＳＡＮおよび
／ＳＡＮにイコライズ用のトランジスタが設けられてい
る場合の信号波形を示す）。

【０１１５】この図６に示すように、センスアンプ４０
内に電荷閉込めゲートを設け、センスアンプ回路４０ｂ
と電荷閉込めゲート４０ａのそれぞれの活性／非活性を
別々の制御信号で制御することにより、センス開始時、
センス内部ノードの容量を大きくしてセンス動作を行な
い、かつセンス内部ノードの電圧が十分拡大されノイズ
の影響を受けにくくなったときに、電荷閉込めセンス動
作を行なうことにより、高速でかつ正確にセンス動作を
行なうことができる。センス内部ノードの電圧安定化用
のゲート容量をセンスアンプ内に配置する必要はなく、
センスアンプ４０のレイアウト面積を低減することがで
きる。

【０１１６】この図６に示す構成においては、センスア
ンプ４０内に電荷閉込めゲート４０ａを設け、データ読
出時において、所定期間のみこの電荷閉込めゲート４０
ａを導通状態に設定しており、それ以外の期間は、この
電荷閉込めゲート４０ａは非導通状態である。したがっ
て、データ書込時においては、センスアンプ回路と内部
データ線対とは分離されており、ライトドライバからの
相補データが内部データ線対に伝達されても、何ら相補
内部書込データが、センスアンプ４０に対し影響を及ぼ
すことはなく、従来のように、Ｌレベル書込データを受
ける内部データ線にセンスアンプ側から電流が流れるこ
とはなく、消費電流を低減することができる。

【０１１７】図８は、この発明の実施の形態２に従うＳ
ＲＡＭの周辺回路の構成を概略的に示す図である。図８
において、周辺制御回路は、電荷閉込め指示信号ＳＡＴ
を発生する閉込め制御回路５０と、列選択動作活性化信
号ＹＣを生成する列選択制御回路５２の構成が、図４に
示す構成と異なる。他の構成は、図４に示す構成と同じ
であり、この周辺制御回路において対応する部分には同
一参照番号を付し、その詳細説明は省略する。

【０１１８】閉込め制御回路５０は、コマンドデコード
回路２０からの読出／書込指示信号Ｒ／ＺＷとワード線
活性化信号ＷＬＥとを受け、データ読出時、ワード線活
性化信号ＷＬＥが活性状態となると、電荷閉込め指示信
号ＳＡＴをＬレベルの非活性状態とする。また、この閉
込め制御回路５０は、センスアンプ制御回路２４からの
センスアンプ活性化信号ＳＡＥが活性化されると、電荷
閉込め指示信号ＳＡＴをＨレベルの活性状態へ駆動す
る。

【０１１９】列選択制御回路５２は、ワード線活性化信
号ＷＬＥに応答して列選択動作活性化信号ＹＣを生成す
る。この列選択制御回路５２へは、ワード線活性化信号
ＷＬＥに代えて、アクセス指示信号ＡＣＴが与えられて
もよい。

【０１２０】内部アドレスの発生に関連する構成は、図
４に示す構成と、カラムセレクト線ＣＳＬを駆動する部
分の構成が異なる。カラムセレクト線ＣＳＬ上のカラム
選択信号は、列選択制御回路５２からの列選択動作活性
化信号ＹＣに従ってアドレス入力回路２７からの内部Ｙ
アドレス信号ＹをデコードするＹデコーダ５５から生成
される。本実施の形態２においては、書込カラム選択ゲ
ートおよび読出カラム選択ゲートは共通であり、データ
読出時およびデータ書込時においてカラム選択ゲートＣ
ＳＧを駆動するだけであり、このＹデコーダ５５に対し
与えられる列選択動作活性化信号ＹＣにより、カラムセ
レクト線ＣＳＬの駆動期間を決定する。

【０１２１】ワード線ＷＬは、図４に示す構成と同様、
ワード線活性化信号ＷＬＥの活性化に応答して、アドレ
ス入力回路２７からの内部Ｘアドレス信号Ｘをデコード
するＸデコーダ２８により駆動される。

【０１２２】以上のように、この発明の実施の形態２に
従えば、センスアンプ回路と内部データ線対との間にセ
ンスアンプ活性化信号と異なる分離制御信号により導通
／非導通が制御される閉込めゲート回路を設けており、
最適なタイミングで、センス動作および電荷閉込め動作
を行なうことができる。また、この電荷閉込めゲート
は、データ読出時においてのみ所定期間導通状態とする
ことにより、データ書込時センス内部ノードと内部デー
タ線対とを分離することができ、内部書込データに対
し、センスアンプ回路が影響を及ぼすのを防止すること
ができ、消費電流を低減することができる。

【０１２３】また、実施の形態１と同様、センス動作開
始時、電荷閉込めゲートを導通状態に維持することによ
り、センス内部ノードの負荷容量を大きくすることがで
き、カップリングノイズなどの影響を抑制して安定にセ
ンス動作を行なうことができる。

【０１２４】［他の適用例］上述の説明においては、Ｓ
ＲＡＭの内部データ読出用のセンスアンプが示されてい
る。しかしながら、リード・オンリ・メモリ（ＲＯＭ）
などのデータ読出部において、この電荷閉込め型センス
アンプが用いられてもよい。

【０１２５】また、ＤＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）において、内部データ線対上に伝
達された選択メモリセルデータを増幅して出力バッファ
へ伝達するプリアンプとして、本発明のセンスアンプが
利用されてもよい。この場合、プリアンプを電荷閉込め
型の増幅回路で構成し、電荷閉込めゲートおよび増幅回
路をそれぞれ別々の制御信号で制御することにより、電
荷閉込め型プリアンプにおいて、プリアンプ動作開始時
において内部データ線対を容量として利用して増幅動作
を行なって、その後、電荷閉込め増幅動作を実行する。
これにより、内部データ線対の小振幅信号を高速で増幅
して次段の回路へ伝達することができる。

【０１２６】また、ＳＲＡＭとしてクロック信号に同期
して動作するクロック同期型のＳＲＡＭが示されてい
る。しかしながら、例えば、アドレス変化検出信号に従
って内部動作タイミングが決定されるＳＲＡＭであって
も本発明は適用可能である。

【０１２７】また、一般に、小振幅の信号を増幅して次
段回路へ伝達する構成において、この増幅回路として本
発明のセンスアンプを適用することができる。

【０１２８】

【発明の効果】以上のように、この発明に従えば、セン
スアンプの電荷閉込めゲートを制御する信号とセンスア
ンプを活性化する信号とを別々の信号としており、それ
ぞれ最適なタイミングで、センス動作および電荷閉込め
動作を実現することができる。

【０１２９】この電荷閉込めゲートに、各列に対応して
配置される列を選択する列選択機能を持たせることによ
り、回路構成要素数を低減することができ、またセンス
アンプへの電荷転送時のゲート段数を低減することがで
き、高速で電圧降下を生じさせることなくセンス内部ノ
ードへ電圧を伝達することができ、読出マージンが改善
される。

【０１３０】また、複数のメモリセル列に共通な内部信
号線を電荷閉込めゲートを介してセンス内部ノードに結
合し、この電荷閉込めゲートを、データ読出時所定期間
非活性状態とされた後に活性化される分離制御信号に従
って非導通状態とすることにより、確実に、選択列のデ
ータをセンス内部ノードに伝達してセンス動作をするこ
とができる。

【０１３１】また、電荷閉込めゲートが導通状態のとき
にセンスアンプを活性化し、このセンスアンプの活性化
後、電荷閉込めゲートを非導通状態とすることにより、
センス動作開始時、センス内部ノードの容量を大きくす
ることができ、カップリングノイズ等の影響を受けるこ
となく、安定にセンス動作を開始することができ、また
電荷閉込めゲートをセンス動作開始後に非導通状態とす
ることにより、電荷閉込めセンスを行ない、高速でセン
ス動作を行なうことができる。

【０１３２】メモリセルの各列に電荷閉込めゲート回路
を配置し、読出動作指示信号および列アドレス信号に従
ってこの電荷閉込めゲート回路を選択的に導通状態とし
てセンスアンプ内部ノードに接続することにより、セン
スアンプの活性化タイミングおよび電荷閉込めゲート回
路の電荷閉込めタイミングをそれぞれ最適タイミングに
設定することができ、正確なセンス動作を行なうことが
できる。また電荷閉込めゲート回路をデータ読出動作時
にのみ所定期間導通状態とすることにより、書込動作時
に書込データに対しセンスアンプが影響を及ぼすのを防
止することができ、消費電流を低減することができる。

【０１３３】また、複数のメモリセル列に共通に内部信
号線を設けこの内部信号線を、読出動作時に所定期間導
通状態となる電荷閉込めゲートを介してセンスアンプ内
部ノードに結合することにより、センスアンプの活性化
タイミングおよび電荷閉込めセンスタイミングをそれぞ
れ最適タイミングに設定することができ、正確なセンス
動作を保証することができる。

【０１３４】また、これらのセンスアンプ活性化信号の
活性化を、電荷閉込めゲート回路の導通状態時に行なう
ことにより、センスアンプ内部ノードの容量を大きくで
き、カップリングノイズ等の影響を受けることなく安定
にセンス動作を開始することができる。

【０１３５】また、このセンスアンプ活性期間と電荷閉
込めゲートの導通期間を互いに重なり合うように構成す
ることにより、センス動作開始時に比較的緩やかにかつ
その後高速のセンスという２段階センス動作を行なうこ
とができ、安定かつ高速のセンス動作を行なうことがで
きる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従うＳＲＡＭのデ
ータ書込／読出に関連する部分の構成を概略的に示す図
である。

【図２】 この発明の実施の形態１に従うＳＲＡＭの要
部の構成を具体的に示す図である。

【図３】 図２に示す構成の動作を示す信号波形図であ
る。

【図４】 この発明の実施の形態１に従うＳＲＡＭの周
辺回路の構成を概略的に示す図である。

【図５】 この発明の実施の形態２に従うＳＲＡＭのデ
ータ書込／読出に関連する部分の構成を概略的に示す図
である。

【図６】 この発明の実施の形態２に従うＳＲＡＭの要
部の構成を具体的に示す図である。

【図７】 図６に示す構成の動作を示す信号波形図であ
る。

【図８】 この発明の実施の形態２に従うＳＲＡＭの周
辺回路の構成を概略的に示す図である。

【図９】 従来のＳＲＡＭセルの構成の一例を示す図で
ある。

【図１０】 従来のＳＲＡＭのデータ読出に関連する部
分の構成を概略的に示す図である。

【図１１】 図１０に示すセンスアンプの具体的構成を
示す図である。

【図１２】 図１１に示す構成の動作を示す信号波形図
である。

【符号の説明】

１ センスアンプ、ＲＡＰ 内部読出データ線対、ＲＧ
０−ＲＧ３，ＲＧ♯読出列選択ゲート、１ａ センス内
部ノードプリチャージ／イコライズ回路、１ｂ センス
アンプ回路、ＩＯＰ 内部データ線対、４０ センスア
ンプ、４５データ線プリチャージ／イコライズ回路、Ｃ
ＳＧ０−ＣＳＧ３ カラム選択ゲート、４０ａ 電荷閉
込めゲート、４０ｂ センスアンプ回路、ＰＴ１−ＰＴ
−１５ ＰチャネルＭＯＳトランジスタ、ＮＴ１−ＮＴ
３，ＮＴ１０−ＮＴ１２ ＮチャネルＭＯＳトランジス
タ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 選択メモリセルのデータが伝達される内
   部信号線、 センスアンプ活性化信号の活性化時活性化され、センス
   内部ノードの電圧を増幅するためのセンスアンプ、およ
   び前記センスアンプ活性化信号と異なる分離制御信号の
   活性化に応答して前記内部信号線と前記センス内部ノー
   ドとを分離するための電荷閉込めゲートを備える、半導
   体記憶装置。
2. 【請求項２】 複数列に整列して配置される複数のメモ
   リセルをさらに備え、 前記内部信号線は、前記複数列それぞれに対応して配置
   されて、それぞれに対応の列のメモリセルが接続され前
   記電荷閉込めゲートは、前記分離制御信号に応答して前
   記複数の列からアドレス指定された列に対応する内部信
   号線を選択して前記センス内部ノードに接続する列選択
   回路を備える、請求項１記載の半導体記憶装置。
3. 【請求項３】 複数列に整列して配置される複数のメモ
   リセルと、各前記列に対応して配置され、列選択信号に
   応答して対応の列を前記内部信号線に接続する列選択回
   路をさらに備え、 前記内部信号線は、前記複数列に共通に配置され、 前記電荷閉込めゲートは、データ読出時前記列選択信号
   の活性化後活性化される前記分離制御信号に応答して前
   記内部信号線を前記センス内部ノードから分離し、前記
   分離制御信号は前記データ読出を指示する読出指示に応
   答して所定期間非活性状態となった後に活性化される、
   請求項１記載の半導体記憶装置。
4. 【請求項４】 前記センスアンプ活性化信号は、前記分
   離制御信号が非活性状態にあり前記電荷閉込めゲートが
   導通状態にあるときに活性化され、前記分離制御信号
   は、前記センスアンプ活性化信号の活性化後活性化され
   て前記電荷閉込めゲートを非導通状態とする、請求項１
   記載の半導体記憶装置。
5. 【請求項５】 行列状に配列される複数のメモリセル、 前記複数のメモリセルに共通に配置され、活性化時前記
   複数のメモリセルのうちの選択メモリセルのデータを増
   幅するためのセンスアンプと、 読出動作指示信号に応答して前記センスアンプを活性化
   するセンスアンプ活性化信号を生成するセンス制御回
   路、 各前記列に対応して設けられ、導通時対応の列を前記セ
   ンスアンプの内部ノードに結合するための閉込めゲート
   回路、 前記読出動作指示信号と列アドレス信号とに応答してア
   ドレス指定された列に対応して設けられた閉込めゲート
   回路を所定期間導通状態に設定するための閉込め制御回
   路を備える、半導体記憶装置。
6. 【請求項６】 行列状に配列される複数のメモリセル、 前記複数のメモリセルに共通に配置され、活性化時前記
   複数のメモリセルのうちの選択メモリセルのデータを増
   幅するためのセンスアンプ、 読出動作指示信号に応答して前記センスアンプを活性化
   するセンスアンプ活性化信号を生成するセンス制御回
   路、 列選択信号に応答してアドレス指定された列を内部信号
   線に結合するための列選択ゲート、 導通時前記内部信号線を前記センスアンプの内部ノード
   に結合するための閉込めゲート、および前記読出動作指
   示信号に応答して前記閉込めゲートを所定期間導通状態
   に設定するための閉込め制御回路を備える、半導体記憶
   装置。
7. 【請求項７】 前記センスアンプ活性化信号は、前記閉
   込めゲートの非導通状態移行前に活性化される、請求項
   ５または６記載の半導体記憶装置。
8. 【請求項８】 前記センスアンプの活性期間と前記閉込
   めゲートの導通期間は、互いに重なり合う期間を有す
   る、請求項５または６記載の半導体記憶装置。