JP2011018421A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2011018421A
JP2011018421A JP2009163948A JP2009163948A JP2011018421A JP 2011018421 A JP2011018421 A JP 2011018421A JP 2009163948 A JP2009163948 A JP 2009163948A JP 2009163948 A JP2009163948 A JP 2009163948A JP 2011018421 A JP2011018421 A JP 2011018421A
Authority
JP
Japan
Prior art keywords
transistor
read
write
drain
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009163948A
Other languages
English (en)
Other versions
JP5306084B2 (ja
Inventor
Yusuke Niki
祐介 仁木
Keiichi Kushida
桂一 櫛田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009163948A priority Critical patent/JP5306084B2/ja
Priority to US12/719,737 priority patent/US8111543B2/en
Publication of JP2011018421A publication Critical patent/JP2011018421A/ja
Application granted granted Critical
Publication of JP5306084B2 publication Critical patent/JP5306084B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

Abstract

【課題】半導体記憶装置の消費電流の増大を抑制しつつ、読み出しディスターブを改善する。
【解決手段】一対の駆動トランジスタＮ０、Ｎ１、一対の負荷トランジスタＰ０、Ｐ１、一対の書き込み専用伝送トランジスタＮ２、Ｎ３、一対の読み出し専用駆動トランジスタＮ４、Ｎ５および一対の伝送トランジスタＮ６、Ｎ７をメモリセルに設け、読み出し専用駆動トランジスタＮ４、Ｎ５のドレインを電源電位ＶＤＤに接続する。
【選択図】 図１

Description

本発明は半導体記憶装置に関し、特に、１０個のトランジスタで構成されたＳＲＡＭセルのデータ読み出し時の消費電流を低減させる方法に適用して好適なものである。
ＳＲＡＭはリフレッシュ動作が要求されないため、ＤＲＡＭに比べて消費電力が低く、動作速度も速いことから、コンピュータのキャッシュメモリや携帯用電子製品に広く使われている。このようなＳＲＡＭに使用されるメモリセルには、高抵抗型セルとＣＭＯＳ型セルがあり、ＣＭＯＳ型セルは、一対の伝送トランジスタ、一対の駆動トランジスタおよび一対の負荷トランジスタの６個のトランジスタから構成される。
ここで、６個のトランジスタからなるＣＭＯＳ型セルに一対の読み出し専用伝送トランジスタおよび一対の読み出し専用駆動トランジスタを付加し、１０個のトランジスタでＳＲＡＭセルを構成することにより、読み出しディスターブを改善する方法がある。
例えば、特許文献１には、ＳＲＡＭセルのアクセストランジスタと対応のビット線との間に直列の緩衝用のＮチャネルＭＯＳトランジスタを接続し、この直列体のトランジスタの接続ノードとロー側電源との間に、中間ノードドライブＮチャネルＭＯＳトランジスタを接続し、この中間ノードドライブトランジスタは、対応のドライブトランジスタと同一の記憶ノードにゲートを接続することで、ＳＲＡＭセルを１０個のトランジスタで構成し、低電源電圧下においても、少なくとも読出マージンを改善する方法が開示されている。
また、特許文献２には、複数のメモリセルに共通して設けられた第１及び第２のワード線と、複数のメモリセルに対応して設けられた複数の電源線と、複数のメモリセルに対応して設けられた複数対の第１及び第２のビット線と、データ書き込み時、第１のワード線と第２のワード線とを順に活性化するロウデコーダと、データ書き込み時、選択されたメモリセルの電源線をフローティング状態に設定し、非選択のメモリセルの電源線を接地電圧に設定する制御回路とを設けることで、ＳＲＡＭセルを１０個のトランジスタで構成し、メモリセルにおけるデータ保持の安定性をより向上させる方法が開示されている。
特開２００９−４３３０４号公報 特開２００８−２９３５９１号公報 Ｉ．Ｊ．Ｃｈａｎｇ ｅｔ ａｌ．，"Ａ ３２ｋｂ １０Ｔ Ｓｕｂｔｈｒｅｓｈｏｌｄ ＳＲＡＭ Ａｒｒａｙ ｗｉｔｈ Ｂｉｔ−Ｉｎｔｅｒｌｅａｖｉｎｇ ａｎｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｒｅａｄ Ｓｃｈｅｍｅ ｉｎ ９０ｎｍ ＣＭＯＳ"，ＡＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，Ｆｅｂ．２００８，ｐｐ．３８８−３８９．
しかしながら、従来の１０個のトランジスタで構成されたＳＲＡＭセルでは、データ読み出し時とデータ書き込み時とで読み出し専用駆動トランジスタのソース電位を切り替える必要があり、消費電流の増大を招くという問題があった。
例えば、１個のＳＲＡＭセル当たり４０μＡの電流を消費し、１２８個のＳＲＡＭセルが各行に接続されているものとすると、行方向のＳＲＡＭセルの読み出し専用駆動トランジスタのソースに共通に接続された共通ソース線には、読み出し時に一度の切り替えで５ｍＡもの電流が流れる。このため、エレクトロマイグレーションに対する信頼性の確保や配線抵抗による電圧降下の抑制には十分太い配線が必要になり、セルアレイが大規模化すると、セル面積が増大するという問題があった。また、共通ソース線には多くの読み出しポートのソースが接続されるため、寄生容量が大きくなり、消費電力の増大を招くとともに、動作速度を低下させるという問題があった。
本発明の目的は、消費電流の増大を抑制しつつ、読み出しディスターブを改善することが可能な半導体記憶装置を提供することである。
本発明の一態様によれば、第１の駆動トランジスタと、第２の駆動トランジスタと、前記第１の駆動トランジスタと直列に接続された第１の負荷トランジスタと、前記第２の駆動トランジスタと直列に接続された第２の負荷トランジスタと、前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートと前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインにドレインが接続された第１の書き込み専用伝送トランジスタと、前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインと前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートにドレインが接続された第２の書き込み専用伝送トランジスタと、前記第１の書き込み専用伝送トランジスタのソースにドレインが接続された第１の伝送トランジスタと、前記第２の書き込み専用伝送トランジスタのソースにドレインが接続された第２の伝送トランジスタと、前記第１の書き込み専用伝送トランジスタのソースにソースが接続され、前記第１の書き込み専用伝送トランジスタのドレインにゲートが接続され、電源電位にドレインが接続された第１の読み出し専用駆動トランジスタと、前記第２の書き込み専用伝送トランジスタのソースにソースが接続され、前記第２の書き込み専用伝送トランジスタのドレインにゲートが接続され、前記電源電位にドレインが接続された第２の読み出し専用駆動トランジスタと、前記第１の書き込み専用伝送トランジスタのゲートと前記第２の書き込み専用伝送トランジスタのゲートに接続された書き込み用ワード線と、前記第１の伝送トランジスタのゲートと前記第２の伝送トランジスタのゲートに接続された読み出し用ワード線と、前記第１の伝送トランジスタのソースに接続された第１のビット線と、前記第２の伝送トランジスタのソースに接続された第２のビット線とが設けられたメモリセルを備えることを特徴とする半導体記憶装置を提供する。
本発明によれば、半導体記憶装置の消費電流の増大を抑制しつつ、読み出しディスターブを改善することが可能となる。
図１は、本発明の第１実施形態に係る半導体記憶装置のメモリセルの概略構成を示す回路図。 図２は、図１の半導体記憶装置の動作時の各部の波形を示すタイミングチャート。 図３は、図１の半導体記憶装置のデータ読み出し時のビット線電位の立ち上がりのシミュレーション結果を示す図。 図４は、図３の波形を拡大して示す図。 図５は、本発明の第２実施形態に係る半導体記憶装置のセンスアンプ部の概略構成を示す回路図。 図６は、本発明の第３実施形態に係る半導体記憶装置のメモリセルの概略構成を示す回路図。 図７は、図６の半導体記憶装置の動作時の各部の波形を示すタイミングチャート。 図８は、図６の半導体記憶装置のデータ読み出し時のビット線電位の立ち上がりのシミュレーション結果を示す図。 図９は、図８の波形を拡大して示す図。 図１０は、本発明の第４実施形態に係る半導体記憶装置の動作時の各部の波形を示すタイミングチャート。 図１１は、本発明の第５実施形態に係る半導体記憶装置のワード線駆動回路の概略構成を示すブロック図。 図１２は、本発明の第６実施形態に係る半導体記憶装置のメモリセルの概略構成を示す回路図。 図１３は、図１２の半導体記憶装置の動作時の各部の波形を示すタイミングチャート。 図１４は、本発明の第７実施形態に係る半導体記憶装置の動作時の各部の波形を示すタイミングチャート。 図１５は、本発明の第８実施形態に係る半導体記憶装置のメモリセルの概略構成を示す回路図。 図１６は、図１５の半導体記憶装置のデータ読み出し時のビット線電位の立ち上がりのシミュレーション結果を図３の例と比較して示す図。 図１７は、図１６の波形を拡大して示す図。
以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置のメモリセルの概略構成を示す回路図である。
図１において、半導体記憶装置として用いられるＳＲＡＭのメモリセルには、一対の駆動トランジスタＮ０、Ｎ１、一対の負荷トランジスタＰ０、Ｐ１、一対の書き込み専用伝送トランジスタＮ２、Ｎ３、一対の読み出し専用駆動トランジスタＮ４、Ｎ５および一対の伝送トランジスタＮ６、Ｎ７が設けられている。
なお、負荷トランジスタＰ０、Ｐ１としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＮ０、Ｎ１、書き込み専用伝送トランジスタＮ２、Ｎ３、読み出し専用駆動トランジスタＮ４、Ｎ５および伝送トランジスタＮ６、Ｎ７としては、Ｎチャンネル電界効果トランジスタを用いることができる。
また、このメモリセルには、書き込み用ワード線ＷＷＬ、読み出し用ワード線ＲＷＬ、および一対のビット線ＢＬ、ＢＬＢが設けられている。なお、書き込み用ワード線ＷＷＬおよび一対のビット線ＢＬ、ＢＬＢは、互いに平行に配置することができる。また、読み出し用ワード線ＲＷＬは、書き込み用ワード線ＷＷＬと直交するように配置することができる。
ここで、駆動トランジスタＮ０と負荷トランジスタＰ０とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＮ１と負荷トランジスタＰ１とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。
そして、駆動トランジスタＮ１のゲートと負荷トランジスタＰ１のゲートと駆動トランジスタＮ０のドレインと負荷トランジスタＰ０のドレインとの接続点にて、このフリップフロップの一方の記憶ノードＶ０が構成されている。
また、駆動トランジスタＮ０のゲートと負荷トランジスタＰ０のゲートと駆動トランジスタＮ１のドレインと負荷トランジスタＰ１のドレインとの接続点にて、このフリップフロップの他方の記憶ノードＶ１が構成されている。
また、書き込み専用伝送トランジスタＮ２のドレインは、記憶ノードＶ０に接続されるとともに、書き込み専用伝送トランジスタＮ３のドレインは、記憶ノードＶ１に接続されている。
また、伝送トランジスタＮ６のドレインには、書き込み専用伝送トランジスタＮ２のソースが接続され、伝送トランジスタＮ７のドレインには、書き込み専用伝送トランジスタＮ３のソースが接続されている。
また、読み出し専用駆動トランジスタＮ４のソースには、書き込み専用伝送トランジスタＮ２のソースが接続され、読み出し専用駆動トランジスタＮ４のゲートには、書き込み専用伝送トランジスタＮ２のドレインが接続され、読み出し専用駆動トランジスタＮ４のドレインには、電源電位ＶＤＤが接続されている。
また、読み出し専用駆動トランジスタＮ５のソースには、書き込み専用伝送トランジスタＮ３のソースが接続され、読み出し専用駆動トランジスタＮ５のゲートには、書き込み専用伝送トランジスタＮ３のドレインが接続され、読み出し専用駆動トランジスタＮ５のドレインには、電源電位ＶＤＤが接続されている。
また、書き込み用ワード線ＷＷＬには、書き込み専用伝送トランジスタＮ２、Ｎ３のゲートが接続されている。読み出し用ワード線ＲＷＬには、伝送トランジスタＮ６、Ｎ７のゲートが接続されている。
ビット線ＢＬには、伝送トランジスタＮ６のソースが接続され、ビット線ＢＬＢには、伝送トランジスタＮ７のソースが接続されている。
図２は、図１の半導体記憶装置の動作時の各部の波形を示すタイミングチャートである。
図２において、メモリセルからデータを読み出す場合、ビット線ＢＬ、ＢＬＢの電位はロウレベルに設定される。また、書き込み用ワード線ＷＷＬの電位はロウレベルに設定される。そして、クロック信号ＣＬＫに従って読み出し用ワード線ＲＷＬの電位がロウレベルからハイレベルに移行すると、伝送トランジスタＮ６、Ｎ７がオンし、読み出し専用駆動トランジスタＮ４、Ｎ５のソースがビット線ＢＬ、ＢＬＢとそれぞれ導通される。
そして、読み出し専用駆動トランジスタＮ４のソースがビット線ＢＬと導通されると、記憶ノードＶ０の電位に応じて読み出し専用駆動トランジスタＮ４が駆動され、記憶ノードＶ０の電位に応じてビット線ＢＬの電位が変化することで、メモリセルに記憶されたデータが読み出される。
また、読み出し専用駆動トランジスタＮ５のソースがビット線ＢＬＢと導通されると、記憶ノードＶ１の電位に応じて読み出し専用駆動トランジスタＮ５が駆動され、記憶ノードＶ１の電位に応じてビット線ＢＬＢの電位が変化することで、メモリセルに記憶されたデータが読み出される。
一方、メモリセルにデータを書き込む場合、書き込みデータに応じて、ビット線ＢＬ、ＢＬＢのうちの一方の電位はロウレベルに設定され、ビット線ＢＬ、ＢＬＢのうちの他方の電位はハイレベルに設定される。そして、クロック信号ＣＬＫに従って読み出し用ワード線ＲＷＬおよび書き込み用ワード線ＷＷＬの電位がロウレベルからハイレベルに移行すると、伝送トランジスタＮ６、Ｎ７および書き込み専用伝送トランジスタＮ２、Ｎ３がオンし、記憶ノードＶ０がビット線ＢＬと導通されるとともに、記憶ノードＶ１がビット線ＢＬＢと導通される。
そして、記憶ノードＶ０、Ｖ１がビット線ＢＬ、ＢＬＢとそれぞれ導通されると、ビット線ＢＬ、ＢＬＢの電位に応じて、記憶ノードＶ０、Ｖ１の電位が変化する。そして、記憶ノードＶ０の電位がハイレベル、記憶ノードＶ１の電位がロウレベルとなると、論理値‘１’がメモリセルに書き込まれ、記憶ノードＶ０の電位がロウレベル、記憶ノードＶ１の電位がハイレベルとなると、論理値‘０’がメモリセルに書き込まれる。
ここで、読み出し専用駆動トランジスタＮ４、Ｎ５および伝送トランジスタＮ６、Ｎ７を追加することで、駆動トランジスタＮ０、Ｎ１のドレインおよび負荷トランジスタＰ０、Ｐ１のドレインがビット線ＢＬ、ＢＬＢと導通されるのを防止しつつ、メモリセルからデータを読み出すことが可能となり、読み出しディスターブを改善することが可能となる。
また、読み出し専用駆動トランジスタＮ４、Ｎ５のドレインを電源電位ＶＤＤに接続することで、メモリセルからのデータの読み出し時に読み出し専用駆動トランジスタＮ４、Ｎ５のドレインの電位を変化させることなく、読み出し専用駆動トランジスタＮ４、Ｎ５を駆動することが可能となり、メモリセルからの読み出し電流を確保することができる。このため、データ読み出し時とデータ書き込み時とで読み出し専用駆動トランジスタＮ４、Ｎ５のドレイン電位を切り替える必要がなくなり、読み出しディスターブを改善しつつ、消費電流の増大を抑制することが可能となる。
図３は、図１の半導体記憶装置のデータ読み出し時のビット線電位の立ち上がりのシミュレーション結果を示す図、図４は、図３の波形を拡大して示す図である。
図３および図４において、読み出し用ワード線ＲＷＬがロウレベルからハイレベルに移行すると、メモリセルからデータが読み出され、ビット線ＢＬ、ＢＬＢ間の電位が開く。
ここで、データ読み出し時とデータ書き込み時とで読み出し専用駆動トランジスタＮ４、Ｎ５のソース電位を切り替える方法では、各行の共通ソース線に５１２個のメモリセルが接続されているものとすると、共通ソース線の中心に近づくに従って共通ソース線の抵抗に起因する電圧上昇が発生する。このため、共通ソース線の中心に近づくに従って読み出し電流が減少し、両端部から中心部に向かうに従ってビット線ＢＬの電位の立ち上がりが遅くなる（Ｎ０→Ｎ８→Ｎ１６→Ｎ３２→Ｎ６４→Ｎ１２８→Ｎ２５６）。
これに対して、読み出し専用駆動トランジスタＮ４、Ｎ５のドレインを電源電位ＶＤＤに接続する方法では、データ読み出し時とデータ書き込み時とで読み出し専用駆動トランジスタＮ４、Ｎ５のドレイン電位を切り替える必要がなくなることから、メモリセルの行方向の位置に依存することなく、メモリセルからの読み出し電流を確保することができ、両端部に比べて中心部のメモリセルのビット線ＢＬの電位の立ち上がりが遅くなるのを防止することができる。
（第２実施形態）
図５は、本発明の第２実施形態に係る半導体記憶装置のセンスアンプ部の概略構成を示す回路図である。
図５において、メモリセルアレイ１１には、図１のメモリセルが行方向および列方向にマトリックス状に配置されている。そして、ビット線ＢＬ、ＢＬＢ間には、プリチャージャ１２が接続されている。このプリチャージャ１２は、メモリセルからのデータの読み出し時にビット線ＢＬ、ＢＬＢをロウレベルにプリチャージすることができる。ここで、プリチャージャ１２には、Ｎチャンネル電界効果トランジスタＮ１１〜Ｎ１３が設けられている。そして、Ｎチャンネル電界効果トランジスタＮ１１〜Ｎ１３のゲートは互いに共通に接続され、Ｎチャンネル電界効果トランジスタＮ１１〜Ｎ１３のゲートにはプリチャージ信号ＰＲが入力される。また、Ｎチャンネル電界効果トランジスタＮ１１はビット線ＢＬ、ＢＬＢ間に接続され、Ｎチャンネル電界効果トランジスタＮ１２のドレインはビット線ＢＬに接続され、Ｎチャンネル電界効果トランジスタＮ１３のドレインはビット線ＢＬＢに接続されている。
また、ビット線ＢＬ、ＢＬＢは、接続スイッチＫ１を介してセンス用ビット線ＳＢＬ、ＳＢＬＢにそれぞれ接続されている。この接続スイッチＫ１は、メモリセルからのデータの読み出し時にビット線ＢＬ、ＢＬＢをセンス用ビット線ＳＢＬ、ＳＢＬＢにそれぞれ接続することができる。ここで、接続スイッチＫ１には、Ｎチャンネル電界効果トランジスタＮ２１、Ｎ２２およびＰチャンネル電界効果トランジスタＰ２１、Ｐ２２が設けられている。そして、Ｎチャンネル電界効果トランジスタＮ２１およびＰチャンネル電界効果トランジスタＰ２１は、ビット線ＢＬとセンス用ビット線ＳＢＬとの間に接続されている。また、Ｎチャンネル電界効果トランジスタＮ２２およびＰチャンネル電界効果トランジスタＰ２２は、ビット線ＢＬＢとセンス用ビット線ＳＢＬＢとの間に接続されている。また、Ｎチャンネル電界効果トランジスタＮ２１、Ｎ２２のゲートには読み出し信号Ｒが入力され、Ｐチャンネル電界効果トランジスタＰ２１、Ｐ２２のゲートには読み出し反転信号ＲＢが入力される。
また、センス用ビット線ＳＢＬ、ＳＢＬＢ間には、プリチャージャ１３が接続されている。このプリチャージャ１３は、メモリセルからのデータの読み出し時にセンス用ビット線ＳＢＬ、ＳＢＬＢをロウレベルにプリチャージすることができる。ここで、プリチャージャ１３には、Ｎチャンネル電界効果トランジスタＮ１４〜Ｎ１６が設けられている。そして、Ｎチャンネル電界効果トランジスタＮ１４〜Ｎ１６のゲートは互いに共通に接続され、Ｎチャンネル電界効果トランジスタＮ１４〜Ｎ１６のゲートにはプリチャージ信号ＰＲが入力される。また、Ｎチャンネル電界効果トランジスタＮ１４はセンス用ビット線ＳＢＬ、ＳＢＬＢ間に接続され、Ｎチャンネル電界効果トランジスタＮ１５のドレインはセンス用ビット線ＳＢＬに接続され、Ｎチャンネル電界効果トランジスタＮ１６のドレインはセンス用ビット線ＳＢＬＢに接続されている。
また、センス用ビット線ＳＢＬ、ＳＢＬＢ間には、センスアンプ１４が接続されている。このセンスアンプ１４は、メモリセルから読み出された信号を増幅することができる。ここで、センスアンプ１４には、Ｎチャンネル電界効果トランジスタＮ２５、Ｎ２６およびＰチャンネル電界効果トランジスタＰ２５、Ｐ２６が設けられている。そして、Ｎチャンネル電界効果トランジスタＮ２５とＰチャンネル電界効果トランジスタＰ２５とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、Ｎチャンネル電界効果トランジスタＮ２６とＰチャンネル電界効果トランジスタＰ２６とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。また、Ｎチャンネル電界効果トランジスタＮ２５のドレインとＰチャンネル電界効果トランジスタＰ２５のドレインとは、センス用ビット線ＳＢＬに接続されている。また、Ｎチャンネル電界効果トランジスタＮ２６のドレインとＰチャンネル電界効果トランジスタＰ２６のドレインとは、センス用ビット線ＳＢＬＢに接続されている。
また、センスアンプ１４には、センスアンプ１４を動作させる電源を供給するＰチャンネル電界効果トランジスタＰ２７が設けられている。ここで、Ｐチャンネル電界効果トランジスタＰ２７のドレインは、Ｐチャンネル電界効果トランジスタＰ２５のソースおよびＰチャンネル電界効果トランジスタＰ２６のソースに接続されている。Ｐチャンネル電界効果トランジスタＰ２７のゲートには、センスアンプイネーブル信号ＳＥが入力される。
また、ビット線ＢＬ、ＢＬＢは、接続スイッチＫ２を介してライトドライバ１５に接続されている。このライトドライバ１５は、メモリセルに書き込みを行うことができる。また、接続スイッチＫ２は、メモリセルへのデータの書き込み時にビット線ＢＬ、ＢＬＢをライトドライバ１５に接続することができる。ここで、接続スイッチＫ２には、Ｎチャンネル電界効果トランジスタＮ２３、Ｎ２４およびＰチャンネル電界効果トランジスタＰ２３、Ｐ２４が設けられている。そして、Ｎチャンネル電界効果トランジスタＮ２３およびＰチャンネル電界効果トランジスタＰ２３は、ビット線ＢＬとライトドライバ１５との間に接続されている。また、Ｎチャンネル電界効果トランジスタＮ２４およびＰチャンネル電界効果トランジスタＰ２４は、ビット線ＢＬＢとライトドライバ１５との間に接続されている。また、Ｎチャンネル電界効果トランジスタＮ２３、Ｎ２４のゲートには書き込み信号Ｗが入力され、Ｐチャンネル電界効果トランジスタＰ２３、Ｐ２４のゲートには書き込み反転信号ＷＢが入力される。
また、ライトドライバ１５およびセンス用ビット線ＳＢＬ、ＳＢＬＢは、Ｉ／Ｏ回路１６に接続されている。このＩ／Ｏ回路１６は、読み出しデータおよび書き込みデータの入出力処理を行うことができる。
そして、メモリセルにデータが保持されている場合、読み出し信号Ｒおよび書き込み信号Ｗはロウレベルに維持されるとともに、読み出し反転信号ＲＢおよび書き込み反転信号ＷＢはハイレベルに維持される。このため、Ｎチャンネル電界効果トランジスタＮ２１〜Ｎ２４およびＰチャンネル電界効果トランジスタＰ２１〜Ｐ２４は全てオフし、ビット線ＢＬ、ＢＬＢは、センス用ビット線ＳＢＬ、ＳＢＬＢおよびライトドライバ１５と切り離される。
そして、メモリセルからデータを読み出す場合、プリチャージ信号ＰＲがロウレベルからハイレベルに移行する。そして、プリチャージ信号ＰＲがロウレベルからハイレベルに移行すると、Ｎチャンネル電界効果トランジスタＮ１１〜１３が全てオンし、ビット線ＢＬ、ＢＬＢが電源電位ＶＳＳに導通されることで、ビット線ＢＬ、ＢＬＢの電位はロウレベルに設定される。また、プリチャージ信号ＰＲがロウレベルからハイレベルに移行すると、Ｎチャンネル電界効果トランジスタＮ１４〜１６が全てオンし、センス用ビット線ＳＢＬ、ＳＢＬＢが電源電位ＶＳＳに導通されることで、センス用ビット線ＳＢＬ、ＳＢＬＢの電位はロウレベルに設定される。
そして、図１の書き込み用ワード線ＷＷＬの電位はロウレベルに設定された状態で、読み出し用ワード線ＲＷＬの電位がロウレベルからハイレベルに移行すると、伝送トランジスタＮ６、Ｎ７がオンし、読み出し専用駆動トランジスタＮ４、Ｎ５のソースがビット線ＢＬ、ＢＬＢとそれぞれ導通される。
そして、読み出し専用駆動トランジスタＮ４、Ｎ５のソースがビット線ＢＬ、ＢＬＢとそれぞれ導通されると、メモリセルに記憶されたデータに応じてビット線ＢＬ、ＢＬＢの電位が変化する。
そして、メモリセルに記憶されたデータに応じてビット線ＢＬ、ＢＬＢの電位が変化すると、読み出し信号Ｒはロウレベルからハイレベルに移行されるとともに、読み出し反転信号ＲＢはハイレベルからロウレベルに移行される。このため、Ｎチャンネル電界効果トランジスタＮ２１、Ｎ２２およびＰチャンネル電界効果トランジスタＰ２１、Ｐ２２は全てオンし、ビット線ＢＬ、ＢＬＢは、センス用ビット線ＳＢＬ、ＳＢＬＢとそれぞれ導通される。
そして、ビット線ＢＬ、ＢＬＢがセンス用ビット線ＳＢＬ、ＳＢＬＢとそれぞれ導通されると、ビット線ＢＬ、ＢＬＢの電位がセンス用ビット線ＳＢＬ、ＳＢＬＢにそれぞれ伝送される。
そして、ビット線ＢＬ、ＢＬＢの放電が開始されてから所定の時間の経過後に、センスアンプイネーブル信号ＳＥがハイレベルからロウレベルに移行し、Ｐチャンネル電界効果トランジスタＰ２７がオンすることで、Ｐチャンネル電界効果トランジスタＰ２５のソースおよびＰチャンネル電界効果トランジスタＰ２６のソースに電源が供給される。そして、センスアンプイネーブル信号ＳＥがハイレベルからロウレベルに移行すると、読み出し信号Ｒはハイレベルからロウレベルに移行されるとともに、読み出し反転信号ＲＢはロウレベルからハイレベルに移行される。このため、Ｎチャンネル電界効果トランジスタＮ２１、Ｎ２２およびＰチャンネル電界効果トランジスタＰ２１、Ｐ２２は全てオフし、ビット線ＢＬ、ＢＬＢは、センス用ビット線ＳＢＬ、ＳＢＬＢとそれぞれ切断される。
そして、Ｐチャンネル電界効果トランジスタＰ２５のソースおよびＰチャンネル電界効果トランジスタＰ２６のソースに電源が供給されると、センス用ビット線ＳＢＬ、ＳＢＬＢの電位がセンスアンプ１４にて増幅されながら、メモリセルに記憶されたデータに応じてセンス用ビット線ＳＢＬ、ＳＢＬＢの電位が変化し、Ｉ／Ｏ回路１６に出力される。
一方、メモリセルにデータを書き込む場合、書き込み信号Ｗはロウレベルからハイレベルに移行されるとともに、書き込み反転信号ＷＢはハイレベルからロウレベルに移行される。このため、Ｎチャンネル電界効果トランジスタＮ２３、Ｎ２４およびＰチャンネル電界効果トランジスタＰ２３、Ｐ２４は全てオンし、ビット線ＢＬ、ＢＬＢは、ライトドライバ１５に接続される。
そして、ビット線ＢＬ、ＢＬＢがライトドライバ１５に接続されると、書き込みデータに応じて、ビット線ＢＬ、ＢＬＢのうちの一方の電位はロウレベルに設定され、ビット線ＢＬ、ＢＬＢのうちの他方の電位はハイレベルに設定される。そして、図１の読み出し用ワード線ＲＷＬおよび書き込み用ワード線ＷＷＬの電位がロウレベルからハイレベルに移行すると、伝送トランジスタＮ６、Ｎ７および書き込み専用伝送トランジスタＮ２、Ｎ３がオンし、ビット線ＢＬ、ＢＬＢの電位に応じて、記憶ノードＶ０、Ｖ１の電位が変化することで、メモリセルに書き込みデータが書き込まれる。
ここで、ビット線ＢＬ、ＢＬＢとセンス用ビット線ＳＢＬ、ＳＢＬＢとの間に接続スイッチＫ１を挿入し、センスアンプ１４を動作させる時にビット線ＢＬ、ＢＬＢとセンス用ビット線ＳＢＬ、ＳＢＬＢとを切断させることにより、センスアンプ１４にてビット線ＢＬ、ＢＬＢを放電させる必要がなくなる。このため、メモリセルから読み出された信号をセンスアンプ１４にて増幅させる時に、センスアンプ１４の負荷を減少させることが可能となり、センスアンプ１４の動作の高速化を図ることができる。
（第３実施形態）
図６は、本発明の第３実施形態に係る半導体記憶装置のメモリセルの概略構成を示す回路図である。
図６において、このメモリセルには、図１の構成に加え電源線ＶＶＤＤが設けられている。なお、電源線ＶＶＤＤは、ビット線ＢＬ、ＢＬＢに平行に配置することができる。そして、電源線ＶＶＤＤは、負荷トランジスタＰ０のソースおよび負荷トランジスタＰ１のソースに接続されている。
図７は、図６の半導体記憶装置の動作時の各部の波形を示すタイミングチャートである。
図７において、図６のメモリセルにデータが保持されている期間および図６のメモリセルにデータを書き込む場合、電源線ＶＶＤＤの電位が電源電位ＶＤＤに設定されること以外は、図１のメモリセルと同様に動作される。
一方、図６のメモリセルからデータを読み出す場合、電源線ＶＶＤＤの電位が電源電位ＶＤＤ＋ΔＶ０に上昇される。そして、電源線ＶＶＤＤの電位が電源電位ＶＤＤ＋ΔＶに上昇された状態で、図１のメモリセルと同様に動作されることで、図６のメモリセルからデータが読み出される。
ここで、図６のメモリセルからデータを読み出す時に電源線ＶＶＤＤの電位を電源電位ＶＤＤ＋ΔＶ０に上昇させることにより、読み出し電流を増加させることが可能となり、読み出し動作を高速化することができる。
なお、電源線ＶＶＤＤの電圧を昇圧させる場合、電源線ＶＶＤＤの昇圧電圧ΔＶ０を０．３Ｖ、電源線ＶＶＤＤの容量を１ｆＦ、動作周波数を１００ＭＨｚ、各列に１２８個のメモリセルが接続されているとすれば、読み出し時の消費電流は８μＡ程度となる。一方、データ読み出し時とデータ書き込み時とで読み出し専用駆動トランジスタＮ４、Ｎ５のソース電位を切り替える共通ソース線を設け、１２８個のメモリセルが各行に接続されているものとすると、読み出し時に一度の切り替えで５ｍＡもの電流が流れる。このため、電源線ＶＶＤＤの電圧を昇圧させる場合においても、共通ソース線の電位を切り替える方法に比べて消費電流を十分小さくすることができる。
図８は、図６の半導体記憶装置のデータ読み出し時のビット線電位の立ち上がりのシミュレーション結果を示す図、図９は、図８の波形を拡大して示す図である。
図８および図９において、電源線ＶＶＤＤの昇圧電圧ΔＶ０を０Ｖ〜０．２Ｖに設定することにより、メモリセルからデータが読み出された時のビット線ＢＬの電位を上昇させるとともに、ビット線ＢＬの電位の立ち上がりを速くすることができる。例えば、電源線ＶＶＤＤの昇圧電圧ΔＶ０を０．２Ｖに設定することにより、読み出し電流を３２．７％だけ増加させることができる。
（第４実施形態）
図１０は、本発明の第４実施形態に係る半導体記憶装置の動作時の各部の波形を示すタイミングチャートである。
図１０において、図６のメモリセルにデータが保持されている期間および図６のメモリセルにデータを書き込む場合、図７のタイミングチャートと同様に動作される。
一方、図６のメモリセルからデータを読み出す場合、読み出し用ワード線ＲＷＬの電位が電源電位ＶＤＤ＋ΔＶ１に上昇される。そして、読み出し用ワード線ＲＷＬの電位が電源電位ＶＤＤ＋ΔＶ１に上昇された状態で、図７のタイミングチャートと同様に動作されることで、図６のメモリセルからデータが読み出される。
ここで、図６のメモリセルからデータを読み出す時に読み出し用ワード線ＲＷＬの電位を電源電位ＶＤＤ＋ΔＶ１に上昇させることにより、読み出し電流をさらに増加させることが可能となり、読み出し動作をさらに高速化することができる。
（第５実施形態）
図１１は、本発明の第５実施形態に係る半導体記憶装置のワード線駆動回路の概略構成を示すブロック図である。
図１１において、ワード線駆動回路には、昇圧を行うブースタ１７、ロウ選択を行うロウデコーダ１８およびインバータ１９が設けられている。そして、ロウデコーダ１８は、インバータ１９を介して読み出し用ワード線ＲＷＬに接続されている。また、インバータ１９の電源は、ブースタ１７に接続されている。
そして、図６のメモリセルからデータを読み出す場合、ブースタ１７にて電源電位ＶＤＤが電源電位ＶＤＤ＋ΔＶ１に上昇され、インバータ１９の電源として供給される。そして、メモリセルの読み出し用ワード線ＲＷＬがロウデコーダ１８にて選択されると、その読み出し用ワード線ＲＷＬに電源電位ＶＤＤ＋ΔＶ１が印加される。そして、電源電位ＶＤＤ＋ΔＶ１が読み出し用ワード線ＲＷＬに印加された状態で、図１０のタイミングチャートと同様に動作されることで、図６のメモリセルからデータが読み出される。
なお、図１１の実施形態では、読み出し用ワード線ＲＷＬの電位を上昇させるために、半導体記憶装置が形成された半導体チップにブースタ１７を搭載する方法について説明したが、電源電位ＶＤＤ＋ΔＶ１を印加するためのパッド電極を半導体チップに設け、このパッド電極を介して電源電位ＶＤＤ＋ΔＶ１を読み出し用ワード線ＲＷＬに印加するようにしてもよい。
（第６実施形態）
図１２は、本発明の第６実施形態に係る半導体記憶装置のメモリセルの概略構成を示す回路図である。
図１２において、このメモリセルには、図１の構成に加え補助電源線ＶＳｕｐが設けられている。なお、補助電源線ＶＳｕｐは、読み出し用ワード線ＲＷＬに平行に配置することができる。そして、補助電源線ＶＳｕｐは、読み出し専用駆動トランジスタＮ４、Ｎ５のドレインに接続されている。
図１３は、図１２の半導体記憶装置の動作時の各部の波形を示すタイミングチャートである。
図１３において、図１２のメモリセルにデータが保持されている期間および図１２のメモリセルからデータを読み出す場合、補助電源線ＶＳｕｐの電位が電源電位ＶＤＤに設定されること以外は、図１のメモリセルと同様に動作される。
一方、図１２のメモリセルにデータを書き込む場合、補助電源線ＶＳｕｐの電位がフローティング状態に移行される。そして、補助電源線ＶＳｕｐの電位がフローティング状態に移行された状態で、図１のメモリセルと同様に動作されることで、図１２のメモリセルにデータが書き込まれる。
ここで、図１２のメモリセルにデータを書き込む時に補助電源線ＶＳｕｐの電位をフローティング状態に移行させることにより、読み出し専用駆動トランジスタＮ４、Ｎ５の駆動力を低下させることが可能となる。このため、読み出し専用駆動トランジスタＮ４、Ｎ５にて書き込みが妨げられるのを抑制することが可能となり、書き込み専用伝送トランジスタＮ２、Ｎ３および伝送トランジスタＮ６、Ｎ７を介して書き込みが行われる場合においても、メモリセルにデータを書き込み易くすることができる。
なお、図１２の実施形態では、図１の構成に加え補助電源線ＶＳｕｐを設ける方法について説明したが、図１２の構成に図６の電源線ＶＶＤＤを設けるようにしてもよい。
（第７実施形態）
図１４は、本発明の第７実施形態に係る半導体記憶装置の動作時の各部の波形を示すタイミングチャートである。
図１４において、図１２のメモリセルにデータが保持されている期間および図１２のメモリセルからデータを読み出す場合、図１３のタイミングチャートと同様に動作される。
一方、図１２のメモリセルにデータを書き込む場合、読み出し用ワード線ＲＷＬの電位が電源電位ＶＤＤ＋ΔＶ１に上昇されるとともに、書き込み用ワード線ＷＷＬの電位が電源電位ＶＤＤ＋ΔＶ２に上昇される。そして、読み出し用ワード線ＲＷＬの電位が電源電位ＶＤＤ＋ΔＶ１に上昇されるとともに、書き込み用ワード線ＷＷＬの電位が電源電位ＶＤＤ＋ΔＶ２に上昇された状態で、図１３のタイミングチャートと同様に動作されることで、図１２のメモリセルにデータが書き込まれる。
ここで、図１２のメモリセルにデータが書き込む時に読み出し用ワード線ＲＷＬの電位を電源電位ＶＤＤ＋ΔＶ１に上昇させるとともに、書き込み用ワード線ＷＷＬの電位を電源電位ＶＤＤ＋ΔＶ２に上昇させることにより、書き込み専用伝送トランジスタＮ２、Ｎ３および伝送トランジスタＮ６、Ｎ７の駆動力を増加させることが可能となり、メモリセルにデータを書き込み易くすることができる。
（第８実施形態）
図１５は、本発明の第８実施形態に係る半導体記憶装置のメモリセルの概略構成を示す回路図である。
図１５において、このメモリセルには、図１２の読み出し専用駆動トランジスタＮ４、Ｎ５の代わりに読み出し専用駆動トランジスタＰ２、Ｐ３が設けられている。なお、読み出し専用駆動トランジスタＮ４、Ｎ５にはＮチャンネル電界効果トランジスタが用いられているのに対して、読み出し専用駆動トランジスタＰ２、Ｐ３にはＰチャンネル電界効果トランジスタが用いられている。
ここで、読み出し専用駆動トランジスタＰ２のドレインには、書き込み専用伝送トランジスタＮ２のソースが接続され、読み出し専用駆動トランジスタＰ２のゲートには、書き込み専用伝送トランジスタＮ３のドレインが接続され、読み出し専用駆動トランジスタＰ２のソースには、補助電源線ＶＳｕｐが接続されている。
また、読み出し専用駆動トランジスタＰ３のドレインには、書き込み専用伝送トランジスタＮ３のソースが接続され、読み出し専用駆動トランジスタＰ３のゲートには、書き込み専用伝送トランジスタＮ２のドレインが接続され、読み出し専用駆動トランジスタＰ３のソースには、補助電源線ＶＳｕｐが接続されている。そして、図１５のメモリセルの読み書きは、図１４のタイミングチャートと同様に動作される。
図１６は、図１５の半導体記憶装置のデータ読み出し時のビット線電位の立ち上がりのシミュレーション結果を図３の例と比較して示す図、図１７は、図１６の波形を拡大して示す図である。
図１６および図１７において、読み出し専用駆動トランジスタＰ２、Ｐ３としてＰチャンネル電界効果トランジスタを用いることにより、読み出し専用駆動トランジスタＰ２、Ｐ３の駆動力を低下させることが可能となる。このため、読み出し専用駆動トランジスタＰ２、Ｐ３にて書き込みが妨げられるのを抑制することが可能となり、書き込み専用伝送トランジスタＮ２、Ｎ３および伝送トランジスタＮ６、Ｎ７を介して書き込みが行われる場合においても、メモリセルにデータを書き込み易くすることができる。また、図１２の読み出し専用駆動トランジスタＮ４、Ｎ５を用いた時のビット線ＢＬの電位ＢＬｎに比べて、図１５の読み出し専用駆動トランジスタＰ２、Ｐ３を用いた時のビット線ＢＬの電位ＢＬｐを上昇させることができる。
なお、図１５の実施形態では、図１２の読み出し専用駆動トランジスタＮ４、Ｎ５を読み出し専用駆動トランジスタＰ２、Ｐ３に置き換える方法について説明したが、図１５の構成に図６の電源線ＶＶＤＤを設けるようにしてもよい。
Ｎ０、Ｎ１ 駆動トランジスタ、Ｐ０、Ｐ１ 負荷トランジスタ、Ｎ２、Ｎ３ 書き込み専用伝送トランジスタ、Ｎ４、Ｎ５、Ｐ２、Ｐ３ 読み出し専用駆動トランジスタ、Ｎ６、Ｎ７ 伝送トランジスタ、Ｖ０、Ｖ１ 記憶ノード、ＷＷＬ 書き込み用ワード線、ＲＷＬ 読み出し用ワード線、ＢＬ、ＢＬＢ ビット線、ＳＢＬ、ＳＢＬＢ センス用ビット線、１１ メモリセルアレイ、１２、１３ プリチャージャ、１４ センスアンプ、１５ ライトドライバ、１６ Ｉ／Ｏ回路、Ｋ１、Ｋ２ 接続スイッチ、Ｎ１１〜Ｎ１６、Ｎ２１〜Ｎ２６ Ｎチャンネル電界効果トランジスタ、Ｐ２１〜Ｐ２７ Ｐチャンネル電界効果トランジスタ、ＶＶＤＤ 電源線、１７ ブースタ、１８ ロウデコーダ、１９ インバータ、ＶＳｕｐ 補助電源線

Claims (6)

  1. 第１の駆動トランジスタと、
    第２の駆動トランジスタと、
    前記第１の駆動トランジスタと直列に接続された第１の負荷トランジスタと、
    前記第２の駆動トランジスタと直列に接続された第２の負荷トランジスタと、
    前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートと前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインにドレインが接続された第１の書き込み専用伝送トランジスタと、
    前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインと前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートにドレインが接続された第２の書き込み専用伝送トランジスタと、
    前記第１の書き込み専用伝送トランジスタのソースにドレインが接続された第１の伝送トランジスタと、
    前記第２の書き込み専用伝送トランジスタのソースにドレインが接続された第２の伝送トランジスタと、
    前記第１の書き込み専用伝送トランジスタのソースにソースが接続され、前記第１の書き込み専用伝送トランジスタのドレインにゲートが接続され、電源電位にドレインが接続された第１の読み出し専用駆動トランジスタと、
    前記第２の書き込み専用伝送トランジスタのソースにソースが接続され、前記第２の書き込み専用伝送トランジスタのドレインにゲートが接続され、前記電源電位にドレインが接続された第２の読み出し専用駆動トランジスタと、
    前記第１の書き込み専用伝送トランジスタのゲートと前記第２の書き込み専用伝送トランジスタのゲートに接続された書き込み用ワード線と、
    前記第１の伝送トランジスタのゲートと前記第２の伝送トランジスタのゲートに接続された読み出し用ワード線と、
    前記第１の伝送トランジスタのソースに接続された第１のビット線と、
    前記第２の伝送トランジスタのソースに接続された第２のビット線とが設けられたメモリセルを備えることを特徴とする半導体記憶装置。
  2. 請求項１に記載のメモリセルと、
    前記第１のビット線および前記第２のビット線をロウレベルにプリチャージする第１のプリチャージャと、
    前記メモリセルから読み出された信号を増幅するセンスアンプと、
    前記第１および第２のビット線に読み出された信号を前記センスアンプに伝送する第１および第２のセンス用ビット線と
    前記第１のセンス用ビット線および前記第２のセンス用ビット線をロウレベルにプリチャージする第２のプリチャージャと、
    前記メモリセルに書き込みを行うライトドライバと、
    前記メモリセルからのデータの読み出し時に前記第１および第２のビット線を前記第１および第２のセンス用ビット線にそれぞれ接続する第１の接続スイッチと、
    前記メモリセルへのデータの書き込み時に前記第１および第２のビット線を前記ライトドライバに接続する第２の接続スイッチとを備えることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第１の負荷トランジスタおよび前記第２の負荷トランジスタの電源を前記電源電位と別個に制御する電源線をさらに備えることを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 前記メモリセルからのデータの読み出し時に前記読み出し用ワード線の電位を前記電源電位より昇圧するブースタをさらに備えることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
  5. 前記メモリセルからのデータの読み出し時に第１および第２の読み出し専用駆動トランジスタのドレインを前記電源電位に接続するとともに、前記メモリセルへのデータの書き込み時に第１および第２の読み出し専用駆動トランジスタのドレインをフローティング状態にする補助電源線をさらに備えることを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
  6. 前記第１の読み出し専用駆動トランジスタは、前記第２の書き込み専用伝送トランジスタのドレインにゲートが接続された第１のＰチャンネル電界効果トランジスタ、前記第２の読み出し専用駆動トランジスタは、前記第１の書き込み専用伝送トランジスタのドレインにゲートが接続された第２のＰチャンネル電界効果トランジスタであることを特徴とする請求項１から５のいずれか１項に記載の半導体記憶装置。
JP2009163948A 2009-07-10 2009-07-10 半導体記憶装置 Expired - Fee Related JP5306084B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009163948A JP5306084B2 (ja) 2009-07-10 2009-07-10 半導体記憶装置
US12/719,737 US8111543B2 (en) 2009-07-10 2010-03-08 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009163948A JP5306084B2 (ja) 2009-07-10 2009-07-10 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2011018421A true JP2011018421A (ja) 2011-01-27
JP5306084B2 JP5306084B2 (ja) 2013-10-02

Family

ID=43427362

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009163948A Expired - Fee Related JP5306084B2 (ja) 2009-07-10 2009-07-10 半導体記憶装置

Country Status (2)

Country Link
US (1) US8111543B2 (ja)
JP (1) JP5306084B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100858293B1 (ko) * 2007-10-01 2008-09-11 최웅림 Ｎａｎｄ 메모리 셀 어레이, 상기 ｎａｎｄ 메모리 셀어레이를 구비하는 ｎａｎｄ 플래시 메모리 및 ｎａｎｄ플래시 메모리의 데이터 처리방법
IT1397216B1 (it) * 2009-12-29 2013-01-04 St Microelectronics Srl Dispositivo di memoria sram
US8339838B2 (en) * 2011-01-31 2012-12-25 Freescale Semiconductor, Inc. In-line register file bitcell
US8559251B2 (en) * 2012-01-20 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of writing datum to memory circuit
US9324412B2 (en) * 2012-10-31 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Memory architecture
CN105355232B (zh) * 2014-08-19 2018-10-23 中芯国际集成电路制造(上海)有限公司 静态随机存储器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5564686A (en) * 1978-11-08 1980-05-15 Nec Corp Memory unit
JPH06162776A (ja) * 1992-11-18 1994-06-10 Nec Corp 半導体メモリ回路
JP2002184188A (ja) * 2000-12-18 2002-06-28 Mitsubishi Electric Corp 半導体記憶装置
JP2003257184A (ja) * 2002-02-28 2003-09-12 Mitsubishi Electric Corp 半導体記憶装置
JP2009043304A (ja) * 2007-08-06 2009-02-26 Renesas Technology Corp 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5828597A (en) * 1997-04-02 1998-10-27 Texas Instruments Incorporated Low voltage, low power static random access memory cell
US7400523B2 (en) * 2006-06-01 2008-07-15 Texas Instruments Incorporated 8T SRAM cell with higher voltage on the read WL
JP2008293591A (ja) 2007-05-24 2008-12-04 Toshiba Corp 半導体記憶装置
US7983071B2 (en) * 2008-01-04 2011-07-19 Texas Instruments Incorporated Dual node access storage cell having buffer circuits
TWI412037B (zh) * 2008-12-05 2013-10-11 Nat Univ Chung Cheng Ten - transistor static random access memory architecture

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5564686A (en) * 1978-11-08 1980-05-15 Nec Corp Memory unit
JPH06162776A (ja) * 1992-11-18 1994-06-10 Nec Corp 半導体メモリ回路
JP2002184188A (ja) * 2000-12-18 2002-06-28 Mitsubishi Electric Corp 半導体記憶装置
JP2003257184A (ja) * 2002-02-28 2003-09-12 Mitsubishi Electric Corp 半導体記憶装置
JP2009043304A (ja) * 2007-08-06 2009-02-26 Renesas Technology Corp 半導体装置

Also Published As

Publication number Publication date
US20110007557A1 (en) 2011-01-13
JP5306084B2 (ja) 2013-10-02
US8111543B2 (en) 2012-02-07

Similar Documents

Publication Publication Date Title
US6067256A (en) Static semiconductor memory device operating at high speed under lower power supply voltage
US7738306B2 (en) Method to improve the write speed for memory products
US8830774B2 (en) Semiconductor memory device
KR100574181B1 (ko) 고속기입회복을갖춘메모리장치및그에관련된기입회복방법
JP5306084B2 (ja) 半導体記憶装置
US8223570B2 (en) Semiconductor storage device with bit line pre-charge circuit
JP2011096327A (ja) 半導体装置
US10319430B2 (en) Ultra-low-voltage CMOS circuit and the same for memory
US7535753B2 (en) Semiconductor memory device
US6549470B2 (en) Small signal, low power read data bus driver for integrated circuit devices incorporating memory arrays
US7082048B2 (en) Low voltage operation DRAM control circuits
US20040042305A1 (en) Driving a dram sense amplifier having low threshold voltage pmos transistors
US9013914B2 (en) Semiconductor memory device and method for controlling semiconductor memory device
JP2008140529A (ja) 半導体記憶装置
US7489581B2 (en) Semiconductor memory
JP4272592B2 (ja) 半導体集積回路
US7034572B2 (en) Voltage level shifting circuit and method
KR100831678B1 (ko) 반도체 장치의 센스 앰프
JP4304697B2 (ja) ダイナミック半導体記憶装置及びその動作方法
US7345927B2 (en) Semiconductor integrated circuit device
JP5776418B2 (ja) 半導体記憶装置及び半導体記憶装置の制御方法
KR100291747B1 (ko) 프리차지 등화 회로
KR100691017B1 (ko) 반도체 메모리 장치용 로컬입출력라인 프리차지 제어회로및 그 제어방법
GB2260839A (en) Data transmission circuit for a semiconductor memory
US6704232B1 (en) Performance for ICs with memory cells

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110801

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130122

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130319

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130604

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130625

LAPS Cancellation because of no payment of annual fees