TWI412037B - Ten - transistor static random access memory architecture - Google Patents

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TWI412037B TW097147569A TW97147569A TWI412037B TW I412037 B TWI412037 B TW I412037B TW 097147569 A TW097147569 A TW 097147569A TW 97147569 A TW97147569 A TW 97147569A TW I412037 B TWI412037 B TW I412037B
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Description

十電晶體靜態隨機存取記憶體架構
本發明係有關一種靜態隨機存取記憶體架構，特別是一種擁有兩個額外對稱資料存取路徑的十電晶體靜態隨機存取記憶體架構。
靜態隨機存取記憶體(Static Random Access Memory，SRAM)是半導體記憶體的一種，屬隨機存取記憶體一類。所謂的靜態是指這種記憶體只要保持通電，裡面儲存的資訊就可以恆常保持。相對之下，動態隨機存取記憶體(DRAM)裡面所儲存的資料就需要週期性地更新。在同樣的運作頻率下，由於SRAM對稱的電路結構設計，使得每個記憶單元內所儲存的數值都能以比DRAM快的速率被讀取。除此之外，由於SRAM通常都被設計成一次就讀取所有的資料位元(Bit)，比起高低位址的資料交互讀取的DRAM，在讀取效率上也快上很多。
由於SRAM的方便性及功能性都遠遠勝於DRAM，因此目前電子業大多數產品都將SRAM做為隨機存取記憶體的首選，其中六電晶體(6T)靜態隨機存取記憶體架構亦是最常見的架構。然而傳統的六電晶體靜態隨機存取記憶體隨著製程演進，面臨越來越大的設計難度。在先進製程中，系統電壓持續下降，而閘級漏電流的現象卻明顯較為嚴重，而且製程變易所造成的不匹配現象也容易使靜態隨機存取記憶體產生不穩定而引發存取錯誤。
第1A圖所示為一種傳統6T靜態隨機存取記憶體。此種架構是由MR1、MR2所組成的反相器與MR3、MR4所組成的反相器作為記憶單元。MR5、MR6則提供讀出與寫入的路徑。為了達到足夠大的抗雜訊邊界，記憶單元的尺寸必須加大。但是元件較大 的記憶單元會使輸出變化速度變慢。此外，雖然靜態隨機存取記憶體僅在轉態時需要由系統供應電流，隨著製程演進，單位面積內的記憶體單元數量增加迅速，能夠達成較低的待機功率消耗也是極為重要的設計指標。第1B圖為待機時靜態存取記憶體的漏電流路徑。當記憶體單元內所儲存的資料Q為”1”時，接面電流ij 會由Q流至基質，而穿過氧化層而形成的電流為itunneling 。
為了解決上述問題，本發明提出一種十電晶體靜態隨機存取記憶體架構，藉由在六電晶體靜態隨機存取記憶體架構上新增兩個額外的對稱資料存取路徑，使讀取之訊號不再由記憶體趨動，進而達到一種具有多重臨界電壓(Multi-Threshold Voltage)具備全域式靜態雜訊界限，低待機功率消耗，並有進行確定寫入的策略之靜態隨機存取記憶體。此外記憶體單元內電晶體的尺寸設計不再受限於所需的趨動能力，因此可以使用最小尺寸以提供較高操作速度，以適合高速數位電路應用。
本發明之主要目的係在提供一種靜態隨機存取記憶體架構，特別是一種擁有兩個額外對稱資料存取路徑的十電晶體靜態隨機存取記憶體架構。
本發明之主要架構主要是由一記憶單元、兩個資料寫入單元以及兩個抗雜訊單元所組成。其中記憶單元主要是由兩個反相器所組成，每一反相器則是由一負載電晶體及一平移電晶體所組成，反相器的切換讓記憶單元能儲存位元。兩個資料寫入單元亦是各由一寫入電晶體所組成，各別控制兩個反相器其中之一使資料能夠透過字元線存取位元。而兩個抗雜訊單元，各別與一資料寫入單元對稱，在記憶單元兩旁形成對稱的抗雜訊電路結構，不但能使記憶單元有更佳的抗雜訊能力，並同時藉由連接位元線及字元線提供該記憶單元額外的資料存取路徑，使位元線之讀取訊 號不再由該記憶單元趨動，因此記憶體單元內電晶體的尺寸設計不再受限於所需的趨動能力，可以使用最小尺寸以提供較高操作速度，適合高速數位電路應用。同時在記憶體單元的設計上，也可達到全域式靜態雜訊邊界。
底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
本發明揭露了一種靜態隨機存取記憶體架構，特別是一種擁有兩個額外對稱資料存取路徑並能當成抗雜訊電路的十電晶體靜態隨機存取記憶體架構。
第2圖為本發明之十電晶體(10 Transistor)靜態隨機存取記憶體架構示意圖，主要是由一記憶單元、兩個資料寫入單元以及兩個抗雜訊單元所組成。其中記憶單元主要是由兩個反相器所組成，每一反相器則是由一負載電晶體1和3及一平移電晶體2和4所組成，反相器的切換讓記憶單元能儲存位元。兩個資料寫入單元亦是各由一寫入電晶體5和6所組成，使資料能夠透過WWL及RWL字元線由位元線寫入該兩個反相器其中之一。而兩個抗雜訊單元，各由兩個電晶體7和8以及9和10所組成，各別與一資料寫入單元對稱，不但能使記憶單元有更佳的抗雜訊能力，並同時藉由連接位元線及字元線提供該記憶單元額外的資料存取路徑，使該位元線之讀取訊號不再由該記憶單元趨動。此架構提供單對位元線(BL以及BLB)更高的穩定性及持續性。本發明所提出之電路架構主要是在六電晶體(6T)靜態隨機存取記憶單元架構上，在位元線原本的資料存取路徑上各別新增另一資料存取路徑，使其與原有的資料存取路徑對稱。而每一個新增資料存取路徑各由兩個電晶體7(ML1)/8(ML2)以及9(MR1)/10(MR2)所組成，在原6T電晶體靜態隨機存取記憶體架構的兩旁形成對稱的抗 雜訊(noise immunity)電路結構。
相較於原有的6T靜態隨機存取記憶單元，從高靜態雜訊邊界(Static Noise Margin,SNM)狀態可以反映出6T靜態隨機存取記憶單元所使用的電晶體大小必須小心的設計來保持資料的穩定性以及功能性。然而本發明藉由透過額外的讀取路徑，讀取之訊號不再由記憶體單元趨動，因此記憶體單元內電晶體的尺寸設計不再受限於所需的趨動能力，可以使用最小尺寸以提供較高操作速度，適合高速數位電路應用。在記憶體單元的設計上，也可達到全域式靜態雜訊邊界。
額外的讀取路徑不但讓本發明之靜態隨機存取記憶體能維持在最高的穩定性，同時也讓負載電晶體(Load Transistor)1(M1)和3(M4)的電流傳導能力能跟寫入電晶體5(M5)和6(M6)的電流傳導能力一樣小，而非傳統六電晶體靜態隨機存取記憶體架構的原本的大小，因此在設計上，記憶體單元內電晶體的尺寸設計不再受限。此外，傳統六電晶體靜態隨機存取記憶體裡存取電晶體的電流傳導能力在寫入狀態時，必須流經比平移電晶體(Pass Transistor)2(M2)和4(M3)更高的電流，而本發明由於負載電晶體的大小能維持在最小，故可以剔除這個限制。額外讀取路徑的另一優點則是能讓同一記憶單元讀與寫的操作能在同一個週期完成，大幅的提高記憶單元效率。
由於本發明之十電晶體靜態隨機存取記憶體存取是透過讀取字元線(RWL,Read Wordline)來控制，以致讀取字元線之讀取信號亦能在不干擾讀取下將位元線接到地(GNDX)以保持最高靜態雜訊邊界。再寫入的運作上，兩個寫入信號WWL(Write Wordline)以及RWL將會開啟以提供位元線到儲存單元一條寫入入徑。此外，額外新增的兩對電晶體7(ML1)和8(ML2)以及9(MR1)和10(MR2)可利用低臨界電壓(Vth )NMOS電晶體的優點來增加自身 效能，因為此種NMOS免於靜態雜訊邊界的特性讓靜態隨機存取記憶單元裡NMOS電晶體的臨界電壓能降到與CMOS邏輯電晶體的臨界電壓所能降到的最低水平一樣低。而根據運轉模式，本發明可以將十電晶體靜態隨機存取記憶單元裡負載電晶體的Footer以更高臨界電壓的Footer來取代以減少至少90%的漏電流。而本發明所提出的十電晶體靜態隨機存取記憶單元的漏電流消費量，由於單元大小最小化以及位元線漏電流減少的因素，使其相較於原本六電晶體靜態隨機存取記憶單元能減少總共22.9%左右的漏電流消費量。
惟以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍。故即凡依本發明申請範圍所述之形狀、構造、特徵及精神所為之均等變化或修飾，均應包括於本發明之申請專利範圍內。
1‧‧‧負載電晶體
2‧‧‧平移電晶體
3‧‧‧負載電晶體
4‧‧‧平移電晶體
5‧‧‧寫入電晶體
6‧‧‧寫入電晶體
7‧‧‧電晶體
8‧‧‧電晶體
9‧‧‧電晶體
10‧‧‧電晶體
第1A圖為6T靜態隨機存取記憶體之架構示意圖。
第1B圖為6T靜態隨機存取記憶體之待機漏電流路徑示意圖。
第2圖為本發明之10T靜態隨機存取記憶體之架構示意圖。
1‧‧‧負載電晶體
2‧‧‧平移電晶體
3‧‧‧負載電晶體
4‧‧‧平移電晶體
5‧‧‧寫入電晶體
6‧‧‧寫入電晶體
7‧‧‧電晶體
8‧‧‧電晶體
9‧‧‧電晶體
10‧‧‧電晶體

Claims (11)

  1. 一種十電晶體靜態隨機存取記憶體架構，包含：一記憶單元，由兩個反相器所組成，負責透過該反相器的切換來儲存位元；二資料寫入單元，其係連接一寫入字元線；以及二抗雜訊單元，各別與一該資料寫入單元對稱連接並連接至位元線及一讀取字元線，該二資料寫入單元與該二抗雜訊單元藉由該寫入字元線及該讀取字元線之開啟，控制資料由該位元線寫入該兩個反相器其中之一，該二抗雜訊單元提供該記憶單元額外的資料存取路徑，使該位元線之讀取訊號不再由該記憶單元趨動。
  2. 如申請專利範圍第1項所述之十電晶體靜態隨機存取記憶體架構，其中該反相器是由一負載電晶體及一平移電晶體所組成。
  3. 如申請專利範圍第2項所述之十電晶體靜態隨機存取記憶體架構，其中該負載電晶體的電流傳導能力和寫入電晶體一樣能維持在最小值。
  4. 如申請專利範圍第2項所述之十電晶體靜態隨機存取記憶體架構，其中該負載電晶體所流經的電流不需高於該平移電晶體。
  5. 如申請專利範圍第1項所述之十電晶體靜態隨機存取記憶體架構，其中該寫入單元是由一寫入電晶體所組成。
  6. 如申請專利範圍第1項所述之十電晶體靜態隨機存取記憶體架構，其中該抗雜訊單元是由兩個電晶體所組成。
  7. 如申請專利範圍第6項所述之十電晶體靜態隨機存取記憶體架構，其中該兩個電晶體可為低臨界電壓NMOS電晶體。
  8. 如申請專利範圍第1項所述之十電晶體靜態隨機存取記憶體架構，其中該抗雜訊單元提供該記單元維持在最高的穩定性。
  9. 如申請專利範圍第1項所述之十電晶體靜態隨機存取記憶體架 構，其中該記憶單元區塊讀與寫的存取能在同一個週期完成。
  10. 如申請專利範圍第1項所述之十電晶體靜態隨機存取記憶體架構，其中該記憶體單元內電晶體的尺寸設計不受限於該記憶單元趨動能力。
  11. 如申請專利範圍第1項所述之十電晶體靜態隨機存取記憶體架構，其中該記憶單元透過讀取信號線能在不干擾資料讀取下將位元線接到地以保持最高靜態雜訊邊界。
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