CN111554336A - 静态随机存取存储器单元 - Google Patents

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CN111554336A CN201910111353.1A CN201910111353A CN111554336A CN 111554336 A CN111554336 A CN 111554336A CN 201910111353 A CN201910111353 A CN 201910111353A CN 111554336 A CN111554336 A CN 111554336A
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陈勇廷
萧学钧
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Abstract

本发明公开一种静态随机存取存储器单元，包括第一反相器和第二反相器交叉耦合，第一反相器具有第一节点，第二反相器具有第二节点；第一写入晶体管，与第一字线晶体管串联在第一反相器的第一节点及第一位线之间；第一读取晶体管，耦接在第一位线及参考电位端之间，并具有控制端，耦接在第一反相器的第一节点。

Description

静态随机存取存储器单元
技术领域
本发明涉及一种静态随机存取存储器单元及其操作方法，特别涉及一种能降低半选择写入干扰以及漏电流的静态随机存取存储器单元及其操作方法。
背景技术
静态随机存取存储器用于计算机、工作站、电子装置内部处理器的高速缓存，硬盘缓冲区，路由器缓冲区等等。显示器或者打印机也通常用静态随机存取存储器来缓存数据。
近年来随着科技的发展，静态随机存取存储器占芯片的总面积比例越来越高，而且许多便携式电子产品越来越讲求电池的续航力，因此电路设计讲求以低电压来降低整体的功耗，所以降低静态随机存取存储器的操作电压变得极为重要。然而，传统静态随机存取存储器的电路设计因为会有半选择写入干扰(half select write disturb)以及漏电流(leakage current)等问题而无法在低电压下操作。因此需要一种新的静态随机存取存储器以解决此问题。
发明内容
实施例提供一种静态随机存取存储器单元，包括第一反相器和第二反相器交叉耦合，第一反相器具有第一节点，第二反相器具有第二节点；第一写入晶体管，与第一字线晶体管串联在第一反相器的第一节点及第一位线之间；第一读取晶体管，耦接在第一位线及参考电位端之间，并具有控制端，耦接在第一反相器的第一节点。
附图说明
图1是实施例静态随机存取存储器单元的示意图。
图2是在写入静态随机存取存储器单元的电压变化的示意图。
图3是另一实施例静态随机存取存储器单元的示意图。
图4是另一实施例静态随机存取存储器单元的示意图。
图5是另一实施例静态随机存取存储器单元的示意图。
图6是操作图1及图4静态随机存取存储器单元的方法的流程图。
图7是操作图3及图5静态随机存取存储器单元的方法的流程图。
【主要元件符号说明】
100、200、300、400 静态随机存取存储器单元
102、104 反向器
106至128 晶体管
BL、BLB 位线
WL 字线
WWL 写入线
VGND 参考电位端
Q、QB 节点
VDD、VSS 电压源
S600至S608、S700至S708 步骤
具体实施方式
图1是实施例静态随机存取存储器单元100的示意图。静态随机存取存储器单元100包括第一反相器102，第二反相器104，第一写入晶体管106，第二写入晶体管108，第一字线晶体管110，第二字线晶体管112及第一读取晶体管114。
第一反相器102包括输出端，耦接在第一节点Q，及输入端，耦接在第二节点QB。第二反相器104包括输入端，耦接在第一节点Q，及输出端，耦接在第二节点QB。第一和第二反相器彼此交叉耦合。第一字线晶体管110包括第一端，耦接在第一位线BL，第二端，及控制端，耦接在字线WL。第一写入晶体管106包括第一端，耦接在第一字线晶体管110的第二端，第二端，耦接在节点Q，及控制端，耦接在写入线WWL。第二写入晶体管108包括第一端，耦接在第二节点QB，第二端，及控制端，耦接在写入线WWL。第二字线晶体管112包括第一端，耦接在第二写入晶体管108的第二端，第二端，耦接在第二位线BLB，及控制端耦接在字线WL。第一读取晶体管114包括第一端耦接在第一位线BL，第二端，耦接在参考电位端VGND，及控制端，耦接在第一节点Q。第一写入晶体管106，第二写入晶体管108，第一字线晶体管110，第二字线晶体管112及第一读取晶体管114皆是n型晶体管。
第一反相器102包括上拉晶体管122和下拉晶体管124，上拉晶体管122可是p型晶体管，下拉晶体管124可是n型晶体管。上拉晶体管122包括第一端耦接在第一电压源VDD，第二端耦接在第一节点Q，及控制端耦接在第二节点QB。下拉晶体管124包括第一端耦接在第一节点Q，第二端耦接在第二电压源VSS，及控制端耦接在第二节点QB。第一电压源VDD可是系统高电压，第二电压源VSS可是接地电压。
第二反相器104包括上拉晶体管126和下拉晶体管128，上拉晶体管126可是p型晶体管，下拉晶体管128可是n型晶体管。上拉晶体管126包括第一端耦接在第一电压源VDD，第二端耦接在第二节点QB，及控制端耦接在第一节点Q。下拉晶体管128包括第一端耦接在第二节点QB，第二端耦接在第二电压源VSS，及控制端耦接在第一节点Q。
图2是在写入静态随机存取存储器单元100的电压变化的示意图。在写入期间，字线信号通过字线WL导通第一字线晶体管110及第二字线晶体管110，写入信号通过写入线WWL导通第一写入晶体管106及第二写入晶体管108。参考电位端VGND为浮动。以这种方式，第一字线晶体管110及第一写入晶体管106导通第一节点Q和第一位线BL之间的传输路径。第二字线晶体管110和第二写入晶体管108导通第二节点QB和第二位线BLB之间的传输路径。这使得第一位线BL上的位值(0或1)可被传输到第一节点Q，以将位值存储在静态随机存取存储器单元100中。
在读取期间，字线信号通过字线WL截止第一字线晶体管110及第二字线晶体管110，写入信号通过写入线WWL截止第一写入晶体管106及第二写入晶体管108。第一位线BL可被预先充电至高逻辑电压。参考电位端VGND可设置为低逻辑电压。若第一节点Q中存储的位值为“1”而第二节点QB为“0”，则第一读取晶体管114会被导通，第一位线BL的电压会被参考电位端VGND拉到低逻辑电压，第一位线BL的电压会与介于高逻辑电压及低逻辑电压之间的预定电压进行比较，而取得静态随机存取存储器单元100存储的位值。若第一节点Q中存储的位值为“0”而第二节点QB为“1”，则第一读取晶体管114不会被导通，第一位线BL的电压不会被参考电位端VGND拉到低逻辑电压，而会维持在高逻辑电压，因此藉由将第一位线BL的电压与预定电压进行比较，而取得静态随机存取存储器单元100存储的位值。
图3是另一实施例静态随机存取存储器单元200的示意图，与静态随机存取存储器单元100不同处在于，静态随机存取存储器单元200还包括第二读取晶体管116。第二读取晶体管116包括第一端耦接在第二位线BLB，第二端耦接在参考电位端VGND，及控制端耦接在第二节点QB。
静态随机存取存储器单元200的写入方式与静态随机存取存储器单元100相同，在此不重复叙述，然而读取方式则有所差异。在读取期间，字线信号通过字线WL截止第一字线晶体管110及第二字线晶体管110，写入信号通过写入线WWL截止第一写入晶体管106及第二写入晶体管108。第一位线BL和第二位线BLB可被预先充电至高逻辑电压。参考电位端VGND可设置为低逻辑电压。若第一节点Q中存储的位值为“1”而第二节点QB为“0”，则第一读取晶体管114会被导通，第一位线BL的电压会被参考电位端VGND拉到低逻辑电压，而由于第二读取晶体管116不会被导通，第二位线BLB仍会维持在高逻辑电压。若第一节点Q中存储的位值为“0”而第二节点QB为“1”，则第二读取晶体管116会被导通，第二位线BLB的电压会被参考电位端VGND拉到低逻辑电压，而由于第一读取晶体管114不会被导通，第一位线BL仍会维持在高逻辑电压，如此即可得知静态随机存取存储器单元200存储的位值。
图4是另一实施例静态随机存取存储器单元300的示意图，与静态随机存取存储器单元100不同处在于，静态随机存取存储器单元300中的第一读取晶体管114的控制端耦接在第二节点QB。
静态随机存取存储器单元300的写入方式也与静态随机存取存储器单元100相同。然而读取方式则有所差异。在读取期间，字线信号通过字线WL截止第一字线晶体管110及第二字线晶体管110，写入信号通过写入线WWL截止第一写入晶体管106及第二写入晶体管108。第一位线BL可被预先充电至高逻辑电压。参考电位端VGND可设置为低逻辑电压。若第一节点Q中存储的位值为“0”而第二节点QB为“1”，则第一读取晶体管114会被导通，第一位线BL的电压会被参考电位端VGND拉到低逻辑电压，第一位线BL的电压会与介于高逻辑电压及低逻辑电压之间的预定电压进行比较，而取得静态随机存取存储器单元300存储的位值。若第一节点Q中存储的位值为“1”而第二节点QB为“0”，则第一读取晶体管114不会被导通，第一位线BL的电压不会被参考电位端VGND拉到低逻辑电压，而会维持在高逻辑电压，因此藉由将第一位线BL的电压与预定电压进行比较，而取得静态随机存取存储器单元300存储的位值。
图5是另一实施例静态随机存取存储器单元400的示意图，与静态随机存取存储器单元300不同处在于，静态随机存取存储器单元400还包括第二读取晶体管116。第二读取晶体管116包括第一端耦接在第二位线BLB，第二端耦接在参考电位端VGND，及控制端耦接在第一节点Q。
静态随机存取存储器单元400的写入方式与静态随机存取存储器单元300相同，在此不重复叙述，然而读取方式则有所差异。在读取期间，字线信号通过字线WL截止第一字线晶体管110及第二字线晶体管110，写入信号通过写入线WWL截止第一写入晶体管106及第二写入晶体管108。第一位线BL和第二位线BLB可被预先充电至高逻辑电压。参考电位端VGND可设置为低逻辑电压。若第一节点Q中存储的位值为“0”而第二节点QB为“1”，则第一读取晶体管114会被导通，第一位线BL的电压会被参考电位端VGND拉到低逻辑电压，而由于第二读取晶体管116不会被导通，第二位线BLB仍会维持在高逻辑电压。若第一节点Q中存储的位值为“1”而第二节点QB为“0”，则第二读取晶体管116会被导通，第二位线BLB的电压会被参考电位端VGND拉到低逻辑电压，而由于第一读取晶体管114不会被导通，第一位线BL仍会维持在高逻辑电压，如此即可得知静态随机存取存储器单元400存储的位值。
静态随机存取存储器单元100、200、300、400可借着在读取期间截止第一位线BL及第二位线BLB与反向器102、104之间的电路连接，降低半选择写入干扰(half select writedisturb)以及漏电流(leakage current)对静态随机存取存储器单元100、200、300、400的影响。
图6是操作静态随机存取存储器单元100、300的方法的流程图，操作静态随机存取存储器单元100、300的方法可包括下列步骤：
S600：在写入期间导通第一字线晶体管110、第二字线晶体管112、第一写入晶体管106及第二写入晶体管108，以将第一位线BL和第二位线BLB的位值输入第一节点Q和第二节点QB，在写入期间，参考电位端VGND是浮动；
S602：对第一位线BL预先充电；
S604：在读取期间截止第一字线晶体管110、第二字线晶体管112、第一写入晶体管106及第二写入晶体管108，并将参考电位端VGND接地；
S608：将第一位线BL的电压与预定电压进行比较，以判断静态随机存取存储器单元100存储的位值。
在步骤S602，除了可对第一位线BL预先充电，也可对第一位线BL和第二位线BLB预先充电，若是对第一位线BL和第二位线BLB预先充电，则步骤S608除了可将第一位线BL的电压与预定电压进行比较，也可将第二位线BLB的电压与预定电压进行比较，以判断静态随机存取存储器单元100、300存储的位值。除此之外，若在步骤S602是对第二位线BLB预先充电，而没有对第一位线BL预先充电，则步骤S608可将第二位线BLB的电压与预定电压进行比较，以判断静态随机存取存储器单元100、300存储的位值。
图7是操作静态随机存取存储器单元200、400的方法的流程图，操作静态随机存取存储器单元200、400的方法可包括下列步骤：
S700：在写入期间导通第一字线晶体管110、第二字线晶体管112、第一写入晶体管106及第二写入晶体管108，以将第一位线BL和第二位线BLB的位值输入第一节点Q和第二节点QB，在写入期间，参考电位端VGND是浮动；
S702：对第一位线BL和第二位线BLB预先充电；
S704：在读取期间截止第一字线晶体管110、第二字线晶体管112、第一写入晶体管106及第二写入晶体管108，并将参考电位端VGND接地；
S708：读取第一位线BL和/或第二位线BLB的位值，以判断静态随机存取存储器单元100存储的位值。
在步骤S702，除了可对第一位线BL和第二位线BLB预先充电，也可仅对第一位线BL或第二位线BLB预先充电，若是仅对第一位线BL预先充电，而没有对第二位线BLB预先充电，则步骤S708可将第一位线BL的电压与预定电压进行比较，以判断静态随机存取存储器单元200、400存储的位值；若是仅对第二位线BLB预先充电，而没有对第一位线BL预先充电，则步骤S708可将第二位线BLB的电压与预定电压进行比较，以判断静态随机存取存储器单元200、400存储的位值。若是对第一位线BL和第二位线BLB预先充电，则步骤S708可将第一位线BL及第二位线BLB中任一者或二者的电压与预定电压进行比较，以判断静态随机存取存储器单元200、400存储的位值。
以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (30)

1.一种静态随机存取存储器单元，其特征在于，包括：
第一反相器和第二反相器交叉耦合，所述第一反相器具有第一节点，所述第二反相器具有第二节点；
第一写入晶体管，与第一字线晶体管串联在所述第一反相器的所述第一节点及第一位线之间；及
第一读取晶体管，耦接在所述第一位线及参考电位端之间，并具有控制端，耦接在所述第一反相器的所述第一节点。
2.如权利要求1所述的静态随机存取存储器单元，其特征在于，所述第一反相器包括第一上拉晶体管及第一下拉晶体管，所述第二反相器包括第二上拉晶体管及第二下拉晶体管。
3.如权利要求2所述的静态随机存取存储器单元，其特征在于，所述第一上拉晶体管及所述第二上拉晶体管是p型晶体管，所述第一下拉晶体管及所述第二下拉晶体管是n型晶体管。
4.如权利要求1所述的静态随机存取存储器单元，其特征在于，所述第一写入晶体管，所述第一字线晶体管及所述第一读取晶体管是n型晶体管。
5.如权利要求1所述的静态随机存取存储器单元，其特征在于，还包括第二写入晶体管及第二字线晶体管串联在所述第二反相器的所述第二节点及第二位线之间。
6.如权利要求5所述的静态随机存取存储器单元，其特征在于，还包括第二读取晶体管，耦接在所述第二位线及所述参考电位端之间，并具有控制端，耦接到所述第二反相器的所述第二节点。
7.如权利要求1所述的静态随机存取存储器单元，其特征在于，所述参考电位端在写入期间是浮动，在读取时间是接地。
8.一种静态随机存取存储器单元，其特征在于，包括：
第一反相器和第二反相器交叉耦合，第一反相器具有第一节点，第二反相器具有第二节点；
第一写入晶体管，与第一字线晶体管串联在所述第一反相器的所述第一节点及第一位线之间；及
第一读取晶体管，耦接到第一位线及参考电位端之间，并具有控制端，耦接到所述第二反相器的所述第二节点。
9.如权利要求8所述的静态随机存取存储器单元，其特征在于，所述第一反相器包括第一上拉晶体管及第一下拉晶体管，所述第二反相器包括第二上拉晶体管及第二下拉晶体管。
10.如权利要求9所述的静态随机存取存储器单元，其特征在于，所述第一上拉晶体管及所述第二上拉晶体管是p型晶体管，所述第一下拉晶体管及所述第二下拉晶体管是n型晶体管。
11.如权利要求8所述的静态随机存取存储器单元，其特征在于，所述第一写入晶体管，所述第一字线晶体管及所述第一读取晶体管是n型晶体管。
12.如权利要求8所述的静态随机存取存储器单元，其特征在于，还包括第二写入晶体管及第二字线晶体管串联在所述第二反相器的所述第二节点及第二位线之间。
13.如权利要求12所述的静态随机存取存储器单元，其特征在于，还包括第二读取晶体管，耦接在所述第二位线及所述参考电位端之间，并具有控制端，耦接到所述第一反相器的所述第一节点。
14.如权利要求1所述的静态随机存取存储器单元，其特征在于，所述参考电位端在写入期间是浮动，在读取时间是接地。
15.一种操作静态随机存取存储器单元的方法，其特征在于，所述静态随机存取存储器单元包括第一反相器及第二反相器交叉耦合，所述第一反相器具有第一节点，所述第二反相器具有第二节点，第一写入晶体管及第一字线晶体管串联在所述第一反相器的所述第一节点及第一位线之间，及耦接在所述第一位线和参考电位端之间的第一读取晶体管，并具有控制端耦接在所述第一反相器的所述第一节点，所述方法包括：
在写入期间导通所述第一字线晶体管；及
在所述写入期间导通所述第一写入晶体管；
其中在所述写入期间，所述参考电位端是浮动。
16.如权利要求15所述的方法，其特征在于，还包括：
在读取期间截止所述第一写入晶体管；
在所述读取期间截止所述第一字线晶体管；及
在所述读取期间将所述参考电位端接地。
17.如权利要求15所述的方法，其特征在于，还包括在所述读取期间之前对所述第一位线预先充电。
18.如权利要求15所述的方法，其特征在于，所述静态随机存取存储器单元还包括第二写入晶体管及第二字线晶体管串联在所述第二反相器的所述第二节点及第二位线之间，所述方法还包括：
在所述写入期间导通所述第二字线晶体管；及
在所述写入期间导通所述第二写入晶体管。
19.如权利要求18所述的方法，其特征在于，还包括：
在读取期间截止所述第二写入晶体管；及
在所述读取期间截止所述第二字线晶体管。
20.如权利要求19所述的方法，其特征在于，还包括在所述读取期间之前对所述第二位线预先充电。
21.如权利要求20所述的方法，其特征在于，还包括在截止所述第二写入晶体管及所述第二字线晶体管之后，将所述第二位线的电压与预定电压进行比较。
22.如权利要求18所述的方法，其特征在于，所述静态随机存取存储器单元还包括第二读取晶体管，耦接在所述第二位线及所述参考电位端之间，并具有控制端，耦接在所述第二反相器的所述第二节点。
23.一种操作静态随机存取存储器单元的方法，其特征在于，所述静态随机存取存储器单元包括第一反相器及第二反相器交叉耦合，所述第一反相器具有第一节点，所述第二反相器具有第二节点，第一写入晶体管及第一字线晶体管串联在所述第一反相器的所述第一节点及第一位线之间，及耦接在所述第一位线和参考电位端之间的第一读取晶体管，并具有控制端耦接在所述第二反相器的所述第二节点，所述方法包括：
在写入期间导通所述第一字线晶体管；及
在所述写入期间导通所述第一写入晶体管；
其中在所述写入期间，所述参考电位端是浮动。
24.如权利要求23所述的方法，其特征在于，还包括：
在读取期间截止所述第一写入晶体管；
在所述读取期间截止所述第一字线晶体管；及
在所述读取期间将所述参考电位端接地。
25.如权利要求23所述的方法，其特征在于，还包括在所述读取期间之前对所述第一位线预先充电。
26.如权利要求23所述的方法，其特征在于，所述静态随机存取存储器单元还包括第二写入晶体管及第二字线晶体管串联在所述第二反相器的所述第二节点及第二位线之间，所述方法还包括：
在所述写入期间导通所述第二字线晶体管；及
在所述写入期间导通所述第二写入晶体管。
27.如权利要求26所述的方法，其特征在于，还包括：
在读取期间截止所述第二写入晶体管；及
在所述读取期间截止所述第二字线晶体管。
28.如权利要求27所述的方法，其特征在于，还包括在所述读取期间之前对所述第二位线预先充电。
29.如权利要求28所述的方法，其特征在于，还包括在截止所述第二写入晶体管及所述第二字线晶体管之后，将所述第二位线的电压与预定电压进行比较。
30.如权利要求26所述的方法，其特征在于，所述静态随机存取存储器单元还包括第二读取晶体管，耦接在所述第二位线及所述参考电位端之间，并具有控制端，耦接在所述第一反相器的所述第一节点。
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CN (1) CN111554336A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101243518A (zh) * 2005-08-11 2008-08-13 德克萨斯仪器股份有限公司 具有分离的读-写电路的sram单元
CN102810329A (zh) * 2011-05-31 2012-12-05 阿尔特拉公司 多端口存储器元件电路
US20130051131A1 (en) * 2010-02-15 2013-02-28 St Microelectronics (Crolles 2) Sas Sram read-write memory cell having ten transistors
CN104637532A (zh) * 2013-11-07 2015-05-20 中芯国际集成电路制造(上海)有限公司 Sram存储单元阵列、sram存储器及其控制方法
US10141319B2 (en) * 2016-07-04 2018-11-27 United Microelectronics Corp. Layout pattern for static random access memory
US10141317B2 (en) * 2015-02-12 2018-11-27 Qualcomm Incorporated Metal layers for a three-port bit cell
CN109119112A (zh) * 2018-07-19 2019-01-01 深圳大学 一种提高读写稳定性的存储单元电路与存储装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7177177B2 (en) 2005-04-07 2007-02-13 International Business Machines Corporation Back-gate controlled read SRAM cell
US7385840B2 (en) * 2005-07-28 2008-06-10 Texas Instruments Incorporated SRAM cell with independent static noise margin, trip voltage, and read current optimization
US7768816B2 (en) * 2007-12-07 2010-08-03 International Business Machines Corporation SRAM cell design to improve stability
TWI412037B (zh) 2008-12-05 2013-10-11 Nat Univ Chung Cheng Ten - transistor static random access memory architecture
US8339838B2 (en) 2011-01-31 2012-12-25 Freescale Semiconductor, Inc. In-line register file bitcell
US9490008B1 (en) * 2014-08-12 2016-11-08 Skan Technologies Corporation 9T, 8T, and 7T Bitcells for 1R1W and single port static random access memories (SRAM) with single-ended read and single-ended write

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101243518A (zh) * 2005-08-11 2008-08-13 德克萨斯仪器股份有限公司 具有分离的读-写电路的sram单元
US20130051131A1 (en) * 2010-02-15 2013-02-28 St Microelectronics (Crolles 2) Sas Sram read-write memory cell having ten transistors
CN102810329A (zh) * 2011-05-31 2012-12-05 阿尔特拉公司 多端口存储器元件电路
CN104637532A (zh) * 2013-11-07 2015-05-20 中芯国际集成电路制造(上海)有限公司 Sram存储单元阵列、sram存储器及其控制方法
US10141317B2 (en) * 2015-02-12 2018-11-27 Qualcomm Incorporated Metal layers for a three-port bit cell
US10141319B2 (en) * 2016-07-04 2018-11-27 United Microelectronics Corp. Layout pattern for static random access memory
CN109119112A (zh) * 2018-07-19 2019-01-01 深圳大学 一种提高读写稳定性的存储单元电路与存储装置

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