CN109119112A - 一种提高读写稳定性的存储单元电路与存储装置 - Google Patents
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Abstract
本发明公开了一种提高读写稳定性的存储单元电路与存储装置，其中，所述提高读写稳定性的存储单元电路包括第一反相器、第二反相器、开关模块和放电控制模块；所述第一反相器和第二反相器交叉耦合，所述开关模块连接在第一反相器和第二反相器之间，用于在进行写操作时关闭，切断所述第一反相器和第二反相器的交叉耦合，在进行保持操作和读操作时开启，使所述第一反相器和第二反相器重新交叉耦合连接形成正反馈；所述放电控制模块与位线连接，用于在进行读操作时对位线进行放电。通过开关模块在写操作过程中切断交叉耦合反相器的正反馈作用，减弱数据保存能力，提高数据写入能力，并且采用读写分离结构使得读写稳定性大大提高。
Description
技术领域
本发明涉及存储器技术领域，特别涉及一种提高读写稳定性的存储单元电路与存储装置。
背景技术
近年来，移动智能设备和生物芯片等快速发展，这些设备主要采用电池供电的方式，因此降低设备的功耗变得十分重要。降低电源电压可以降低动态功耗和泄漏功耗，是一种效果明显的降低芯片功耗的方式。然而对于SRAM而言，降低电源电压会带来读写性能恶化、泄漏电流增大等负面影响，在先进的工艺节点下，尤其是晶体管特征尺寸小于0.13um时，传统6T存储单元（如图1所示）的性能恶化十分严重，因此需要设计一种可以提高读写稳定性能的SRAM存储单元，以适应低电压的使用环境。
因而现有技术还有待改进和提高。
发明内容
鉴于上述现有技术的不足之处，本发明的目的在于提供一种提高读写稳定性的存储单元电路与存储装置，通过开关模块在不同的数据操作时保持开启或关闭，使得在写操作过程中可切断交叉耦合反相器的正反馈作用，减弱数据保存能力，提高数据写入能力，并且采用读写分离结构使得读写稳定性大大提高。
为了达到上述目的，本发明采取了以下技术方案：
一种提高读写稳定性的存储单元电路，其包括第一反相器、第二反相器、开关模块和放电控制模块；所述第一反相器和第二反相器交叉耦合，所述开关模块连接在第一反相器和第二反相器之间，用于在进行写操作时关闭，切断所述第一反相器和第二反相器的交叉耦合，在进行保持操作和读操作时开启，使所述第一反相器和第二反相器重新交叉耦合连接形成正反馈；所述放电控制模块与位线连接，用于在进行读操作时对位线进行放电。
所述的提高读写稳定性的存储单元电路中，还包括传输模块，所述传输模块与第一反相器和第二反相器连接，用于在进行写操作时切换为开启状态，在进行保持操作和读操作时切换为关闭状态。
所述的提高读写稳定性的存储单元电路中，所述传输模块包括第一MOS管和第二MOS管，所述第一MOS管的栅极和第二MOS管的栅极均连接写字线WWL，所述第一MOS管的源极连接位线BL，所述第一MOS管的漏极连接第一反相器和放电模块；所述第二MOS管的漏极连接位线BLB，所述第二MOS管的源极连接第二反相器和放电模块。
所述的提高读写稳定性的存储单元电路中，所述第一反相器包括第三MOS管和第四MOS管，所述第二反相器包括第五MOS管和第六MOS管，所述开关模块包括第七MOS管和第八MOS管；所述第三MOS管的源极连接第五MOS管的源极，所述第三MOS管的栅极连接第四MOS管的栅极、第七MOS管的源极、第一MOS管的漏极和放电模块，所述第三MOS管的漏极连接第四MOS管的漏极和第八MOS管的源极；所述第五MOS管的栅极连接第六MOS管的栅极、第八MOS管的漏极、第二MOS管的源极和放电模块，所述第五MOS管的漏极连接第六MOS管的漏极和第七MOS管的漏极；所述第四MOS管的源极和第六MOS管的源极均接地；所述第七MOS管的栅极和第八MOS管的栅极均连接写字线WWL。
所述的提高读写稳定性的存储单元电路中，所述放电控制模块包括第九MOS管、第十MOS管和第十一MOS管；所述第九MOS管的栅极连接第一MOS管的漏极，所述第九MOS管的漏极连接位线BL，所述第九MOS管的源极连接第十MOS管的源极和第十一MOS管的漏极；所述第十MOS管的栅极连接第二MOS管的源极，所述第十MOS管的漏极连接位线BLB；所述第十一MOS管的栅极连接读字线RWL，所述第十一MOS管的源极接地。
所述的提高读写稳定性的存储单元电路中，所述第一MOS管和第二MOS管均为NMOS管。
所述的提高读写稳定性的存储单元电路中，所述第三MOS管、第五MOS管、第七MOS管和第八MOS管均为PMOS管，所述第四MOS管和第六MOS管均为NMOS管。
所述的提高读写稳定性的存储单元电路中，所述第九MOS管、第十MOS管和第十一MOS管均为NMOS管。
一种存储装置，其包括如上所述的提高读写稳定性的存储单元电路。
相较于现有技术，本发明提供的提高读写稳定性的存储单元电路与存储装置中，所述提高读写稳定性的存储单元电路包括第一反相器、第二反相器、开关模块和放电控制模块；所述第一反相器和第二反相器交叉耦合，所述开关模块连接在第一反相器和第二反相器之间，用于在进行写操作时关闭，切断所述第一反相器和第二反相器的交叉耦合，在进行保持操作和读操作时开启，使所述第一反相器和第二反相器重新交叉耦合连接形成正反馈；所述放电控制模块与位线连接，用于在进行读操作时对位线进行放电。通过开关模块在不同的数据操作时保持开启或关闭，使得在写操作过程中可切断交叉耦合反相器的正反馈作用，减弱数据保存能力，提高数据写入能力，并且采用读写分离结构使得读写稳定性大大提高。
附图说明
图1为现有技术中6T存储单元的电路图。
图2为本发明提供的提高读写稳定性的存储单元电路的电路图。
图3为本发明应用实施例提供的11T存储单元电路与现有6T存储单元的写入能力对比图。
图4为本发明应用实施例提供的11T存储单元电路与现有6T存储单元的静态噪声容限对比图。
图5为本发明提供的提高读写稳定性的存储单元电路较佳实施例的电路图。
具体实施方式
鉴于现有技术中低电压下写入数据困难以及读取数据过程中位线串扰等缺点，本发明的目的在于提供一种提高读写稳定性的存储单元电路与存储装置，通过开关模块在不同的数据操作时保持开启或关闭，使得在写操作过程中可切断交叉耦合反相器的正反馈作用，减弱数据保存能力，提高数据写入能力，并且采用读写分离结构使得读写稳定性大大提高。
为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
请参阅图2，本发明提供的提高读写稳定性的存储单元电路包括第一反相器10、第二反相器20、开关模块30和放电控制模块40，所述第一反相器10和第二反相器20交叉耦合连接，所述开关模块30连接在第一反相器10和第二反相器20之间，并且与写字线WWL连接，所述放电控制模块40与位线对BL/BLB以及读字线RWL连接，其中所述开关模块30用于在进行写操作时关闭，切断所述第一反相器10和第二反相器20的交叉耦合，在进行保持操作和读操作时开启，使所述第一反相器10和第二反相器20重新交叉耦合连接形成正反馈，所述放电控制模块40用于在进行读操作时对位线进行放电。
即本发明提供的提高读写稳定性的存储单元电路通过在交叉耦合连接的第一反相器10和第二反相器20之间加入一开关模块30，所述开关模块30由写字线信号WWL控制，根据不同的数据操作时写字线信号WWL的电平高低来控制所述开关模块30的开启或关闭，具体在进行写操作时，写字线信号WWL为高电平，此时开关模块30关闭，切断所述第一反相器10和第二反相器20的交叉耦合，即切断两个交叉耦合反相器的正反馈作用，使得存储节点的数据保存能力减弱，新的数据更容易写入到存储节点中，有效提高低电压下的数据写入能力；而在进行保持操作和读操作时，写字线信号WWL为低电平，此时开关模块30开启，使所述第一反相器10和第二反相器20重新交叉耦合连接形成正反馈，使数据可以稳定地保持在存储节点中，并且，本发明进一步的在位线对之间加入一放电控制模块40，所述放电控制模块40由读字线信号RWL控制，在进行读操作时，读字线信号RWL为高电平，放电控制单元开启，对位线进行放电，即本发明采用读写分离的结构，采用单独的放电控制模块40在进行读操作时对位线进行放电，使得在读数据时外部噪声不会影响到存储节点保存的数据，因此存储单元的读写稳定性大大提高。
进一步地，所述提高读写稳定性的存储单元电路还包括传输模块50，所述传输模块50与第一反相器10、第二反相器20以及写字线WWL连接，即所述传输模块50也通过写字线信号WWL控制其工作状态，具体地，所述传输模块50在进行写操作时切换为开启状态，在进行保持操作和读操作时切换为关闭状态，具体写字线信号WWL和读字线信号RWL的时序如表1所示：
表1 控制信号的时序表
因此本发明根据写字线信号WWL和读字线信号RWL的时序，在进行不同数据操作时控制各个模块的开启或关闭，使得在低电压下的写入数据能力明显提高，而在读数据时则有效提高了噪声容限比，使得存储单元的读写稳定性大大提高。
具体地，请继续参阅图2，所述传输模块50包括第一MOS管N1和第二MOS管N2，所述第一MOS管N1的栅极和第二MOS管N2的栅极均连接写字线WWL，所述第一MOS管N1的源极连接位线BL，所述第一MOS管N1的漏极连接第一反相器10和放电模块；所述第二MOS管N2的漏极连接位线BLB，所述第二MOS管N2的源极连接第二反相器20和放电模块。本实施例中，所述第一MOS管N1和第二MOS管N2均为NMOS管。
所述第一反相器10包括第三MOS管P1和第四MOS管N3，所述第二反相器20包括第五MOS管P2和第六MOS管N4，所述开关模块30包括第七MOS管P3和第八MOS管P4；所述第三MOS管P1的源极连接第五MOS管P2的源极，所述第三MOS管P1的栅极连接第四MOS管N3的栅极、第七MOS管P3的源极、第一MOS管N1的漏极和放电模块，所述第三MOS管P1的漏极连接第四MOS管N3的漏极和第八MOS管P4的源极；所述第五MOS管P2的栅极连接第六MOS管N4的栅极、第八MOS管P4的漏极、第二MOS管N2的源极和放电模块，所述第五MOS管P2的漏极连接第六MOS管N4的漏极和第七MOS管P3的漏极；所述第四MOS管N3的源极和第六MOS管N4的源极均接地；所述第七MOS管P3的栅极和第八MOS管P4的栅极均连接写字线WWL。其中，所述第三MOS管P1、第五MOS管P2、第七MOS管P3和第八MOS管P4均为PMOS管，所述第四MOS管N3和第六MOS管N4均为NMOS管。
即本发明在左侧反相器的输入端和右侧反相器的输出端之间与左侧反相器的输出端和右侧反相器的输入端之间分别加入一个PMOS管，具体实施时，所述第一MOS管N1、第二MOS管N2、第七MOS管P3和第八MOS管P4的栅极均由写字线WWL共同控制开启或关闭，不需要额外的控制信号，在写操作时写字线信号WWL为高电平，传输管即第一MOS管N1和第二MOS管N2开启，第七MOS管P3和第八MOS管P4关闭，切断交叉耦合反相器的正反馈作用，在保持操作和读操作过程中，写字线信号WWL为低电平，第七MOS管P3和第八MOS管P4打开，两个反相器重新交叉耦合连接，形成正反馈。即本发明在写操作过程中由于新增加的第七MOS管P3和第八MOS管P4关闭，切断了两个反相器的交叉耦合，使得保持数据的能力下降，新的数据更容易写入到存储节点Q/QB中，在SMIC 55nm工艺下，这种结构相比传统6T存储单元可使写能力提高48%以上，电源电压越低，提升效果越明显，本发明应用实施例提供的11T存储单元与传统6T存储单元的写入能力仿真性能对比如图3所示，相比传统6T存储单元，该电路结构写能力大大提高。
进一步地，所述放电控制模块40包括第九MOS管N5、第十MOS管N6和第十一MOS管N7；所述第九MOS管N5的栅极连接第一MOS管N1的漏极，所述第九MOS管N5的漏极连接位线BL，所述第九MOS管N5的源极连接第十MOS管N6的源极和第十一MOS管N7的漏极；所述第十MOS管N6的栅极连接第二MOS管N2的源极，所述第十MOS管N6的漏极连接位线BLB；所述第十一MOS管N7的栅极连接读字线RWL，所述第十一MOS管N7的源极接地。其中所述第九MOS管N5、第十MOS管N6和第十一MOS管N7均为NMOS管。
具体实施时，在保持数据和读数据阶段，第七MOS管P3和第八MOS管P4管打开，Q/QB和q/qb点重新连接，两个反相器重新形成交叉耦合结构，数据可以稳定保持在存储节点之中，并且由读字线信号RWL控制第十一MOS管N7的开关，在读操作时控制第十一MOS管N7开启以对位线放电，放电控制模块40通过使用三个NMOS管实现双端输出的读操作功能，实现了读写分离，使得读稳定性大大提高，本发明应用实施例提供的11T存储单元与传统6T存储单元的静态噪声容限对比如图4所示，相比传统6T存储单元，本发明提供的存储单元噪声容限提高27%以上，有效解决了读操作过程中的位线噪声干扰问题该，其中第九MOS管N5和第十MOS管N6作为放电通路，第十一MOS管N7作为控制管，即两条放电通路共用一个控制NMOS，节省了一个NMOS管的面积开销，进一步优选地，如图5所示，本发明提供的放电控制模块40同样适用于存储单元阵列，即在同一行中共同使用一个NMOS作为读操作开关，用于对位线放电，进一步减小了占用面积。
基于上述提高读写稳定性的存储单元电路，本发明还相应提供一种存储装置，其包括如上所述的提高读写稳定性的存储单元电路，由于上文已对所述提高读写稳定性的存储单元电路进行了详细描述，此处不作详述。
综上所述，本发明提供的提高读写稳定性的存储单元电路与存储装置中，所述提高读写稳定性的存储单元电路包括第一反相器、第二反相器、开关模块和放电控制模块；所述第一反相器和第二反相器交叉耦合，所述开关模块连接在第一反相器和第二反相器之间，用于在进行写操作时关闭，切断所述第一反相器和第二反相器的交叉耦合，在进行保持操作和读操作时开启，使所述第一反相器和第二反相器重新交叉耦合连接形成正反馈；所述放电控制模块与位线连接，用于在进行读操作时对位线进行放电。通过开关模块在不同的数据操作时保持开启或关闭，使得在写操作过程中可切断交叉耦合反相器的正反馈作用，减弱数据保存能力，提高数据写入能力，并且采用读写分离结构使得读写稳定性大大提高。
可以理解的是，对本领域普通技术人员来说，可以根据本发明的技术方案及其发明构思加以等同替换或改变，而所有这些改变或替换都应属于本发明所附的权利要求的保护范围。
Claims (9)
1.一种提高读写稳定性的存储单元电路，其特征在于，包括第一反相器、第二反相器、开关模块和放电控制模块；所述第一反相器和第二反相器交叉耦合，所述开关模块连接在第一反相器和第二反相器之间，用于在进行写操作时关闭，切断所述第一反相器和第二反相器的交叉耦合，在进行保持操作和读操作时开启，使所述第一反相器和第二反相器重新交叉耦合连接形成正反馈；所述放电控制模块与位线连接，用于在进行读操作时对位线进行放电。
2.根据权利要求1所述的提高读写稳定性的存储单元电路，其特征在于，还包括传输模块，所述传输模块与第一反相器和第二反相器连接，用于在进行写操作时切换为开启状态，在进行保持操作和读操作时切换为关闭状态。
3.根据权利要求2所述的提高读写稳定性的存储单元电路，其特征在于，所述传输模块包括第一MOS管和第二MOS管，所述第一MOS管的栅极和第二MOS管的栅极均连接写字线WWL，所述第一MOS管的源极连接位线BL，所述第一MOS管的漏极连接第一反相器和放电模块；所述第二MOS管的漏极连接位线BLB，所述第二MOS管的源极连接第二反相器和放电模块。
4.根据权利要求3所述的提高读写稳定性的存储单元电路，其特征在于，所述第一反相器包括第三MOS管和第四MOS管，所述第二反相器包括第五MOS管和第六MOS管，所述开关模块包括第七MOS管和第八MOS管；所述第三MOS管的源极连接第五MOS管的源极，所述第三MOS管的栅极连接第四MOS管的栅极、第七MOS管的源极、第一MOS管的漏极和放电模块，所述第三MOS管的漏极连接第四MOS管的漏极和第八MOS管的源极；所述第五MOS管的栅极连接第六MOS管的栅极、第八MOS管的漏极、第二MOS管的源极和放电模块，所述第五MOS管的漏极连接第六MOS管的漏极和第七MOS管的漏极；所述第四MOS管的源极和第六MOS管的源极均接地；所述第七MOS管的栅极和第八MOS管的栅极均连接写字线WWL。
5.根据权利要求4所述的提高读写稳定性的存储单元电路，其特征在于，所述放电控制模块包括第九MOS管、第十MOS管和第十一MOS管；所述第九MOS管的栅极连接第一MOS管的漏极，所述第九MOS管的漏极连接位线BL，所述第九MOS管的源极连接第十MOS管的源极和第十一MOS管的漏极；所述第十MOS管的栅极连接第二MOS管的源极，所述第十MOS管的漏极连接位线BLB；所述第十一MOS管的栅极连接读字线RWL，所述第十一MOS管的源极接地。
6.根据权利要求3所述的提高读写稳定性的存储单元电路，其特征在于，所述第一MOS管和第二MOS管均为NMOS管。
7.根据权利要求4所述的提高读写稳定性的存储单元电路，其特征在于，所述第三MOS管、第五MOS管、第七MOS管和第八MOS管均为PMOS管，所述第四MOS管和第六MOS管均为NMOS管。
8.根据权利要求5所述的提高读写稳定性的存储单元电路，其特征在于，所述第九MOS管、第十MOS管和第十一MOS管均为NMOS管。
9.一种存储装置，其特征在于，包括如权利要求1-8任意一项所述的提高读写稳定性的存储单元电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810798035.2A Active CN109119112B (zh) | 2018-07-19 | 2018-07-19 | 一种提高读写稳定性的存储单元电路与存储装置 |
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| CN (1) | CN109119112B (zh) |
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| SE01 | Entry into force of request for substantive examination | ||
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