CN110415748A - 存储器及信号处理方法 - Google Patents

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Abstract

本申请公开了一种存储器及信号处理方法。该存储器包括：锁存电路、译码电路、存储阵列、读电路和写电路。其中，存储阵列包括M行N列位单元，每1个位单元用于存储1比特数据，位单元包括第一端口和第二端口；锁存电路用于接收第一地址、第二地址；译码电路用于根据第一地址确定第一位单元、根据第二地址确定第二位单元；写电路用于接收数据，并通过第一位单元的第一端口向第一位单元写入数据；读电路用于通过第一位单元的第一端口读出第一位单元存储的数据，还用于通过第二位单元的第二端口读出第二位单元存储的数据。实施本申请，能够实现1R1RW功能。

Description

存储器及信号处理方法
技术领域
本申请涉及通信及存储技术领域，特别涉及存储器及信号处理方法。
背景技术
静态随机存储器(static random access memory，SRAM)是一种被广泛使用的半导体存储器，可用于多种场景，例如可用于设计以太网交换芯片，提供高速缓存和表项存储功能等。
SRAM中的数据存储在由位单元(bitcell)组成的存储阵列(bitcell array)中，其中，每1个bitcell存储1比特(bit)数据。根据bitcell结构的不同，存储器供应商提供的基本SRAM包括以下几种：
(1)单口SRAM(single port SRAM，SP SRAM)，提供1个可执行读操作或写操作的端口，也称为1读或1写(1read or 1write，1RW)SRAM。
(2)两口SRAM(two port SRAM，TP SRAM)，提供1个可执行写操作的端口和1个可执行读操作的端口，也称为1读且1写(1read and 1write，1R1W)SRAM。
(3)双口SRAM(dual port SRAM，DP SRAM)，提供2个可执行读操作或写操作的端口，也称为2读且2写(2read and 2write，2R2W)SRAM。
在存储器供应商仅提供上述几种基本SRAM的情况下，需基于上述几种基本SRAM构造多端口SRAM，例如2R1W(支持2个读端口和1个写端口)SRAM、1R2W SRAM、2R2W SRAM等，以满足实际需求。
目前，2R1W的应用场景越来越广泛，例如应用到片上系统(system on chip，SOC)以提供灵活高效的存储访问方式等，很多网络芯片中都需要使用到2R1W SRAM，如何基于基本SRAM构造或设计出可用的2R1W SRAM，是亟需解决的问题。
发明内容
本申请提供了一种存储器及信号处理方法，能够实现1R1RW功能，避免了面积和功耗浪费。
第一方面，本申请提供一种存储器，包括：锁存电路、译码电路、存储阵列、读电路和写电路，锁存电路连接译码电路，存储阵列连接译码电路、读电路和写电路，其中，
存储阵列包括M行N列位单元，每1个位单元用于存储1比特数据，位单元包括第一端口和第二端口；
锁存电路用于接收第一地址、第二地址；
译码电路用于根据第一地址在M*N个位单元中确定第一位单元，还用于根据第二地址在M*N个位单元中确定第二位单元；
写电路用于接收数据，并通过第一位单元的第一端口，向第一位单元写入接收到的数据；
读电路用于通过第一位单元的第一端口，读出第一位单元存储的数据，读电路还用于通过第二位单元的第二端口，读出第二位单元存储的数据。
上述可知，第一方面的存储器提供2个端口，其中1个端口可用于执行读操作，另1个端口可用于执行读操作或写操作(在一个时间点执行读操作或写操作)，从而实现1R1RW功能。
在可选实施例中，本申请存储阵列的M行N列位单元的连接关系如下：第i行位单元中的每1个位单元连接第i根正位线、第i根反位线、第i根读位线；第j列位单元中的每1个位单元连接第j根读写字线、第j根读字线；其中，1≤i≤M，1≤j≤N，i、j为正整数；第i根正位线、第i根反位线和第j根读写字线构成所述第一端口，第i根读位线和第j根读字线构成第二端口。
在可选实施例中，存储阵列中的每个位单元的结构都相同，以第i行第j列的位单元为例进行说明。第i行第j列的位单元包括8个MOS管M1-M8，M1、M3、M5、M6、M7和M8为N-MOS管，M2和M4为P-MOS管。其中，M2的源极和M4的源极连接高电平，M1的源极和M3的源极接低电平；M6的源极、M2的栅极、M1的栅极、M4的漏极和M3的漏极连接；M5的源极、M4的栅极、M3的栅极、M2的漏极和M1的漏极连接；M5的栅极和M6的栅极连接第j根读写字线；M5的漏极连接第i根正位线，M6的漏极连接第i根反位线；M8的栅极连接第j根读字线，M8的漏极连接第i根读位线；M8的源极和M7的漏极连接，M7的源极连接低电平。
从上述可选实施里中存储阵列的结构中可以看出，本申请的充分利用了位单元的结构，利用位单元的1个端口执行读操作，另1个端口执行读操作或写操作，从而实现1R1RW功能。
在可选实施例中，读电路包括：第一灵敏放大器和第二灵敏放大器，第一灵敏放大器为SA，第二灵敏放大器为ASA。其中，第一灵敏放大器的第一输入端连接第i根正位线，第二输入端连接第i根反位线；第二灵敏放大器的输入端连接第i根读位线。其中，读电路用于通过第一位单元的第一端口，读出第一位单元存储的数据，具体包括：读电路用于通过第一灵敏放大器，对所述第一输入端和所述第二输入端接收到的电压的差值进行放大处理后，通过第一灵敏放大器的输出端输出。其中，读电路还用于通过第二位单元的第二端口，读出第二位单元存储的数据，具体包括：读电路用于通过第二灵敏放大器，对第二灵敏放大器的输入端接收到的电压进行放大处理后，通过第二灵敏放大器的输出端输出。
这里，读电路中使用第二灵敏放大器放大读字线上的电压信号，在读出信号时能够保证后续电路有足够的驱动力，从而使得本申请的位单元中的1个端口实现写功能的同时，还可增加读功能，从而实现1R1RW功能。即，本申请的存储器能够在充分利用位单元的读写功能、合理规划面积及功耗的情况下，实现1R1RW功能。
在可选实施例中，本申请位单元的两个端口分别配置对应的外围电路，具体如下：
锁存电路包括：第一地址锁存电路、第二地址锁存电路；第一地址锁存电路用于接收第一地址，第二地址锁存电路用于接收第二地址；
译码电路包括：第一译码电路、第二译码电路；第一译码电路用于根据第一地址在M*N个位单元中确定第一位单元，第二译码电路用于根据第二地址在M*N个位单元中确定第二位单元；
其中，第一锁存电路连接第一译码电路，第二锁存电路连接第二译码电路，第一译码电路通过第一端口连接存储阵列，第二译码电路通过第二端口连接存储阵列；
读电路包括：第一读电路、第二读电路；第一读电路用于通过第一位单元的第一端口，读出第一位单元存储的数据，第二读电路用于通过第二位单元的第二端口，读出第二位单元存储的数据；
其中，第一读电路通过第一端口连接存储阵列，第二读电路通过第二端口连接存储阵列。
在可选实施例中，本申请提供的存储器的核心电路除了锁存电路、译码电路、存储阵列、读电路和写电路之外，还可包括用于提供存储器运作动力的控制电路。控制电路连接锁存电路、译码电路、写电路和读电路；控制电路用于接收第一信号、第二信号，第一信号用于指示存储器通过第一端口执行读操作或写操作，第二信号用于指示存储器通过第二端口执行读操作。
在可选实施例中，锁存电路还用于接收读写使能信号，当读写使能信号取第一值时，第一信号具体用于指示存储器通过第一端口执行写操作；当读写使能信号取第二值时，第一信号具体用于指示存储器通过第一端口执行读操作。
在可选实施例中，第一信号包括：第一端口使能信号和第一端口时钟信号；控制电路还用于在接收到第一信号时，为锁存电路、译码电路和写电路提供时钟信号，或者，为锁存电路、译码电路和读电路提供时钟信号。第二信号包括：第二端口使能信号和第二端口时钟信号；控制电路还用于在接收到第二信号时，为锁存电路、译码电路和读电路提供时钟信号。
第二方面，本申请提供一种信号处理方法，包括：存储器接收指令，指令包括第一指令或第二指令中的至少一个；该存储器上述第一方面及第一方面任意一种实施方式所提供的存储器；其中，第一指令携带第一地址，或者，第一指令携带第一地址和数据；第二指令携带第二地址；
在指令包括第一指令，且第一指令携带第一地址的情况下，存储器根据第一指令，通过第一端口读取第一地址对应的第一位单元中存储的数据；或者，
在指令包括第一指令，且第一指令携带第一地址和数据的情况下，存储器根据第一指令，通过第一端口向第一位单元写入数据；
在指令包括第二指令的情况下，存储器根据第二指令，通过第二端口读取第二地址对应的第二位单元中存储的数据。
实施本申请，能够在充分利用位单元的读写功能、合理规划面积及功耗的情况下，实现1R1RW功能。
附图说明
图1A为SP SRAM的位单元的结构示意图；
图1B为SP SRAM的位单元的另一种结构示意图；
图2为TP SRAM的位单元的结构示意图；
图3为DP SRAM的位单元的结构示意图；
图4现有技术中的1R1W SRAM的模块示意图；
图5为利用图2所示位单元实现的1R1RW SRAM的模块示意图；
图6为本申请的1R1RW SRAM的模块示意图；
图7为本申请提供的1R1RW SRAM的结构示意图；
图8为本申请提供的1R1RW SRAM的另一种结构示意图；
图9为本申请提供的锁存电路的结构示意图；
图10为本申请提供的写电路的结构示意图；
图11为本申请提供的1R1RW SRAM中存储阵列的结构示意图；
图12为本申请提供的1R1RW SRAM中位单元的结构示意图；
图13为本申请提供的ASA的结构示意图；
图14为本申请提供的ASA工作信号的波形示意图；
图15为本申请提供的信号处理方法的流程示意图。
具体实施方式
本申请的实施方式部分使用的术语仅用于对本申请的具体实施例进行解释，而非旨在限定本申请。
为了更好地描述本申请，首先详细介绍几种基本的bitcell结构及其工作原理。
(1)SP SRAM的bitcell
参见图1A，SP SRAM存储阵列中的bitcell由6个金属氧化物半导体(metal oxidesemiconductor，MOS)场效应晶体管，即6个MOS管组成，其中包括2个P沟道MOS管和4个N沟道MOS管。
图1A所示的6T bitcell，中间的4个MOS管用于存储bit，另外2个MOS管构成bitcell到用于读写的正位线(bit line)BL和反位线BLB的控制开关。
为了表述简便，将图1A简化为图1B，其中间的4个MOS管简化成两个交叉耦合的反相器，Q点存储该bitcell的真值，QB点存储该bitcell的反值。
在读出数据时，正反位线BL和BLB预先充电到一定电压值(例如预充高电平)，然后字线(wordline)WL加高电平，M5和M6导通。左边的M5将存储的真值例如“0”值输出到位线BL上，右边的M6将存储的反值例如“1”输出到反位线BLB上，位线BL和反位线BLB通过连接的差分感应放大器(sense amplifier，SA)感应输出该bitcell存储的真值“0”。
在写入数据时，将写入的值加载到位线。例如将数据“1”写入到该bitcell中时，正位线BL输入真值“1”，反位线BLB输入反值“0”，形成互补输入，然后字线WL加载高电平，M5和M6导通，将bitcell存储的真值强制修改为“1”，反值强制修改为“0”；然后字线WL加载低电平，M5和M6关闭，数值被保存在bitcell中。
上述可知，SP SRAM的字线WL、正位线BL和反位线BLB组成一个可执行读操作或写操作的端口，读操作和写操作不可以同时进行。因此，SP SRAM也可以称为1RW SRAM。
(2)TP SRAM的bitcell
如图2所示，TP SRAM存储阵列中的bitcell由8个MOS管组成，相较于SP SRAM的bitcell多了右边的2个MOS管(M7和M8)，该bitcell的真值存储在Q点，反值存储在QB点。其中，WWL(write word line)为写字线，RWL(read word line)为读字线，WBL(write bitline)和WBLB为正反两个写位线，RBL为读位线(read bit line)。
在读出数据时，读字线RWL加高电平，M8导通。若该bitcell存储的真值为“0”，则M7导通，读位线RBL的值为“0”；若该bitcell存储的真值为“1”，则QB＝“0”，M7关闭，读位线RBL的值为该bitcell连接的读写(input and output，IO)电路的预充值“1”，达到读出存储值“1”的目的。这里，IO电路的预充值由存储器的控制电路(也可以称为时钟生成电路)提供。
在写入数据时，和上述SP SRAM类似，将写字线WWL加高电平，打开写通路，数值通过正反写位线WBL和WBLB进入由M1、M2、M3、M4构成的反馈电路，然后将写字线WWL加低电平，关闭写通路，数值被保存在该bitcell中。
上述可知，TP SRAM的写字线WWL、正反写位线WBL和WBLB组成一个可执行写操作的端口，读字线RWL、读位线RBL组成一个可执行读操作的端口，读操作和写操作可以同时进行。因此，TP SRAM也可以称为1R1W SRAM。
(3)DP SRAM的bitcell
如图3所示，DP SRAM存储阵列中的bitcell也由8个MOS管组成，包括两个字线和两组正反位线，该bitcell读写数据的过程和SP SRAM类似，可参照前文描述，在此不赘述。
DP SRAM包括两个端口，字线WL-1、正反位线BL-1和BLB-1组成一个可执行读操作或写操作的端口，字线WL-2、正反位线BL-2和BLB-2组成另一个可执行读操作或写操作的端口，读操作和写操作可以同时进行。因此，DP SRAM也可以称为1RW1RWSRAM。
上述介绍了几种基本bitcell，下面简单描述现有技术中如何基于基本bitcell实现2R1W SRAM。
2R1W SRAM包括2个端口，1个端口可执行读操作，另1个端口可执行读操作或写操作。为了更好地体现SRAM的端口和读写功能之间的对应关系，本申请中后续的描述中，将2R1W SRAM称为1R1RW SRAM，即“1R”对应1个端口，“1RW”对应另一个端口。可理解的，1R1RWSRAM的两个端口可在同一时间分别工作，互不影响，即在同一时间，1个端口可执行读操作，另1个端口可执行读操作或写操作。可理解的，通过两个端口对于同一位单元同时进行读操作和写操作时，一般只能保证写数据的准确性，但不能保证读数据的准确性。
在现有技术中，使用DP SRAM来实现1R1RW的功能。具体的，在DP SRAM的2个端口中，弃用其中1个端口的写(W)功能，即可实现1R1RW。显然地，这种设计方式，虽然能够实现1R1RW功能，但是却浪费电路面积和功耗。
本申请提出了一种存储器，可用于实现1R1RW功能，并且能够避免电路面积和功耗的浪费。本申请的存储器利用上述第(2)种基本bitcell，即图2中所示的8管(8T)bitcell组成存储阵列array，本申请的存储器包括2个端口，其中1个端口可用于执行读操作，另1个端口可用于执行读或写操作。
根据上述对图2的8T bitcell的描述可知，该8T bitcell通常用作构造TP SRAM，包括1个可执行读操作的端口和1个可执行写操作的端口。事实上，从该8T bitcell的结构来看，该8T bitcell能够用于构造1个可执行读操作的端口和1个可执行读操作或写操作的端口(即左边的6管可用于实现读或写功能，右边的2管可用于实现读功能)，但是，现有技术中并不会利用这种结构的8T bitcell构造1R1RW存储器，下面分步详细说明原因：
1.现有技术中，图2所示的8T bitcell构造的array的容量有限。
通常情况下，直接从存储器中读取的存储数据的信号是比较微弱的，需要使用差分灵敏放大器(sense amplifier，SA)对读到的值进行放大，输出较强的信号，为使用该存储数据的后续电路提供足够大的驱动力，从而完成存储器存取数据的功能。
现有技术中用于放大信号的SA有两个输入端和一个输出端，用于对两个输入电压的差值进行放大后输出。举例说明，图1A或图1B中的两根正反位线BL和BLB用于输出读到的值，SA的两个输入端可分别连接正反位线BL和BLB，对正反位线BL和BLB输入的电压差值进行放大后通过输出端输出，即输出Q点存储的值。
但是，和图1A或图1B所示的6T bitcell不同，图2所示的8T bitcell中右边的两个MOS管用于读数据，仅通过1根读位线RBL来输出读到的数据。由于只有1根读位线RBL，无法使用SA对读位线RBL的输出信号进行放大，只能直接使用读位线RBL的输出的微弱信号驱动后续电路。为了保证足够大的驱动力，通常会将同一根位线上的挂的bitcell的数量限制在32个及以下，导致图2所示的8T bitcell组成的array的存储容量十分有限。
具体的，在array中包括多个bitcell，呈阵列形。每一行的bitcell共用字线，每一列的bitcell共用位线，或者，每一行的bitcell共用位线，每一列的bitcell共用字线。如果1根位线上挂的bitcell的数量被限制在32个及以下，那么该array的字线数量也被限制在32及以下，因此，array的存储容量受限。
由于array容量有限，使用图2所示的8T bitcell构造的存储器的版图面积都较大。如图4所示，在使用图2所示的8T bitcell构造大容量的例如深度为256的1R1W SRAM时，需要8个array拼接起来，每个array都需配置对应的外围(periphery)电路(如锁存电路、译码电路、放大电路等)，该1R1RW SRAM的版图面积较大。
2.如果使用图2所示的8T bitcell构造1R1RW SRAM，外围电路的面积将增加。
具体的，如果要使用图2所示的8T bitcell实现1R1RW功能，则需要图2中左边的6个MOS管不仅要实现写功能，还需实现读功能。因此，外围电路必须包括更多的相关电路(如读地址译码电路、读地址锁存电路等)以支持读功能，每一个外围电路的面积都将大大增加。
参见图5，使用图2所示的8T bitcell实现深度为256的1R1RW SRAM时，每个外围电路的面积都大大增加，造成严重的浪费，没有客户愿意使用这种构造方案。
3.本申请中利用图2所示的8T bitcell实现1R1RW功能，能够使得外围电路的面积大大减少。
本申请的array中，1根位线上能够挂的bitcell的数量比图4及图5中多，因此，该array的存储容量相比图4及图5中大。如图6所示，本申请在使用图2所示的8T bitcell构造大容量的例如深度为256的1R1RW SRAM时，无需多个array拼接起来，仅用1个或少数几个array就可实现，相应地，只需配置1个或少数几个外围电路。这样，即使因为增加了图2所示8T bitcell左边6个MOS管的读功能而导致了单个外围电路的面积增加，但是由于外围电路的数量减少了，整个存储器的版图面积仍然大大减小。
下面详细描述本申请的1R1RW存储器的结构以及实现原理。
参见图7，图7为本申请提供的1R1RW存储器的结构示意图。如图7所示，本申请的1R1RW存储器至少包括以下几个部分：锁存电路101、译码电路102、存储阵列103、读电路104和写电路105，其中，锁存电路101连接译码电路102，存储阵列103连接译码电路102、读电路104和写电路105。
本申请中，存储阵列103包括M行N列位单元，每1个位单元用于存储1比特数据，位单元包括第一端口和第二端口；
锁存电路101用于接收第一地址、第二地址；
译码电路102用于根据第一地址在M*N个位单元中确定第一位单元，还用于根据第二地址在M*N个位单元中确定第二位单元；
写电路105用于接收数据，并通过第一位单元的第一端口，向第一位单元写入接收到的数据；
读电路104用于通过第一位单元的第一端口，读出第一位单元存储的数据，读电路104还用于通过第二位单元的第二端口，读出第二位单元存储的数据。
上述可知，本申请中的1R1RW存储器提供两个端口，其中1个端口可用于执行读操作，另1个端口可用于执行读操作或写操作，能够实现1R1RW功能。
上述图7及相关描述简单阐述了本申请1R1RW存储器的结构，下面分别描述各个电路的内部结构、各个电路之间的连接关系以及工作原理。
1.锁存电路、译码电路
本申请中，锁存电路用于接收第一地址、第二地址。这里，锁存电路能够将接收到的地址锁存起来，供后续电路使用。其中，第一地址是针对第一端口的，第二地址是针对第二端口的。第一端口是存储器执行读操作或写操作的端口，第二端口是存储器执行读操作的端口，第一端口和第二端口的含义及结构可参照后续关于存储阵列的相关描述，在此不赘述。
在可选实施例中，参见图8，本申请的锁存电路包括第一地址锁存电路(AA_latch)和第二地址锁存电路(AB_latch)，第一地址锁存电路用于接收第一地址(AA)，第二地址锁存电路用于接收第二地址(AB)。
参见图9，图9示出了一种可能的锁存电路的实现方式，第一地址锁存电路、第二地址锁存电路都可以实现为图9所示结构的锁存电路，也可以实现为其他结构的锁存电路，本申请不做任何限制。可选的，以第一地址锁存电路为例，当图9的锁存电路为负锁存器时，ICKA(存储器的时钟控制信号CLK经过buffer后，产生的具有大驱动能力的时钟信号)为低电平时，第一地址AA从D1传到O1输出，以及取反后传到ON1输出；当ICKA为高电平时，锁存器处于维持模式，保持O1和ON1处的值。
本申请中，译码电路用于根据第一地址在M*N个位单元中确定第一位单元，还用于根据第二地址在M*N个位单元中确定第二位单元。可理解的，第一位单元可以是存储阵列array的M*N个位单元中的任意一个，第二位单元也可以是array的M*N个位单元中的任意一个，第一位单元和第二位单元可以是相同的位单元，也可以是不同的位单元。
在可选实施例中，参见图8，本申请的译码电路包括第一译码电路(W_DEC/R_DEC)和第二译码电路(R_DEC)，第一译码电路用于根据第一地址(AA)在M*N个位单元中确定第一位单元，第二译码电路用于根据第二地址(AB)在M*N个位单元中确定第二位单元。其中，第一锁存电路(AA_latch)连接第一译码电路，第二锁存电路(AB_latch)连接第二译码电路，第一译码电路通过第一端口连接存储阵列，第二译码电路通过第二端口连接存储阵列。
以第一译码电路为例进行说明，第一译码电路用于在M行N列位单元中根据第一地址确定唯一的位单元。可选的，第一译码电路可具体包括行译码器和列译码器，行译码器用于确定行，列译码器用于确定列。可理解的，第二译码电路和第一译码电路的实现原理相同。
2、写电路
本申请中，写电路用于接收数据，并通过第一位单元的第一端口，向第一位单元写入接收到的数据。这里，参见图8，写电路也可看作是数据锁存电路(D_latch)，即写入IO电路(Write_IO)，能够将接收到的数据(D)锁存起来，供后续电路使用。
其中，写电路通过第一端口连接存储阵列。写电路接收到的数据是针对第一端口的，第一端口是存储器唯一执行写操作的端口。第一端口的含义及结构可参照后续关于存储阵列的相关描述，在此不赘述。
参见图10，图10示出了一种可能的数据锁存电路的实现方式。如图所示，数据锁存电路和地址锁存电路类似，当ICKA为高电平时，数据锁存电路导通，数据从D2端口到达O2端口；当ICKA为低电平时，维持O2、ON2的值，也就是数据锁存电路连接的正位线BL、反位线BLB的值保持不变。
可理解的，本申请的读电路可实现为图10所示结构的锁存电路，也可以实现为其他结构的锁存电路，本申请不做任何限制。
3、存储阵列array
本申请中，存储阵列array由M行N列位单元组成，每1个位单元用于存储1比特数据，位单元包括第一端口和第二端口。
参见图11，图11示出了存储阵列array的一种可能的布局方式。如图11所示，array中的bitcell通过3*M根位线、2*N根字线相连接，每1行的N个bitcell共用3根位线(包括1根正位线BL、1根反位线BLB和1根读位线RBL)，每1列的M个bitcell共用2根字线(包括1根读写字线WLA和1根读字线WLB)。可理解的，在图11中，以M＝160，N＝256为示例说明。
具体的，第i行位单元中的每1个位单元连接第i根正位线BL<i-1>、第i根反位线BLB<i-1>、第i根读位线RBL<i-1>；第j列位单元中的每1个位单元连接第j根读写字线WLA<j-1>、第j根读字线WLB<j-1>。这里，1≤i≤M，1≤j≤N，i、j为正整数。
其中，第i根正位线BL<i-1>、第i根反位线BLB<i-1>和第j根读写字线WLA<j-1>构成第i行第j列的bitcell的第一端口，第i根读位线RBL<i-1>和第j根读字线WLB<j-1>构成第i行第j列的bitcell的第二端口。
参见图12，图12示出了本申请array中第i行第j列的bitcell的内部结构图。如图所示，本申请采用和图2所示结构相同的8T bitcell作为存储阵列array的位单元，但是，左边6个MOS管不仅实现写功能，还实现读功能。
下面以array中第i行第j列的bitcell为例，说明本申请的bitcell的内部结构以及连接关系。如图12所示，该bitcell包括8个MOS管M1-M8，M1、M3、M5、M6、M7和M8为N-MOS管，M2和M4为P-MOS管。这里，N-MOS管、P-MOS管都包括三个电极：栅极(gate)、源极(source)和漏极(drain)，N-MOS管的导通条件是栅极电位高于源极电位一个N-MOS阈值电压，P-MOS管的导通条件是栅极电位低于源极电位一个P-MOS阈值电压。
如图12所示，该bitcell的内部连接关系如下：M2的源极和M4的源极连接高电平，M1的源极和M3的源极接低电平；M6的源极、M2的栅极、M1的栅极、M4的漏极和M3的漏极连接；M5的源极、M4的栅极、M3的栅极、M2的漏极和M1的漏极连接；M5的栅极和M6的栅极连接所述第j根读写字线WLA<j-1>；M5的漏极连接所述第i根正位线BL<i-1>，M6的漏极连接所述第i根反位线BLB<i-1>；M8的栅极连接所述第j根读字线WLB<j-1>，M8的漏极连接所述第i根读位线RBL<i-1>；M8的源极和M7的漏极连接低电平，M7的源极连接低电平。
这里，图12所示的8T bitcell的左边6个MOS管的结构和图1A或图1B所示的bitcell相同，左边6个bitcell构成的一个端口可用于对该bitcell执行读操作或写操作，执行读操作和写操作的过程和图1A或图1B中相同，可参照图1A或图1B及相关描述，在此不赘述。
这里，图12所示的8T bitcell的右边2个MOS管构成的一个端口可用于对该bitcell执行读操作，执行读操作的过程和图2所示bitcell的右边2个MOS管执行读操作的过程相同，可参照图2及相关描述，在此不赘述。
在可选实施例中，本申请的1R1RW存储器可包括多个如图11所示的array，从而满足更大的存储容量。可理解的，在存储器包括多个array时，需分别配置对应的外围电路，如读电路、写电路、译码电路等。
4、读电路
首先，简单介绍SA和非对称灵敏放大器(asymmetric sense amplifier，ASA)的结构。
(1)SA为现有技术中常用的灵敏放大器，通过两个输入端读出小幅值的电位差，将该电位差放大为全幅值的逻辑值电位后输出。
(2)ASA为新型灵敏放大器，可通过一个输入端读出小幅值的电位，并将该电位放大为逻辑值电位后输出。
参见图13，图13为本申请提供的一种ASA的结构示意图。如图所示，该灵敏放大器以电压型SA为基础，将对称放大的NM1和NM2改成非对称结构，SA的比对信号一个来源于array阵列中bitcell的点端口位线(即RBL)，另一个来源于电源电压，利用非对称的SA实现sense function。其中，NSAPCH为ASA的预充电信号(由时钟控制电路提供)，VREF通过PM4连接到ASA的电源，作为灵敏放大器的的参考比对信号。当RBL＝“1”时，SACLK开启之时，VREF和RBL_SA电压都是VDD，但是NM3和NM4会帮助NM2下拉VREF，最终将VREF拉到“0”，RBL_SA被拉到“1”；当RBL＝“0”时，即RBL下降时，当RBL上的电压下降到足够大，可以抵消掉NM3和NM4的影响时开启SACLK，RBL_SA被拉到“0”，如图14中波形所示。
上述可知，ASA可通过一个输入端接收输入的电压，将电压值放大后通过输出端输出。可理解的，本申请的ASA不仅限于图13所示的结构，还可以是具有相同功能的其他结构的ASA，本申请不做任何限制。
本申请中，读电路包括第一灵敏放大器和第二灵敏放大器，第一灵敏放大器为SA，第二灵敏放大器为ASA。第一灵敏放大器的第一输入端连接第i根正位线，第一灵敏放大器的第二输入端连接第i根反位线，第二灵敏放大器的输入端连接第i根读位线。
其中，读电路可通过第一位单元的第一端口，读出所述第一位单元存储的数据。具体的，读电路通过第一灵敏放大器，对第一灵敏放大器的第一输入端和第二输入端接收到的电压的差值进行放大处理后，通过第一灵敏器的输出端输出。这里，第一灵敏器的输出端输出的逻辑值指示第一位单元存储的数据。
其中，读电路还可通过第二位单元的第二端口，读出第二位单元存储的数据。具体的，所述读电路通过第二灵敏放大器，对第二灵敏放大器输入端接收到的电压进行放大处理后，通过所述第二灵敏放大器的输出端输出。这里，第二灵敏器的输出端输出的逻辑值指示第二位单元存储的数据。
在可选实施例中，参见图8，读电路包括第一读电路(PortA IO)、第二读电路(PortB IO)，第一读电路用于通过第一位单元的第一端口读出第一位单元存储的数据，第二读电路用于通过第二位单元的第二端口读出第二位单元存储的数据。其中，第一读电路通过第一端口连接存储阵列，第二读电路通过第二端口连接存储阵列。可选的，第一读电路包括上述第一灵敏放大器，第二读电路包括上述第二灵敏放大器。
通过上述对存储阵列array和读电路的描述可知，本申请array阵列中的8Tbitcell的读字线上的电压信号，可通过第二灵敏放大器(ASA)进行放大，在读出信号时能够保证后续电路有足够的驱动力。因此，本申请中，1个array中每1根位线上能够挂的bitcell的数量可以较多，如可以为256个，即1个array中字线数量可以较多，也就是说，本申请中的1个array的存储容量增大。
在array的存储容量增大的情况下，实现存储器时，无需多个array拼接，仅需1个或少数几个array拼接就能满足对存储容量的需求，存储器中对应的外围电路的个数减少。因此，本申请中使能8T bitcell左边6个MOS管的读功能后，和图4中的1R1RW SRAM相比，即使单个的外围电路的面积增加，但由于外围电路的个数减少，整个存储器的版图面积仍然是大大减少的。即，本申请的存储器在图2所示8T bitcell的基础上使用了ASA，从而充分利用了该8T bitcell的读写功能(即1个端口可执行读功能，另1个端口可执行读功能或写功能)。
总的来说，本申请的存储器能够在充分利用bitcell的读写功能、合理规划面积及功耗的情况下，实现1R1RW功能。和现有技术利用DP SRAM实现1R1RW SRAM的方案相比，本申请避免了面积及功耗浪费。
上述详细描述了本申请的1R1RW存储器的结构及实现原理，除了上述描述了核心电路锁存电路、译码电路、存储阵列、读电路和写电路之外，本申请的1R1RW存储器还可包括用于提供存储器运作动力的控制电路。
在可选实施例中，控制电路连接图7所示存储器中的锁存电路、译码电路、读电路和写电路。本申请中，该控制电路用于接收第一信号、第二信号。可选的，参见图8，控制电路可包括第一控制电路(PortA TIMER)、第二控制电路(PortB TIMER)，第一控制电路用于接收该第一信号，第二控制电路用于接收该第二信号。其中，第一信号用于指示存储器通过第一端口执行读操作或写操作，第二信号用于指示存储器通过第二端口执行读操作。
可选的，第一信号包括第一端口使能信号(CENA)和第一端口时钟信号(CLKA)。控制电路还用于在接收到第一信号时，为锁存电路(例如图8所示的AA_latch)、译码电路(例如图8所示的D_DEC/R_DEC)和写电路(例如图8所示的D_latch)提供更大驱动力的时钟信号(ICKA)，或者，为锁存电路、译码电路和读电路(例如图8所示的PortA IO)提供时钟信号(ICKA)。这里，在接收到第一端口使能信号时，存储器才能通过第一端口执行写操作或读操作，第一端口时钟信号为存储器通过第一端口执行的操作提供运作动力。
可选的，第二信号包括第二端口使能信号(CENB)和第二端口时钟信号(CLKB)。控制电路还用于在接收到第二信号时，为锁存电路(例如图8所示的AB_latch)、译码电路(例如图8所示的R_DEC)和读电路(例如图8所示的PortB IO)提供更大驱动力的时钟信号(ICKB)。这里的时钟信号(ICKB)用于第二端口的读操作。这里，在接收到第二端口使能信号时，存储器才能通过第二端口执行读操作，第二时钟信号为存储器通过第二端口执行的操作提供运作动力。
可选的，参见图8，本申请的1R1RW存储器中，锁存电路还用于接收读写使能信号(WEN)。当该读写使能信号取第一值(例如1)时，第一信号具体用于指示存储器通过第一端口执行写操作；当该读写使能信号取第二值(例如0)时，第一信号具体用于指示存储器通过第一端口执行读操作。
举例说明，假设所有涉及到的使能信号都是低电平有效，高电平失效。参见图8，如果存储器接收到第一端口使能信号(CENA)(逻辑值0)、第一端口时钟信号(CLKA)、读写使能信号(WEN)(逻辑值0)、第一地址(AA)和数据(D)时，存储器向存储阵列array中和第一地址对应的bitcell写入数据(D)。如果存储器接收到第一端口使能信号(CENA)(逻辑值0)、第一端口时钟信号(CLKA)、读写使能信号(WEN)(逻辑值1)、第一地址(AA)时，存储器读出存储阵列array中和第一地址对应的bitcell中存储的数据。如果存储器接收到第二端口使能信号(CENB)(逻辑值0)、第二端口时钟信号(CLKB)和第二地址(AB)时，存储器读出存储阵列array中和第二地址对应的bitcell中存储的数据。
下面描述使用本申请提供的1R1RW存储器存储或读取数据的方法。参见图15，图15为本申请的一种信号处理方法的流程示意图，如图所示，该方法可包括如下步骤：
S110、存储器接收指令，该指令包括第一指令或第二指令中的至少一个；其中，第一指令携带第一地址，或者，第一指令携带该第一地址和数据；第二指令携带第二地址。
这里，存储器为上述本申请中任意一种可能的实施方式提供的1R1RW存储器。
下面分别介绍第一指令和第二指令。
1.第一指令
本申请中，第一指令针对存储器的第一端口，存储器可根据第一指令通过第一端口执行写操作或读操作。第一指令可携带不同的信息，包括以下两种：
(1)第一指令携带第一地址。
这里，第一地址为上述描述存储器结构时提到的第一地址，例如图8中的AA，存储器接收第一指令的过程可参照前文相关描述。在可选实施例中，第(1)种第一指令还可包括第一信号，第一信号包括第一端口使能信号(CENA)和第一时钟信号(CLKA)，具体可参考前文关于存储器结构的相关描述。
(2)第一指令携带第一地址和数据。
这里，第一地址和数据为上述描述存储器结构时提到的第一地址和数据，例如图8中的AA和D，存储器接收第一指令的过程可参照前文相关描述。在可选实施例中，第(2)种第一指令还可包括第一信号，第一信号包括第一端口使能信号(CENA)和第一时钟信号(CLKA)，具体可参考前文关于存储器结构的相关描述。
在可选实施例中，在判断存储器接收到的第一指令属于上述(1)(2)中哪一种时，不仅可通过第一指令携带的信息判断，还可通过存储器锁存电路接收到的读写使能信号(WEN)的值判断。例如，当读写使能信号(WEN)的值取“1”时，可判断存储器接收到第(1)种第一指令；当读写使能信号(WEN)的值取“0”时，可判断存储器接收到第(2)种第一指令。
2.第二指令
本申请中，第二指令针对存储器的第二端口，存储器可根据第二指令通过第二端口执行读操作。
本申请中，第二指令携带第二地址。这里，第二地址为上述描述存储器结构时提到的第二地址，例如图8中的AB，存储器接收第二指令的过程可参照前文相关描述。在可选实施例中，第二指令还可包括第二信号，第二信号包括第二端口使能信号(CENB)和第二时钟信号(CLKB)，具体可参考前文关于存储器结构的相关描述。
S120、在所述指令包括第一指令，且第一指令携带第一地址的情况下，存储器根据第一指令，通过第一端口读取该第一地址对应的第一位单元中存储的数据；或者，
在所述指令包括第一指令，且第一指令携带第一地址和数据的情况下，存储器根据第一指令，通过第一端口向该第一位单元写入数据；
在所述指令包括第二指令的情况下，存储器根据第二指令，通过第二端口读取第二地址对应的第二位单元中存储的数据。
具体的，本申请中，存储器根据接收到的指令执行相应的操作，存储器接收到的指令不同时执行的操作也不同，下面分情况描述：
1.存储器接收到的指令仅包括第一指令。
如果存储器接收到上述第(1)种第一指令，存储器中的译码电路根据第一地址在存储阵列array的M*N个位单元中确定出第一位单元，并利用读电路，通过第一位单元的第一端口读取第一位单元中存储的数据。
如果存储器接收到上述第(2)种第一指令，存储器中的译码电路根据第一地址在存储阵列array的M*N个位单元中确定出第一位单元，并利用写电路，通过第一位单元的第一端口向第一位单元写入第一指令中携带的数据。
2.存储器接收到的指令仅包括第二指令。
具体的，存储器接收到的指令仅包括第二指令时，存储器中的译码电路根据第二地址在存储阵列array的M*N个位单元中确定出第二位单元，并利用读电路，通过第二位单元的第二端口读取第二位单元中存储的数据。
3.存储器接收到的指令包括第一指令和第二指令。
可理解的，存储器接收到的指令包括第一指令和第二指令时，存储器可同时利用第一端口和第二端口执行相应的操作，两个端口之间的操作互不干扰。例如，存储器接收到第(1)种第一指令和第二指令时，可通过第一端口执行读操作，通过第二端口执行读操作；存储器接收到第(2)种第一指令和第二指令时，可通过第一端口执行写操作，通过第二端口执行读操作。
可理解的，本申请的信号处理方法中的存储器为上述结构实施例中任意一种实施方式所描述的存储器，本申请的信号处理方法中各个步骤的实现方式也可参照上述存储器的相关描述。
上述可知，本申请的信号处理方法，基于本申请提出的1R1RW存储器，可以实现1R1RW功能。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，该流程可以由计算机程序来指令相关的硬件完成，该程序可存储于计算机可读取存储介质中，该程序在执行时，可包括如上述各方法实施例的流程。而前述的存储介质包括：ROM或随机存储记忆体RAM、磁碟或者光盘等各种可存储程序代码的介质。

Claims (10)

1.一种存储器，其特征在于，包括：锁存电路、译码电路、存储阵列、读电路和写电路，所述锁存电路连接所述译码电路，所述存储阵列连接所述译码电路、所述读电路和所述写电路，其中，
所述存储阵列包括M行N列位单元，每1个位单元用于存储1比特数据，所述位单元包括第一端口和第二端口；
所述锁存电路用于接收第一地址、第二地址；
所述译码电路用于根据所述第一地址在M*N个位单元中确定第一位单元，还用于根据所述第二地址在所述M*N个位单元中确定第二位单元；
所述写电路用于接收数据，并通过所述第一位单元的第一端口，向所述第一位单元写入接收到的所述数据；
所述读电路用于通过所述第一位单元的第一端口，读出所述第一位单元存储的数据，所述读电路还用于通过所述第二位单元的第二端口，读出所述第二位单元存储的数据。
2.如权利要求1所述的存储器，其特征在于，所述存储阵列中，
第i行位单元中的每1个位单元连接第i根正位线、第i根反位线、第i根读位线；
第j列位单元中的每1个位单元连接第j根读写字线、第j根读字线；
其中，1≤i≤M，1≤j≤N，i、j为正整数；所述第i根正位线、所述第i根反位线和所述第j根读写字线构成所述第一端口，所述第i根读位线和所述第j根读字线构成所述第二端口。
3.如权利要求2所述的存储器，其特征在于，所述存储阵列第i行第j列的位单元包括8个MOS管M1-M8，M1、M3、M5、M6、M7和M8为N-MOS管，M2和M4为P-MOS管，其中，
M2的源极和M4的源极连接高电平，M1的源极和M3的源极接低电平；
M6的源极、M2的栅极、M1的栅极、M4的漏极和M3的漏极连接；
M5的源极、M4的栅极、M3的栅极、M2的漏极和M1的漏极连接；
M5的栅极和M6的栅极连接所述第j根读写字线；M5的漏极连接所述第i根正位线，M6的漏极连接所述第i根反位线；M8的栅极连接所述第j根读字线，M8的漏极连接所述第i根读位线；
M8的源极和M7的漏极连接，M7的源极接低电平。
4.如权利要求2-3任一项所述的存储器，其特征在于，所述读电路包括：第一灵敏放大器和第二灵敏放大器，所述第一灵敏放大器为SA，所述第二灵敏放大器为ASA；
其中，所述第一灵敏放大器的第一输入端连接所述第i根正位线，第二输入端连接所述第i根反位线；
其中，所述第二灵敏放大器的输入端连接所述第i根读位线；
所述读电路用于通过所述第一位单元的第一端口，读出所述第一位单元存储的数据，具体包括：所述读电路用于通过所述第一灵敏放大器，对所述第一输入端和所述第二输入端接收到的电压的差值进行放大处理后，通过所述第一灵敏放大器的输出端输出；
所述读电路还用于通过所述第二位单元的第二端口，读出所述第二位单元存储的数据，具体包括：所述读电路用于通过所述第二灵敏放大器，对所述第二灵敏放大器的输入端接收到的电压进行放大处理后，通过所述第二灵敏放大器的输出端输出。
5.如权利要求1-4任一项所述的存储器，其特征在于，
所述锁存电路包括：第一地址锁存电路、第二地址锁存电路；所述第一地址锁存电路用于接收所述第一地址，所述第二地址锁存电路用于接收所述第二地址；
所述译码电路包括：第一译码电路、第二译码电路；所述第一译码电路用于根据所述第一地址在所述M*N个位单元中确定所述第一位单元，所述第二译码电路用于根据所述第二地址在所述M*N个位单元中确定所述第二位单元；
其中，所述第一锁存电路连接所述第一译码电路，所述第二锁存电路连接所述第二译码电路，所述第一译码电路通过所述第一端口连接所述存储阵列，所述第二译码电路通过所述第二端口连接所述存储阵列；
所述读电路包括：第一读电路、第二读电路；所述第一读电路用于通过所述第一位单元的第一端口，读出所述第一位单元存储的数据，所述第二读电路用于通过所述第二位单元的第二端口，读出所述第二位单元存储的数据；
其中，所述第一读电路通过所述第一端口连接所述存储阵列，所述第二读电路通过所述第二端口连接所述存储阵列。
6.如权利要求5所述的存储器，其特征在于，
所述第一译码电路包括第一行译码器和第一列译码器，所述第一行译码器用于根据所述第一地址确定所述第一位单元在所述M*N个位单元中所在行，所述第一列译码器用于根据所述第一地址确定所述第一位单元在所述M*N个位单元中所在列；
和/或，
所述第二译码电路包括第二行译码器和第二列译码器，所述第二行译码器用于根据所述第二地址确定所述第二位单元在所述M*N个位单元中所在行，所述第二列译码器用于根据所述第二地址确定所述第二位单元在所述M*N个位单元中所在列。
7.如权利要求1-6任一项所述的存储器，其特征在于，所述存储器还包括控制电路，所述控制电路连接所述锁存电路、译码电路、所述写电路和所述读电路；
所述控制电路用于接收第一信号、第二信号，所述第一信号用于指示所述存储器通过所述第一端口执行读操作或写操作，所述第二信号用于指示所述存储器通过所述第二端口执行读操作。
8.如权利要求7所述的存储器，其特征在于，所述锁存电路还用于接收读写使能信号，
当所述读写使能信号取第一值时，所述第一信号具体用于指示所述存储器通过所述第一端口执行写操作；
当所述读写使能信号取第二值时，所述第一信号具体用于指示所述存储器通过所述第一端口执行读操作。
9.如权利要求7或8所述的存储器，其特征在于，
所述第一信号包括：第一端口使能信号和第一端口时钟信号；所述控制电路还用于在接收到所述第一信号时，为所述锁存电路、所述译码电路和所述写电路提供时钟信号，或者，为所述锁存电路、所述译码电路和所述读电路提供时钟信号；
所述第二信号包括：第二端口使能信号和第二端口时钟信号；所述控制电路还用于在接收到所述第二信号时，为所述锁存电路、所述译码电路和所述读电路提供时钟信号。
10.一种信号处理方法，其特征在于，包括：
存储器接收指令，所述存储器为权利要求1-9任一项所述的存储器，所述指令包括第一指令或第二指令中的至少一个；其中，所述第一指令携带第一地址，或者，所述第一指令携带所述第一地址和数据；所述第二指令携带第二地址；
在所述指令包括所述第一指令，且所述第一指令携带所述第一地址的情况下，所述存储器根据所述第一指令，通过第一端口读取所述第一地址对应的第一位单元中存储的数据；或者，
在所述指令包括所述第一指令，且所述第一指令携带所述第一地址和所述数据的情况下，所述存储器根据所述第一指令，通过所述第一端口向所述第一位单元写入所述数据；
在所述指令包括所述第二指令的情况下，所述存储器根据所述第二指令，通过第二端口读取所述第二地址对应的第二位单元中存储的数据。
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