JPWO2007091541A1

JPWO2007091541A1 - 半導体記憶装置

Info

Publication number: JPWO2007091541A1
Application number: JP2007557840A
Authority: JP
Inventors: 新居　浩二; 浩二新居
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-02-08
Filing date: 2007-02-06
Publication date: 2009-07-02
Also published as: US20110134706A1; US20090052262A1; WO2007091541A1; US8238192B2

Abstract

回路面積を縮小することが可能なマルチポートの半導体記憶装置を提供する。メモリセルの動作電圧を供給する電源線（ＶＤＷ）について、ワード線が形成される金属配線層（４０１，４０４）と同一の金属配線層に形成し、対応する第１のワード線（ＷＬＡ）と、対応する第２のワード線（ＷＬＢ）との間に互いに隣接して設ける。これにより、たとえば、同一行のメモリセル行がアクセスされた場合に、ワード線のカップリング容量により電源線の電圧レベルが上昇することになる。これにより、同一行アクセスの場合であっても別行アクセス時と同一行アクセス時のＳＮＭをほぼ同じ大きさに保つことができるため、たとえば、ドライバトランジスタのサイズ等を大きくしない場合においても、ＳＮＭの劣化を抑制することができ、回路面積を縮小することが可能となる。

Description

本発明は、半導体記憶装置に関し、特にマルチポートを有するＳＲＡＭ（Static Random Access Memory）に関する。

近年、携帯端末機器の普及に伴い、音声および画像のような大量のデータを高速に処理するデジタル信号処理の重要性が高くなってきている。このような携帯端末機器に搭載する半導体記憶装置として高速なアクセス処理が可能なＳＲＡＭが重要な位置を占めている。

一方、各々のポートを用いて独立してデータ書込および読出が可能なマルチポートの半導体記憶装置が注目されており、マルチポートを有するＳＲＡＭの需要が高まっている。

マルチポートの一種であるデュアルポートの場合、２つのポートから同時にデータ書込および読出を実行することが可能である。

しかしながら、このようなデュアルポートを有するＳＲＡＭの場合、たとえば同時に同一行に対してデータ書込を実行してしまうと、特にこの場合には、メモリセルに高負荷が印加される可能性があり、例外的にそのようなコマンドの入力が一般的に禁止されている。

この点に関して、特開平７−１４１８５９号公報においては、同一行への同時アクセスを簡易に検知する方式についての開示がなされている。

しかしながら、同一行への同時アクセスがあった場合、同時に同一行に対してデータ書込をする場合は禁止されるが、同時にデータ読出を実行する場合には何の障害もなくデータ読出を実行することが可能である。
特開平７−１４１８５９号公報

一方、一般的に、ＳＲＡＭメモリセルを設計する際、データ読出破壊を防ぐためのマージン指標としてスタティックノイズマージン（以下、ＳＮＭとも称する）が知られている。

上述したデュアルポートを有するＳＲＡＭメモリセルの場合、同一行に対して２つのワード線が設けられており、２つのワード線が同時に立ち上がった場合と一方のワード線のみが立ち上がった場合の両方の場合が存在するので、その両方を考慮してＳＮＭを考慮してＳＲＡＭメモリセルのマージン設計をする必要があった。

この点で、一方のワード線のみが立ち上がった場合よりも２つのワード線が同時に立ち上がった場合においては、ＳＮＭが小さくなるという傾向があった。

したがって、デュアルポートを有するＳＲＡＭメモリセルの場合、ＳＮＭを改善する方策として同一行のワード線と電気的に結合されるアクセストランジスタに比べてフリップフロップ回路のインバータを構成するＮチャネルＭＯＳトランジスタのドライバトランジスタのサイズを大きくすることによりＳＮＭを確保する設計としていた。

それゆえ、シングルポートのＳＲＡＭメモリセルに比べて、デュアルポートのＳＲＡＭメモリセルは、トランジスタが２個増えるだけでなく、さらにドライバトランジスタのサイズも大きくする必要があり、全体としてセル面積が増大するという問題があった。

また、ドライバトランジスタのサイズを大きくすることにより、スタンバイ時のリーク電流も増加してしまうという問題も発生していた。

本発明の目的は、上記のような問題を解決するためになされたものであって、回路面積を縮小することが可能なマルチポートの半導体記憶装置を提供することである。

一方、たとえばデュアルポートのＳＲＡＭメモリセルの場合、２つのポートからそれぞれ独立にアクセス可能であるが、たとえば、互いに異なる２つのメモリセル行のワード線をそれぞれ選択した場合に、それぞれのポートからは、互いに異なるメモリセル行のデータ読出しか実行することができず、それらを組み合わせて出力することはできなかった。

本発明の別の目的は、自由度の高いデータ読出が可能なマルチポートの半導体記憶装置を提供することである。

本発明に係る半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、互いに独立の入出力信号の授受を実行する第１および第２のポートと、第１および第２のポートにそれぞれ入力されたアドレスに従ってメモリアレイに対してそれぞれアクセス期間が重なりながら選択可能な選択回路とを備える。

メモリアレイは、メモリセル行にそれぞれ対応して設けられる複数の第１および第２のワード線と、メモリセル列にそれぞれ対応して設けられる複数の第１および第２のビット線と、メモリセル行にそれぞれ対応して設けられ、各々が対応するメモリセル行のメモリセルのフリップフロップ回路の動作電圧を供給するための複数の電源線とを含む。

各メモリセルは、記憶するデータに応じて、第１および第２の記憶ノードを第１および第２の電位レベルの一方および他方にそれぞれ設定するためのフリップフロップ回路を含む。さらに、各メモリセルは、対応する第１のワード線とゲートとが電気的に結合され、対応する第１のビット線とフリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタと、対応する第２のワード線とゲートとが電気的に結合され、対応する第２のビット線とフリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタとを含む。

選択回路は、第１および第２のポートにそれぞれ対応して設けられ、入力されたアドレスに従って行選択指示をそれぞれ出力する第１および第２の行デコーダと、メモリセル行にそれぞれ対応して設けられ、各々が第１および第２の行デコーダからの行選択結果に応じて対応する第１および第２のワード線を駆動するための複数のワードドライバとを含む。

各ワードドライバは、第１および第２の行デコーダの少なくとも一方から行選択指示の入力を受けた場合には、対応するワード線の電圧レベルを所定の電圧レベルに設定する。各メモリセル行において、対応する電源線は、ワード線が形成される金属配線層と同一の金属配線層に形成され、対応する第１のワード線と、対応する第２のワード線との間に互いに隣接して設けられる。

本発明に係る別の半導体記憶装置は、列方向に沿って設けられ、各々が、行列状に配置された複数のメモリセルを有するＮ個のメモリブロックを備える。

また、各々が、メモリブロックに対応して設けられる互いに独立の入出力信号の授受を実行するＮ個の第１および第２のポートと、各々が、メモリブロックに対応する第１および第２のポートにそれぞれ入力されたアドレスに従って対応するメモリブロックに対してそれぞれアクセス期間が重なりながら選択可能なＮ個の選択回路とを備える。

各メモリブロックは、メモリセル行にそれぞれ対応して設けられる複数の第１および第２のワード線と、対応する第１のポートと接続され、メモリセル列にそれぞれ対応して設けられる複数の第１のビット線と、対応する第２のポートと接続され、メモリセル列にそれぞれ対応して設けられる複数の第２のビット線とを含む。各メモリセルは、記憶するデータに応じて、第１および第２の記憶ノードを第１および第２の電位レベルの一方および他方にそれぞれ設定するためのフリップフロップ回路と、対応する第１のワード線とゲートとが電気的に結合され、対応する第１のビット線とフリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタと、対応する第２のワード線とゲートとが電気的に結合され、対応する第２のビット線とフリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタとを含む。各選択回路は、第１および第２のポートにそれぞれ対応して設けられ、入力されたアドレスに従って行選択指示をそれぞれ出力する第１および第２の行デコーダと、メモリセル行にそれぞれ対応して設けられ、各々が第１および第２の行デコーダからの行選択結果に応じて対応する第１および第２のワード線を駆動するための複数のワードドライバとを含む。各々が、メモリブロックの一方側の第１のポートおよび他方側の第２のポートに対応してそれぞれ１個ずつ設けられ、隣接するメモリブロックの第１および第２のポートに対応して設けられた複数の第１および第２のビット線の一方および他方の少なくとも一方とそれぞれ電気的に結合されてデータ読出およびデータ書込を実行するための（Ｎ＋１）個の読出書込回路をさらに備える。同一のメモリブロックが選択されて第１および第２のポートを用いてデータ読出を実行する場合には、同一のメモリブロックの一方側の読出書込回路を用いて、複数の第１のビット線と接続されて第１のポートのデータ読出が実行され、他方側の読出書込回路を用いて、複数の第２のビット線と接続されて第２のポートのデータ読出が実行される。一方側および他方側の２つのメモリブロックが選択されて、第１および第２のポートを用いてデータ読出を実行する場合には、２つのメモリブロックの一方側のメモリブロックに対応して設けられた一方側の読出書込回路を用いて、複数の第１のビット線と接続されて第１のポートのデータ読出が実行され、２つのメモリブロックの他方側のメモリブロックに対応して設けられた他方側の読出書込回路を用いて、複数の第２のビット線と接続されて第２のポートのデータ読出が実行される。

本発明に係るさらに別の半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、互いに独立の入出力信号の授受を実行する第１および第２のポートと、第１および第２のポートに対応して入力されたアドレスに従ってメモリアレイに対してそれぞれアクセス期間が重なりながら選択可能な選択回路とを備える。メモリアレイは、メモリセル行にそれぞれ対応して設けられる複数の第１および第２のワード線と、メモリセル列にそれぞれ対応して設けられる複数の第１および第２のビット線とを含む。各メモリセルは、記憶するデータに応じて、第１および第２の記憶ノードを第１および第２の電位レベルの一方および他方にそれぞれ設定するためのフリップフロップ回路と、対応する第１のワード線とゲートとが電気的に結合され、対応する第１のビット線とフリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタと、対応する第２のワード線とゲートとが電気的に結合され、対応する第２のビット線とフリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタとを含む。選択回路は、第１および第２のポートにそれぞれ対応して設けられ、入力されたアドレスに従って行選択指示をそれぞれ出力する第１および第２の行デコーダと、メモリセル行にそれぞれ対応して設けられ、各々が第１および第２の行デコーダからの行選択結果に応じて対応する第１および第２のワード線を駆動するための複数のワードドライバとを含む。第１のポートに対応して設けられ、複数の第１のビット線とそれぞれ電気的に結合されてデータ読出およびデータ書込を実行するための第１の読出書込回路と、第２のポートに対応して設けられ、複数の第２のビット線とそれぞれ電気的に結合されてデータ読出およびデータ書込を実行するための第２の読出書込回路と、第１の読出書込回路に対応して、メモリセル列にそれぞれ対応して設けられ、各々が、指示に応答して第１のビット線との接続を第２のビット線との電気的な接続に切り換える複数の切換回路とをさらに備える。

本発明に係るさらに別の半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、互いに独立の入出力信号の授受を実行する第１および第２のポートと、第１および第２のポートに対応して入力されたアドレスに従ってメモリアレイに対してそれぞれアクセス期間が重なりながら選択可能な選択回路とを備える。メモリアレイは、メモリセル行にそれぞれ対応して設けられる複数の第１および第２のワード線と、メモリセル列にそれぞれ対応して設けられる複数の第１および第２のビット線とを含む。各メモリセルは、記憶するデータに応じて、第１および第２の記憶ノードを第１および第２の電位レベルの一方および他方にそれぞれ設定するためのフリップフロップ回路と、対応する第１のワード線とゲートとが電気的に結合され、対応する第１のビット線とフリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタと、対応する第２のワード線とゲートとが電気的に結合され、対応する第２のビット線と、フリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタとを含む。選択回路は、入力されたアドレスに従って行選択指示をそれぞれ出力する行デコーダと、各々が、２つの隣接するメモリセル行に対応する第１および第２のワード線にそれぞれ対応して設けられ、行選択結果に基づいて対応する第１および第２のワード線を駆動するための複数のワードドライバユニットとを含む。第１および第２のポートにそれぞれ対応して設けられ、複数の第１および第２のビット線とそれぞれ電気的に結合されてデータ読出およびデータ書込を実行するための第１および第２の読出書込回路をさらに備える。

本発明に係る半導体記憶装置は、各メモリセル行において、メモリセルの動作電圧を供給する電源線は、ワード線が形成される金属配線層と同一の金属配線層に形成され、第１のワード線と、第２のワード線との間に互いに隣接して設けられる。これに従い、同一行のメモリセル行のアクセス時には、第１および第２のワード線が選択されることに従ってカップリング容量により電源線に浮き上がりが生じるため通常の電圧レベルよりも高く設定される。これにより、ドライバトランジスタのサイズ等を大きくしない場合においても、同一行のメモリセル行をアクセスする際、電源電圧の増加に伴いＳＮＭの劣化を抑制することができるため、回路面積を縮小することが可能となる。

本発明に係る別の半導体記憶装置は、Ｎ個のメモリブロックを設けて、Ｎ個のメモリブロックの一方側の第１のポートおよび他方側の第２のポートに対応してそれぞれ１個ずつ設けられ、隣接するメモリブロックの第１および第２のポートに対応して設けられた複数の第１および第２のビット線の一方および他方の少なくとも一方とそれぞれ電気的に結合されてデータ読出およびデータ書込を実行するための（Ｎ＋１）個の読出書込回路をさらに設ける。

当該構成により、隣接する２つのメモリブロック間に設けられた読出書込回路は、当該隣接する２つのメモリブロックにおいて共有されるため回路面積を縮小することが可能となる。

本発明に係るさらに別の半導体記憶装置は、メモリセル列に対応して設けられ、外部からの制御指示に応答して対応する第１および第２のビット線の一方のビット線との接続を他方のビット線との電気的な接続に切り換える切換回路を設ける。

これにより、第１および第２の読出書込回路にそれぞれ異なる２つのメモリセル行のデータ読出が実行される場合において、切換回路を用いることにより、ビット線の接続を切換可能であるため、互いに異なる２つのメモリセル行のワード線をそれぞれ選択した場合に、各メモリセル行のデータを組み合わせて出力することができるため、自由度の高いデータ読出を実行することができる。

本発明の実施の形態１に従う半導体記憶装置１の概略ブロック図である。本発明の実施の形態１に従うメモリセルＭＣの構成を説明する図である。本発明の実施の形態１に従うワードドライバＷＤの回路構成図である。本発明の実施の形態１に従うメモリセルＭＣの下層領域のレイアウト構造を説明する詳細な図である。比較例として用いる従来のメモリセルＭＣの下層領域のレイアウト構造を説明する詳細な図である。本発明の実施の形態１に従うメモリセルＭＣの上層領域の第１の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。本発明の実施の形態１に従うメモリセルＭＣの上層領域の第２の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。本発明の実施の形態１に従うメモリセルＭＣの上層領域の第３の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。本発明の実施の形態１に従うレイアウト構成に基づくワード線および電源線の関係を説明する図である。別行アクセスおよび同一行アクセスの際の電源線の浮き上がりについて説明する図である。本発明の実施の形態１に従う同一行アクセスおよび別行アクセスにおける電源線ＶＭとワード線ＷＬＡ，ＷＬＢの電圧関係を説明する図である。本発明の実施の形態１に従うスタティックノイズマージンを説明する図である。本発明の実施の形態２に従う半導体記憶装置１＃の概略ブロック図である。本発明の実施の形態２に従うセレクタ回路ＳＬＣの回路構成図である。本発明の実施の形態２に従う半導体記憶装置１＃が動作する場合を説明する図である。フルスペックＨＤＴＶ（High Definition TV）解像度の画素数を示した図である。バッファメモリにマッピングする場合を説明する概念図である。動画像の動き検出等の画像処理において、パネルの任意の先頭座標から画素データ群を読み出す場合を説明する図である。８画素データに対してアクセスする場合の例を説明する図である。本発明の実施の形態２の変形例１に従う半導体記憶装置１＃ａの概略ブロック図である。本発明の実施の形態２の変形例１に従う半導体記憶装置１＃ａが動作する場合を説明する図である。本発明の実施の形態２の変形例２に従う半導体記憶装置１＃ｂの概略ブロック図である。本発明の実施の形態２の変形例２に従う行系の選択動作を実行する回路群を説明する図である。アドレス判定部に含まれるアドレス判定回路６を構成する論理回路を説明する図である。本発明の実施の形態３に従う半導体記憶装置の概略構成を説明する図である。異なる２つのメモリアレイ２０ａおよび２０ｂが選択された場合に２つのポートからのデータ読出および書込を実行する場合の別の例を説明する図である。本発明の実施の形態３の変形例に従う半導体記憶装置の概略構成を説明する図である。

符号の説明

１，１＃，１＃ａ，１＃ｂ半導体記憶装置、５ａ，５ｂ，５ｃ，５ｄコントロール回路、１０ａ，１０ｂ，１０ｃ，１０ｄ行デコーダ、１５ａ，１５ｂ，１５ｃ，１５ｄセンスアンプ／ライトドライバ、ＷＤワードドライバ、ＷＤＵＡＧａ，ＷＤＵＡＧｂ，ＷＤＵＡＧｃ，ＷＤＵＢＧａ，ＷＤＵＢＧｂ，ＷＤＵＢＧｃワードドライバユニット群、ＳＬＣ０〜ＳＬＣｍ−１セレクタ回路。

以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。

（実施の形態１）
図１は、本発明の実施の形態１に従う半導体記憶装置１の概略ブロック図である。

図１を参照して、本発明の実施の形態１に従う半導体記憶装置１は、ポートＰＡ用のコントロール回路５ａと、ポートＰＢ用のコントロール回路５ｂと、ポートＰＡ用のセンスアンプ／ライトドライバ１５ａと、ポートＰＢ用のセンスアンプ／ライトドライバ１５ｂと、ポートＰＡ用の行デコーダ１０ａと、ポートＰＢ用の行デコーダ１０ｂと、メモリアレイ２０と、ワードドライバＷＤ０〜ＷＤｎ−１とを備える。

コントロール回路５ａは、ポートＰＡから入力されたアドレス信号ＡＤＡの入力に基づいて、行デコーダ１０ａにバッファ処理した内部行アドレス信号ＩＡＤＡを出力する。さらに、コントロール回路５ａは、ポートＰＡから入力されたコマンド信号ＣＭＤＡに基づいて所定の動作を実行するように他の周辺回路に対して必要な指示あるいは制御を実行する。例えばデータ読出時においては、センスアンプ／ライトドラバ１５ａを制御して、ビット線を介して読み出された記憶データを外部に読出データＤＯＡとして出力するように指示し、データ書込時には、外部から入力される書込データＤＩＡについてビット線を介して選択されたアドレスに従うメモリセルに対して書込むように指示する。

コントロール回路５ｂもコントロール回路５ａと同様であり、ポートＰＢから入力されたアドレス信号ＡＤＢの入力に基づいて、行デコーダ１０ｂにバッファ処理した内部行アドレス信号ＩＡＤＢを出力する。さらに、コントロール回路５ｂは、ポートＰＢから入力されたコマンド信号ＣＭＤＢに基づいて所定の動作を実行するように他の周辺回路に対して必要な指示あるいは制御を実行する。例えばデータ読出時においては、センスアンプ／ライトドラバ１５ｂを制御して、ビット線を介して読み出された記憶データを外部に読出データＤＯＢとして出力するように指示し、データ書込時には、外部から入力される書込データＤＩＢについてビット線を介して選択されたアドレスに従うメモリセルに対して書込むように指示する。なお、図示しないがコントロール回路５ａ，５ｂは、クロック信号に同期してアドレス信号およびコマンド信号の入力に基づく一連の処理を実行するものとする。なお、コントロール回路５ｂには、コントロール回路５ａに入力されるコマンドＣＭＤＡが入力されており、両方のコントロール回路５ａ，５ｂがともに書込コマンドを選択する場合には、例外的にコントロール回路５ｂにおける書込コマンドは実行されないように制御される。他の場合については、動作上書込コマンドと読出コマンドとが両ポートを用いて実行することが可能であるが、本例においては、簡易のためコントロール回路５ａ，５ｂに入力されるコマンドＣＭＤとしてはともに読出コマンドであるとして以下に説明する。

行デコーダ１０ａは、コントロール回路５ａよりバッファ処理された内部行アドレス信号ＩＡＤＡの入力に基づいて行選択結果であるデコード信号をワードドライバＷＤ０〜ＷＤｎ−１（以下、総括してワードドライバＷＤとも称する）に出力する。同様に、行デコーダ１０ｂは、コントロール回路５ｂよりバッファ処理された内部行アドレス信号ＩＡＤＢの入力に基づいて行選択結果であるデコード信号をワードドライバＷＤ０〜ＷＤｎ−１に出力する。行デコーダ１０ａは、複数の論理回路ＡＤで構成され、入力された内部行アドレス信号の組合せの一つに基づいて対応するワードドライバＷＤに対して本例においては「Ｈ」レベルのデコード信号（行選択信号）が出力されるものとする。

メモリアレイ２０は、行列状に集積配置された複数のメモリセルＭＣを有する。
メモリアレイ２０は、メモリセル行にそれぞれ対応して設けられるポートＰＡおよびＰＢ用の複数のワード線ＷＬＡ，ＷＬＢを有する。そして、さらに、メモリアレイ２０は、メモリセル行にそれぞれ対応して設けられ、後述する電源電圧の供給を受ける電源線ＶＤＷを有する。

本例においてはｎ行のメモリセル行が配置されており、一例として第１行目と第ｎ行目のメモリセル行にそれぞれ対応してワード線ＷＬＡ０，ＷＬＢ０およびＷＬＡｎ−１，ＷＬＢｎ−１が示されている。

また、メモリセル列にそれぞれ対応してポートＰＡおよびＰＢ用のビット線対ＢＬＡＰおよびＢＬＢＰが設けられる。

本例においてはｍ個のメモリセル列が配置されており、一例として第１列目と第ｍ列目のメモリセル列にそれぞれ対応してビット線対ＢＬＡＰ０，ＢＬＢＰ０およびＢＬＡＰｍ−１，ＢＬＢＰｍ−１が示されている。

各ビット線対は、互いに相補の２本のビット線を有し、ビット線対ＢＬＡＰ０は、ビット線ＢＬＡ０，／ＢＬＡ０を含む（以下、総括してビット線ＢＬＡ，／ＢＬＡとも称する）。同様にビット線対ＢＬＢＰ０は、ビット線ＢＬＢ０，／ＢＬＢ０を含む（以下、総括してビット線ＢＬＢ，／ＢＬＢとも称する）。

ワードドライバＷＤは、メモリセル行にそれぞれ対応して設けられ、行デコーダ１０ａ，１０ｂから出力されるデコード信号に基づいて対応するワード線ＷＬＡもしくはＷＬＢを選択的に活性化するとともにメモリセル行にそれぞれ対応して設けられた後述する電源線ＶＤＷを駆動する。

センスアンプ／ライトドライバ１５ａ，１５ｂは、コントロール回路５ａ，５ｂからの指示に応答してデータ読出時において、ビット線対ＢＬＡＰもしくはＢＬＢＰに伝達されたデータを増幅して読出データＤＯＡ，ＤＯＢとして出力する。また、データ書込時において、ビット線対ＢＬＡＰもしくはＢＬＢＰに書込データＤＩＡ，ＤＩＢに応じた電圧レベルをビット線対ＢＬＡＰもしくはＢＬＢＰに伝達する。

図２は、本発明の実施の形態１に従うメモリセルＭＣの構成を説明する図である。
図２を参照して、本発明の実施の形態１に従うメモリセルＭＣは、トランジスタＰＴ１，ＰＴ２，ＮＴ１〜ＮＴ８を含む。なお、トランジスタＰＴ１，ＰＴ２は、一例としてＰチャネルＭＯＳトランジスタとする。また、トランジスタＮＴ１〜ＮＴ８は、一例としてＮチャネルＭＯＳトランジスタとする。ここで、トランジスタＮＴ５〜ＮＴ８は、ビット線と記憶ノードとの間に設けられるアクセストランジスタである。また、トランジスタＮＴ１〜ＮＴ４，ＰＴ１，ＰＴ２は、メモリセルＭＣ内においてインバータを構成するドライバトランジスタである。

トランジスタＰＴ１は、電源電圧が供給される電源線ＶＤＷと記憶ノードＮｄ０との間に配置され、そのゲートは記憶ノードＮｄ１と電気的に結合される。トランジスタＮＴ１は、記憶ノードＮｄ０と接地電圧ＧＮＤとの間に配置され、そのゲートは記憶ノードＮｄ１と電気的に結合される。トランジスタＮＴ２は、トランジスタＮＴ１とともに記憶ノードＮｄ０と接地電圧ＧＮＤとの間に並列に配置され、そのゲートは記憶ノードＮｄ１と電気的に結合される。トランジスタＰＴ２は、電源線ＶＤＷと記憶ノードＮｄ１との間に配置され、そのゲートは記憶ノードＮｄ０と電気的に結合される。トランジスタＮＴ３は、記憶ノードＮｄ１と接地電圧ＧＮＤとの間に配置され、そのゲートは記憶ノードＮｄ０と電気的に結合される。トランジスタＮＴ４は、トランジスタＮＴ３とともに記憶ノードＮｄ１と接地電圧ＧＮＤとの間に並列に配置され、そのゲートは記憶ノードＮｄ０と電気的に結合される。このトランジスタＰＴ１，ＰＴ２およびＮＴ１〜ＮＴ４は、記憶ノードＮｄ０およびＮｄ１の信号レベルを保持するための、２個のＣＭＯＳインバータを形成し、クロスカップリングされることによりＣＭＯＳ型のフリップフロップ回路となる。

アクセストランジスタＮＴ７は、記憶ノードＮｄ０とビット線ＢＬＡとの間に配置され、そのゲートはワード線ＷＬＡと電気的に結合される。アクセストランジスタＮＴ８は、記憶ノードＮｄ１とビット線／ＢＬＡとの間に配置され、そのゲートはワード線ＷＬＡと電気的に結合される。アクセストランジスタＮＴ５は、記憶ノードＮｄ０とビット線ＢＬＢとの間に配置され、そのゲートはワード線ＷＬＢと電気的に結合される。アクセストランジスタＮＴ６は、記憶ノードＮｄ１とビット線／ＢＬＢとの間に配置され、そのゲートはＷＬＢと電気的に結合される。

記憶ノードＮｄ０および記憶ノードＮｄ１に対するデータ書込および読出は、ワード線ＷＬＡもしくはワード線ＷＬＢの活性化（Ｈレベル）に応答するアクセストランジスタＮＴ７およびアクセストランジスタＮＴ８のオンあるいはアクセストランジスタＮＴ５およびＮＴ６のオンによって、記憶ノードＮｄ０およびＮｄ１とビット線ＢＬＡおよび／ＢＬＡあるいはビット線ＢＬＢおよび／ＢＬＢとがそれぞれ電気的に結合されることによって実行される。

たとえば、ワード線ＷＬＡが非活性化（Ｌレベル）されて、アクセストランジスタＮＴ７およびＮＴ８がオフしている場合には、記憶ノードＮｄ０およびＮｄ１に保持されるデータレベルに応じて、それぞれのＣＭＯＳインバータにおいて、Ｎ型およびＰ型ＭＯＳトランジスタの一方がオンする。これにより、メモリセルに保持されるデータレベルに応じて、記憶ノードＮｄ０およびＮｄ１は、データの「Ｈ」レベルに対応する電源電圧およびデータの「Ｌ」レベルに対応する接地電圧ＧＮＤのうち一方および他方とそれぞれ結合される。これにより、周期的にワード線ＷＬＡをオンしてリフレッシュ動作を実行することなく、スタンバイ状態時においてメモリセル内にデータを保持することが可能となる。ワード線ＷＬＢについてもＷＬＡと同様であるのでその詳細な説明は繰り返さない。

図３は、本発明の実施の形態１に従うワードドライバＷＤの回路構成図である。
図３を参照して、本発明の実施の形態１に従うワードドライバＷＤは、ワード線ＷＬＡに対応して設けられるワードドライバユニットＷＤＵＡと、ワード線ＷＬＢに対応して設けられるワードドライバユニットＷＤＵＢと、電源線ＶＤＷを駆動する電源線ユニットＶＤＲとを含む。

ワードドライバユニットＷＤＵＡは、インバータＩＶ０と、ＰチャネルＭＯＳトランジスタＰＴＡ１と、ＮチャネルＭＯＳトランジスタＮＴＡ１とを含む。

ワードドライバユニットＷＤＵＢは、インバータＩＶ１と、ＰチャネルＭＯＳトランジスタＰＴＢ１と、ＮチャネルＭＯＳトランジスタＮＴＢ１とを含む。

トランジスタＰＴＡ１は、電源電圧ＶＤＤとワード線ＷＬＡとの間に配置され、トランジスタＰＴＡ１のゲートはインバータＩＶ０を介するデコード信号ＷＳＡの反転信号の入力を受ける。トランジスタＮＴＡ１は、接地電圧ＧＮＤとワード線ＷＬＡとの間に配置され、トランジスタＮＴＡ１のゲートはインバータＩＶ０を介するデコード信号ＷＳＡの反転信号の入力を受ける。

トランジスタＰＴＢ１は、電源電圧ＶＤＤとワード線ＷＬＢとの間に配置され、トランジスタＰＴＢ１のゲートはインバータＩＶ１を介するデコード信号ＷＳＢの反転信号の入力を受ける。トランジスタＮＴＢ１は、接地電圧ＧＮＤとワード線ＷＬＢとの間に配置され、トランジスタＮＴＢ１のゲートはインバータＩＶ１を介するデコード信号ＷＳＢの反転信号の入力を受ける。

電源線ユニットＶＤＲは、ＮＡＮＤ回路ＮＤ１と、ＰチャネルＭＯＳトランジスタＰＴＣ１とを含む。ＮＡＮＤ回路ＮＤ１は、デコード信号ＷＳＡの反転信号およびデコード信号ＷＳＢの反転信号の入力を受けて、ＮＡＮＤ論理演算結果をトランジスタＰＴＣ１のゲートに出力する。トランジスタＰＴＣ１は、電源電圧ＶＤＤと電源線ＶＤＷとの間に設けられ、そのゲートは、ＮＡＮＤ回路ＮＤ１の入力を受ける。

次に、本発明の実施の形態１に従うワードドライバＷＤの動作について説明する。
ポートＰＡおよびＰＢ用のデコード信号ＷＳＡ，ＷＳＢは、通常の非活性化状態においては、「Ｌ」レベルに設定されており、活性化状態においては、「Ｈ」レベルに設定される。

これに伴い、例えばワードドライバユニットＷＤＵＡにおいて、ポートＰＡ用のデコード信号ＷＳＡが「Ｈ」レベルになるとトランジスタＰＴＡ１がオンし、ワード線ＷＬＡは、初期状態の「Ｌ」レベルから「Ｈ」レベルに変化し、ワード線ＷＬＡが活性化される。なお、デコード信号ＷＳＡが「Ｌ」レベルの場合には、トランジスタＮＴＡ１がオンしているためワード線ＷＬＡは「Ｌ」レベルに設定されている。

同様に、ワードドライバユニットＷＤＵＢにおいて、ポートＰＢ用デコード信号ＷＳＢが「Ｈ」レベルになるとトランジスタＰＴＢ１がオンし、ワード線ＷＬＢは、初期状態の「Ｌ」レベルから「Ｈ」レベルに変化し、ワード線ＷＬＢが活性化される。なお、デコード信号ＷＳＢが「Ｌ」レベルの場合には、トランジスタＮＴＢ１がオンしているためワード線ＷＬＢは「Ｌ」レベルに設定されている。

ポートＰＡおよびＰＢにおいて互いに異なる行アドレスが選択された場合（以下、単に別行アクセスとも称する）にはワード線ＷＬＡ，ＷＬＢの一方の電圧レベルは「Ｈ」レベル（電圧ＶＤＤレベル）に駆動される。

次に、ポートＰＡ，ＰＢ同時に同一行の行アドレスが選択された場合（以下、単に同一行アクセスとも称する）について考える。この場合には、デコード信号ＷＳＡ，ＷＳＢがともに「Ｈ」レベルになる。なお、本例においては、説明の簡易のために一例として同時に同一行の行アドレスが選択された場合について説明するが、本願の同一行アクセスは、同時に同一行の行アドレスが選択された場合に限られず、たとえば同一行の行アドレスがそれぞれ異なるタイミングで選択された場合であっても互いに同一行をアクセスするアクセス期間が重なる場合も含むものとする。

ここで、電源線ユニットＶＤＲについて説明する。ポートＰＡおよびＰＢ用のデコード信号ＷＳＡ，ＷＳＢが通常の非活性化状態においては、「Ｌ」レベルであるためこの場合には、ＮＡＮＤ回路ＮＤ１の出力信号は「Ｌ」レベルであり、トランジスタＰＴＣ１がオンして、電源電圧ＶＤＤは、電源線ＶＤＷと電気的に結合されている。すなわち、電源線ＶＤＷは、電源電圧ＶＤＤにプリチャージされた状態に設定されている。

一方、ポートＰＡおよびＰＢのデコード信号ＷＳＡ，ＷＳＢのいずれか一方が「Ｈ」レベルに活性化された場合には、ＮＡＮＤ回路ＮＤ１の出力信号は「Ｈ」レベルとなり、トランジスタＰＴＣ１はオフして、電源線ＶＤＷは、開放状態（オープン状態）に設定される。

図４は、本発明の実施の形態１に従うメモリセルＭＣの下層領域のレイアウト構造を説明する詳細な図である。ここでは、第１の金属配線層までが示されている。

図４を参照して、本発明の実施の形態１に従うメモリセルＭＣは、上述したように１０個のトランジスタを含む。具体的には、トランジスタＮＴ１〜ＮＴ８と、トランジスタＰＴ１，ＰＴ２とを含む。

ここで、トランジスタのレイアウトについて説明する。本例においては、両側にＰ型のウェル構造（ＰＷ）でＮチャネルＭＯＳトランジスタが形成され、その間にＮ型のウェル構造（ＮＷ）でＰチャネルＭＯＳトランジスタが形成される。

基板に対してＹ軸方向に沿って各トランジスタのソース領域およびドレイン領域となる拡散層が形成される。

具体的には、Ｙ軸方向に沿ってトランジスタＮＴ７，ＮＴ２，ＮＴ３，ＮＴ６の拡散層１００が形成される。また、トランジスタＰＴ１とＰＴ２との拡散層１２０が形成される。また、トランジスタＮＴ５，ＮＴ１，ＮＴ４，ＮＴ８の拡散層１１０が形成される。

拡散層１００は、４つのトランジスタＮＴ７，ＮＴ２，ＮＴ３，ＮＴ６のゲート領域により４分割されてソース／ドレイン領域を形成する。拡散層１２０は、２つのトランジスタＰＴ１，ＰＴ２のゲート領域により２分割されてソース／ドレイン領域を形成する。拡散層１１０は、４つのトランジスタＮＴ５，ＮＴ１，ＮＴ４，ＮＴ８のゲート領域により４分割されてソース／ドレイン領域を形成する。

トランジスタＮＴ１〜ＮＴ６およびＰＴ１，ＰＴ２のゲート領域を構成するゲートポリシリコンゲートはＸ軸方向に沿って形成されている。

トランジスタＮＴ７の拡散層１００は、ポリシリコンゲート１０３によりソース領域およびドレイン領域に分けられ、それぞれ設けられコンタクト１０１および１０５を介して上層のメタルと電気的に結合される。また、ゲート領域において、トランジスタＮＴ７のポリシリコンゲート１０３の上部にゲート電極１０２が設けられる。ゲート電極１０２は、コンタクト１０４を介して上層のメタルと電気的に結合される。

また、トランジスタＮＴ２の拡散層１００は、ポリシリコンゲート１２３によりソース領域およびドレイン領域に分けられ、それぞれ設けられたコンタクト１０５および１３５を介して上層のメタルと電気的に結合される。コンタクト１０５は、トランジスタＮＴ７およびＮＴ２において、ともに共通コンタクトとして設けられる。また、トランジスタＮＴ２のポリシリコンゲート１２３の上部に後述するトランジスタＰＴ１およびＮＴ５の共通のゲート電極１２２が設けられる。ゲート電極１２４は、コンタクト１２４を介して上層のメタルと電気的に結合される。なお、ポリシリコンゲート１２３は、拡散層１００，１２０および１１０を跨るように形成されている。

トランジスタＮＴ３の拡散層１００は、ポリシリコンゲート１３６によりソース領域およびドレイン領域に分けられ、それぞれ設けられたコンタクト１３５および１３７を介して上層のメタルと電気的に結合される。コンタクト１３５は、トランジスタＮＴ２およびＮＴ３の共通コンタクトとして設けられる。また、トランジスタＮＴ３のポリシリコンゲート１３６の上部に後述するトランジスタＰＴ２およびＮＴ４の共通のゲート電極１３２が設けられる。ゲート電極１３２は、コンタクト１３３を介して上層のメタルと電気的に結合される。なお、ポリシリコンゲート１３６は、拡散層１００，１２０および１１０を跨るように形成されている。

トランジスタＮＴ６の拡散層１００は、ポリシリコンゲート１３９によりソース領域およびドレイン領域に分けられ、それぞれ設けられたコンタクト１３７および１４１を介して上層のメタルと電気的に結合される。コンタクト１３７は、トランジスタＮＴ６およびＮＴ３の共通コンタクトとして設けられる。また、トランジスタＮＴ６のポリシリコンゲートの上部にゲート電極１４２が設けられる。ゲート電極１４２は、コンタクト１４３を介して上層のメタルと電気的に結合される。

トランジスタＰＴ１の拡散層１２０は、ポリシリコンゲート１２３によりソース領域およびドレイン領域にそれぞれ分けられ、それぞれ設けられたコンタクト１２６および１２１を介して上層のメタルと電気的に結合される。そして、トランジスタＰＴ１のゲート電極１２２は、ポリシリコンゲート１２３の上部に設けられ上述したようにトランジスタＮＴ２およびＮＴ１と共有される構成である。

トランジスタＰＴ２の拡散層１２０は、ポリシリコンゲート１３６によりソース領域およびドレイン領域にそれぞれ分けられ、それぞれ設けられたコンタクト１２６およびコンタクト１３０を介して上層のメタルと電気的に結合される。そして、トランジスタＰＴ２のゲート電極１３３は、ポリシリコンゲート１３６の上部に設けられ上述したようにトランジスタＮＴ３およびＮＴ４と共有される構成である。また、コンタクト１２６は、トランジスタＰＴ１およびＰＴ２の共通コンタクトとして設けられる。

トランジスタＮＴ５の拡散層１１０は、ポリシリコンゲート１１３によりソース領域およびドレイン領域にそれぞれ分けられ、それぞれ設けられたコンタクト１１１および１１５を介して上層のメタルと電気的に結合される。トランジスタＮＴ５のポリシリコンゲート１１３の上部にゲート電極１１２が設けられる。ゲート電極１１２は、コンタクト１１４を介して上層のメタルと電気的に結合される。

トランジスタＮＴ１の拡散層１１０は、ポリシリコンゲート１２３によりソース領域およびドレイン領域に分けられ、それぞれ設けられたコンタクト１２９およびコンタクト１１５を介して上層のメタルと電気的に結合される。そして、トランジスタＮＴ１のゲート電極１２２は、ポリシリコンゲート１２３の上部に設けられ上述したようにトランジスタＮＴ２およびＰＴ１と共有される構成である。また、コンタクト１１５は、トランジスタＮＴ５およびＮＴ１の共通コンタクトとして設けられる。

トランジスタＮＴ４の拡散層１１０は、ポリシリコンゲート１３６によりソース領域およびドレイン領域に分けられ、それぞれ設けられたコンタクト１２９およびコンタクト１１５を介して上層のメタルと電気的に結合される。そして、トランジスタＮＴ４のゲート電極１３２は、ポリシリコンゲート１３６の上部に設けられ上述したようにトランジスタＮＴ３およびＰＴ２と共有される構成である。また、コンタクト１２９は、トランジスタＮＴ１およびＮＴ４の共通コンタクトとして設けられる。

トランジスタＮＴ８の拡散層１１０は、ポリシリコンゲート１５３によりソース領域およびドレイン領域に分けられ、それぞれ設けられたコンタクト１５１およびコンタクト１５５を介して上層のメタルと電気的に結合される。トランジスタＮＴ８のポリシリコンゲート１５３の上部にゲート電極１５２が設けられる。ゲート電極１５２は、コンタクト１５４を介して上層のメタルと電気的に結合される。

ここでは、Ｙ軸方向に沿って設けたトランジスタＮＴ１〜ＮＴ８を形成する拡散層１００および１１０の形状が直線状に均一な幅でレイアウトした構成について示している。

図５は、比較例として用いる従来のメモリセルＭＣの下層領域のレイアウト構造を説明する詳細な図である。ここでは、第１の金属配線層までが示されている。

図４と比較して異なるのは、拡散層１００および１１０が拡散層１００＃および１１０＃に置換された点と、ポリシリコンゲート１０３，１１３，１２３，１３６，１３９，１５３がそれぞれポリシリコンゲート１０３＃，１１３＃，１２３＃，１３６＃，１３９＃，１５３＃に置換された点が異なる。その他の点については同様であるのでその詳細な説明は繰り返さない。

図５に示される構成は、拡散層１００＃において、ドライバトランジスタを形成するトランジスタＮＴ２，ＮＴ３の幅が略２倍程度拡散層１００よりも大きい場合が示されている。同様に拡散層１１０３において、ドライバトランジスタを形成するトランジスタＮＴ１，ＮＴ４の幅が略２倍程度拡散層１００よりも大きい場合が示されている。そして、これに伴って拡散層１００＃および１１０＃を跨って設けられるポリシリコンゲート１０３＃，１１３＃，１２３＃，１３６＃，１３９＃，１５３＃も拡散層の幅の増加に従ってポリシリコンゲート１０３，１１３，１２３，１３６，１３９，１５３よりも長く設計する必要がある。すなわち、従来構成の単一のメモリセルＭＣのＸ軸方向の長さｘ２は、本発明の実施の形態１に従うメモリセルＭＣの長さｘ１よりも長くなるように設計される必要がある。

上述したようにデュアルポートを有するＳＲＡＭメモリセルの場合、従来のＳＲＡＭメモリセルにおいてはＳＮＭを改善する方策として同一行のワード線と電気的に結合されるアクセストランジスタに比べてフリップフロップ回路のインバータを構成するＮチャネルＭＯＳトランジスタであるドライバトランジスタ（ＮＴ２，ＮＴ３，ＮＴ１，ＮＴ４）のサイズを大きくすることによりＳＮＭを確保する設計としていた。

したがって、従来のデュアルポートのＳＲＡＭメモリセルは、ドライバトランジスタのサイズを大きくする必要があり、全体としてセル面積が増大する構成であった。

これに対して、本発明の実施の形態１に従うメモリセルは、ドライバトランジスタのサイズを大きくすることなくＳＮＭを確保することが可能な後述する方式が採用されるため従来のメモリセルのセル面積よりも小さいデュアルポートのＳＲＡＭメモリセルを実現することが可能となる。

図６は、本発明の実施の形態１に従うメモリセルＭＣの上層領域の第１の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。

図６を参照して、コンタクト１０４およびコンタクト１４３を介してそれぞれトランジスタＮＴ７およびＮＴ６のゲート電極を電気的に結合するメタル２００が設けられる。メタル２００は、コンタクト２０１を介して上層（２層）のメタルと電気的に結合される。

また、トランジスタＮＴ７においてソース領域に設けられたコンタクト１０１と電気的に結合され、コンタクト２０６を介して上層（２層）のメタルと電気的に結合されるメタル２０５が設けられる。

また、メタル２０４は、コンタクト１０５，１２１，１１５を介してそれぞれトランジスタＮＴ２，ＰＴ１，ＮＴ５，ＮＴ１とそれぞれ電気的に結合されるとともにコンタクト１３３を介して、トランジスタＮＴ３，ＰＴ２，ＮＴ４のゲート電極１３２のコンタクト１３３と電気的に結合される。すなわち、メタル２０４によりノードＮｄ０に対応する領域が形成される。

また、メタル２１５は、コンタクト１３７，１３０，１５１を介してそれぞれトランジスタＮＴ６，ＰＴ２，ＮＴ４，ＮＴ８とそれぞれ電気的に結合されるとともにコンタクト１２４を介して、トランジスタＮＴ２，ＰＴ１，ＮＴ１のゲート電極１２２のコンタクト１２４と電気的に結合される。すなわち、メタル２１５によりノードＮｄ１に対応する領域が形成される。

また、トランジスタＮＴ５においてソース領域に設けられたコンタクト１１１と電気的に結合され、コンタクト２０８を介して上層のメタルと電気的に結合されるメタル２０７が設けられる。コンタクト１１４および１５４を介してそれぞれトランジスタＮＴ５およびＮＴ８のゲート電極を電気的に結合するメタル２０９が設けられる。メタル２０９は、コンタクト２１０を介して上層（２層）のメタルと電気的に都合される。

また、トランジスタＮＴ８においてソース領域に設けられたコンタクト１５５と電気的に結合され、コンタクト２１２を介して上層のメタルと電気的に結合されるメタル２１１が設けられる。また、トランジスタＮＴ６においてソース領域に設けられたコンタクト１４１と電気的に結合され、コンタクト２１４を介して上層のメタルと電気的に結合されるメタル２１２が設けられる。

また、トランジスタＮＴ２およびＮＴ３の共通コンタクト１３５と電気的に結合され、コンタクト２０３を介して上層のメタルと電気的に結合されるメタル２０２が設けられる。また、トランジスタＮＴ１およびＮＴ４の共通コンタクト１２９と電気的に結合され、コンタクト２１７を介して上層のメタルと電気的に結合されるメタル２１６が設けられる。また、トランジスタＰＴ１およびＰＴ２の共通コンタクト１２６と電気的に結合され、コンタクト２１９を介して上層のメタルと電気的に結合されるメタル２１８が設けられる。

図７は、本発明の実施の形態１に従うメモリセルＭＣの上層領域の第２の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。

図７を参照して、ここでは、Ｙ軸方向に沿ってメタルが設けられる。具体的には、コンタクト２０６を介して電気的に結合されるメタル３０１と、コンタクト２０３を介して電気的に結合されるメタル３０２と、コンタクト２１４を介して電気的に結合されるメタル３０３と、コンタクト２１９を介して電気的に結合されるメタル３０４と、コンタクト２０８を介して電気的に結合されるメタル３０５と、コンタクト２１７を介して電気的に結合されるメタル３０６と、コンタクト２１２を介して電気的に結合されるメタル３０７と、コンタクト２１０を介して電気的に結合されるメタル３０８とが設けられる。

メタル３０１，３０３は、図２で説明したビット線ＢＬＡ，／ＢＬＡとして用いられる。また、メタル３０５，３０７は、ビット線ＢＬＢ，／ＢＬＢとして用いられる。メタル３０２，３０６は後述するが、接地電圧ＧＮＤを供給する電圧供給線と電気的に結合される。

図８は、本発明の実施の形態１に従うメモリセルＭＣの上層領域の第３の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。

図８を参照して、ここでは、Ｘ軸方向に沿ってメタルが設けられる。具体的には、コンタクト４１０および４１１を介してメタル３０２および３０６とそれぞれ電気的に結合されるメタル４０９と、コンタクト４００を介してメタル３００と電気的に結合されるメタル４０１と、コンタクト４０３を介してメタル３０４と電気的に結合されるメタル４０２と、コンタクト４０５を介してメタル３０８と電気的に結合されるメタル４０４と、コンタクト４０７および４０８を介してメタル３０２および３０６とそれぞれ電気的に結合されるメタル４０６とが設けられる。

メタル４０１，４０４は、それぞれ図２で説明したワード線ＷＬＡ，ＷＬＢとして用いられる。また、メタル４０２は、上述した電源電圧ＶＤＤを供給する電源線ＶＤＷとして用いられる。メタル４０６，４０９は、接地電圧ＧＮＤを供給する電圧供給線ＶＧＳとして用いられる。

当該構成に示されるようにメモリセルＭＣの動作電圧として供給される電源電圧ＶＤＤが供給される電源線は、ワード線ＷＬＡとＷＬＢとの間に設けられ、ワード線ＷＬＡおよびＷＬＢと互いに隣接した状態で設けられる。なお、上述したようにワード線ＷＬＡ，ＷＬＢと電源電圧ＶＤＤを供給する電源線ＶＤＷは、同一の金属配線層（第３層）を用いて形成される。

図９は、本発明の実施の形態１に従うレイアウト構成に基づくワード線および電源線の関係を説明する図である。

図９に示されるように、ワード線ＷＬＡとＷＬＢとの間に隣接して電源線を設けた場合、ワード線ＷＬＡおよびＷＬＢと電源線ＶＤＷとの間にカップリング容量が働くことになる。このカップリング容量の影響により電源線ＶＤＷの電位レベルは、アクセス時に浮き上がることになる。なお、上述したように電源線ＶＤＷは、アクセス時においては、電源電圧ＶＤＤにプリチャージされた状態であるとともに開放状態に設定される。

一例としてワード線ＷＬＡとＷＬＢとの間に働くカップリング容量をＣ１とする。また、電源線４０２の対接地容量をＣ２とする。

そうすると、電源線４０２に蓄積される電荷量Ｑは、次式で表される。

図１０は、別行アクセスおよび同一行アクセスの際の電源線の浮き上がりについて説明する図である。

図１０（ａ）には、別行アクセスの際の電源線の浮き上がりが示されている。
たとえば、ここでは、ワード線ＷＬＡが選択される場合が示されている。なお、ワード線ＷＬＢは別行をアクセスしているものとする。

期間ｔ１においてはまだアクセス状態ではないので、ワード線ＷＬＡは「Ｌ」レベルに設定されている。すなわち、０Ｖである。一方、電源線ＶＤＷは、電源電圧ＶＤＤレベルに設定されている。期間ｔ２において、ワード線ＷＬＡが選択された場合には、ワード線ＷＬＡからのカップリング容量により電源線ＶＤＷの電位レベルが上昇し、電源電圧ＶＤＤよりも高い電圧Ｖｄ１に設定される。

この期間ｔ１における電荷量Ｑは、次式で表される。

次に、期間ｔ２における電荷量Ｑは、次式で表される。

図１０（ｂ）には、同一行アクセスの際の電源線の浮き上がりが示されている。
たとえば、ここでは、ワード線ＷＬＡおよびＷＬＢがともに選択される場合が示されている。

期間ｔ１については、上記と同様である。期間ｔ２において、ワード線ＷＬＡおよびＷＬＢがともに選択された場合には、ワード線ＷＬＡおよびＷＬＢからのカップリング容量により電源線ＶＤＷの電位レベルが上昇し、電圧Ｖｄ１よりも高い電圧Ｖｄ２に設定される。

この期間ｔ２＃における電荷量Ｑは、次式で表される。

これらをまとめると、次式となる。

ここで、たとえば９０ｎｍ世代において、ワード線ＷＬＡ，ＷＬＢの配線幅を０．１μｍ、電源線ＶＤＷの配線幅を０．１μｍとした場合に、カップリング容量Ｃ１およびＣ２をそれぞれ１ｆＦ，１０ｆＦとすると、上式の電圧Ｖｄ１およびＶｄ２は、次式で表される。なお、ここでは、電源電圧ＶＤＤは１Ｖとする。

したがって、本発明の実施の形態１に従うレイアウト構成とした場合には、たとえば１０％以上も通常の値から電位レベルが浮き上がる。

図１１は、本発明の実施の形態１に従う同一行アクセスおよび別行アクセスにおける電源線ＶＭとワード線ＷＬＡ，ＷＬＢの電圧関係を説明する図である。

図１１に示されるように別行アクセスの場合には、カップリング容量の影響により電源線ＶＤＷの電位レベルが電圧Ｖｄ１まで浮き上がり、同一行アクセスの場合には、カップリング容量の影響により電源線ＶＤＷの電位レベルが電圧Ｖｄ２まで浮き上がる。

図１２は、本発明の実施の形態１に従うスタティックノイズマージンを説明する図である。

図１２に示されるように、従来の構成においては、電源電圧ＶＤＤの供給を受けて動作する場合には、同一行アクセスを実行した場合には、ＳＮＭについて充分なマージンを確保することができない。一方、本発明の実施の形態１に従うレイアウト構成によりワード線のカップリング容量により電源線ＶＤＷの電圧レベルを上昇させることができるため別行アクセス時には、従来の別行アクセスよりもＳＮＭのマージンを向上させることができる。さらに、同一行アクセスの場合であっても図示されるように電源線ＶＤＷの電位レベルを上昇させることができるため別行アクセス時とほぼ同じＳＮＭを確保することが可能となる。すなわち、ＳＮＭについて十分なマージンを確保することができる。

すなわち、本願構成においては、ドライバトランジスタのサイズ等を大きくしない場合においても、同一行のメモリセル行をアクセスする際、電源電圧の増加に伴いＳＮＭの劣化を抑制することができる。また、別行のメモリセル行をアクセスする場合においてもＳＮＭをさらに向上させることが可能となる。

また、ドライバトランジスタのサイズ等を大きくしないためメモリセルのセル面積を縮小し、全体のレイアウト面積を縮小することができる。

（実施の形態２）
上記の実施の形態１においては、センスアンプ／ライトドライバ１５ａについては、ポートＰＡ用のビット線対ＢＬＡを用いて、センスアンプ／ライトドライバ１５ｂについては、ポートＰＢ用のビット線対ＢＬＢを用いてそれぞれデータ読出および書込を実行する構成について説明した。すなわち、それぞれ独立のビット線対を用いてデータ読出および書込を実行する構成について説明した。

本実施の形態２においては、例えば、センスアンプ／ライトドライバ１５ｂにおいても、ビット線対ＢＬＡを用いてデータ読出およびデータ書込を実行可能な構成について説明する。なお、ここでは、データ読出について説明するがデータ書込についても同様に適用可能である。

図１３は、本発明の実施の形態２に従う半導体記憶装置１＃の概略ブロック図である。
図１３を参照して、本発明の実施の形態２に従う半導体記憶装置１＃は、図１で説明した半導体記憶装置１と比較して、メモリセル列にそれぞれ対応してデータ線対ＤＬＰと、セレクタ回路ＳＬＣを設けた点が異なる。その他の点については図１で説明した半導体記憶装置１と同様であるのでその詳細な説明は繰り返さない。なお、データ線対ＤＬＰは、データ線ＤＬ，／ＤＬを含む。本例においては、データ線対ＤＬＰ０と、データ線対ＤＬＰｍ−１とが示されている。

なお、本例においては、ワードドライバＷＤについては、実施の形態１と同様の構成である場合として説明するがこれに限られず、図３で説明した電源線ユニットＶＤＲが設けられていないワードドライバユニットＷＤＵＡおよびＷＤＵＢのみの構成とすることも可能である。この場合、メモリセルＭＣに電源電圧を供給する電源線ＶＤＷは、電源電圧ＶＤＤと固定的に接続されているものとする。

図１４は、本発明の実施の形態２に従うセレクタ回路ＳＬＣの回路構成図である。
図１４を参照して、本発明の実施の形態２に従うセレクタ回路ＳＬＣは、トランスファゲートＴＧ１〜ＴＧ４と、インバータ５１とを含む。

トランスファゲートＴＧ１，ＴＧ２は、ビット線ＢＬＡ，ＢＬＢとデータ線ＤＬとの間にそれぞれ並列に接続される。トランスファゲートＴＧ３，ＴＧ４は、ビット線／ＢＬＡ，／ＢＬＢとデータ線／ＤＬとの間にそれぞれ並列に接続される。

トランスファゲートＴＧ１，ＴＧ２は、制御信号ＳＥＬ０およびインバータ５１を介するその反転信号の入力を受ける。トランスファゲートＴＧ３，ＴＧ４についてもトランスファゲートＴＧ１，ＴＧ２と同様に動作する。すなわち、本発明の実施の形態２に従うセレクタ回路ＳＬＣは、制御信号ＳＥＬ０の入力に応じてデータ線ＤＬとの接続状態をビット線対ＢＬＡＰおよびビット線対ＢＬＢＰのいずれか一方に切り換えるものである。

したがって、制御信号ＳＥＬ０が「Ｌ」レベルの場合には、通常時と同様に、ポートＰＢ用のビット線対ＢＬＢＰがデータ線対ＤＬＰを介してセンスアンプ／ライトドライバ１５ｂと電気的に接続されている。一方、制御信号ＳＥＬ０が「Ｈ」レベルの場合には、ポートＰＡ用のビット線対ＢＬＡＰがデータ線対ＤＬＰを介してセンスアンプ／ライトドライバ１５ｂと電気的に接続される。

なお、ここで、制御信号ＳＥＬは、制御情報ＣＴに基づいてコントロール回路５ｂから出力されるものとする。ここでは、コントロール回路５ｂからセレクタ回路ＳＬＣ０〜ＳＬＣｍ−１に制御信号ＳＥＬ０〜ＳＥＬｍ−１がそれぞれ出力されているものとする。

図１５は、本発明の実施の形態２に従う半導体記憶装置１＃が動作する場合を説明する図である。

図１５（ａ）を参照して、本例においては、２行のメモリセル行および４列のメモリセル列で構成されるメモリアレイが一例として示されている。

また、メモリアレイの両側にはワード線ＷＬＡあるいはＷＬＢを駆動するワードドライバユニットＷＤＵＡあるいはＷＤＵＢで構成されるワードドライバユニット群ＷＤＵＡＧ，ＷＤＵＢＧが設けられる。なお、ワードドライバユニットＷＤＵＡあるいはＷＤＵＢについては、図３で説明したのと同様であるのでその詳細な説明は繰り返さない。

本例においては、ワード線ＷＬＡに対応して設けられるワードドライバユニットＷＤＵＡと、ワード線ＷＬＢに対応して設けられるワードドライバユニットＷＤＵＢとをそれぞれメモリアレイの両側に配置することにより、ワードドライバユニットＷＤＵＡあるいはＷＤＵＢのレイアウトピッチ間隔を十分確保することも可能である。

ここで、図１５のメモリアレイに示されるように１行目のメモリセル群に順番に「１」、「２」、「３」、「４」のデータが格納され、２行目のメモリセル群に順番に「５」、「６」、「７」、「８」のデータが格納されているとする。そして、ポートＰＡに対応するワードドライバユニット群において、ワード線ＷＬＡ０が選択され、ポートＰＢに対応するワードドライバユニット群において、ワード線ＷＬＢ１が選択されるとする。

さらに、制御信号ＳＥＬ０，ＳＥＬ１を「Ｈ」レベル、制御信号ＳＥＬ２，ＳＥＬ３を「Ｌ」レベルに設定するものとする。これに伴い、セレクタ回路ＳＬＣ０は、データ線対ＤＬＰ０とビット線対ＢＬＢＰ０との電気的な結合をビット線対ＢＬＡＰ０に切り換える。同様にセレクタ回路ＳＥＣ１は、データ線対ＤＬＰ１とビット線対ＢＬＢＰ１との電気的な結合をビット線対ＢＬＡＰ１に切り換える。セレクタ回路ＳＬＣ２，ＳＬＣ３については、データ線対ＤＬＰ２，ＤＬＰ３は、ビット線対ＢＬＢＰ２，ＢＬＢＰ３との電気的な結合を維持する。

そうすると、図１５（ｂ）に示されるようにポートＰＡに対応するセンスアンプ／ライトドライバ１５ａは、ビット線対ＢＬＡＰ０〜ＢＬＡＰ３を介してメモリセルから読み出された「１」、「２」、「３」、「４」のデータを出力するが、ポートＰＢに対応するセンスアンプ／ライトドライバ１５ｂは、ビット線対ＢＬＡＰ０，ＢＬＡＰ１，ＢＬＢＰ２，ＢＬＢＰ３を介してメモリセルから読み出された「１」、「２」、「７」、「８」のデータを出力する。

したがって、セレクタ回路ＳＬＣを用いることにより、センスアンプ／ライトドライバ１５ｂにおいても、ビット線対ＢＬＡを用いてデータ読出を実行することが可能となる。

これにより、一度のデータ読出により２つのメモリセル行のいずれか一方に格納されたデータを自由に読み出すことが可能となり、データ読出の自由度が向上し、効率的なデータ読出が可能となる。

なお、本例においては、センスアンプ／ライトドライバ１５ｂ側にセレクタ回路ＳＬＣを設けてビット線対ＢＬＢＰからビット線対ＢＬＡＰへの切換が可能な構成について説明したが、たとえばセンスアンプ／ライトドライバ１５ａ側にセレクタ回路ＳＬＣを設けてビット線対ＢＬＡＰからビット線対ＢＬＢＰへの切換を実行する構成とすることも当然に可能である。

（実施の形態２の変形例１）
本実施の形態２の変形例１においては、上記で説明した半導体記憶装置を画像処理用のバッファメモリに適用する構成について説明する。

図１６は、フルスペックＨＤＴＶ（High Definition TV）解像度の画素数を示した図である。

図１６を参照して、ここで示されるパネルは、垂直画素が１０８０個、水平画素が１９２０個の１０８０×１９２０のハイビジョン画像が示されている。近年、このような高精度画像の符号化／復号化（コーディック）方式として、いわゆるＨ．２６４、ＭＰＥＧ４、ＪＰＥＧ等が提案されている。

この動画像をリアルタイムに処理するためには、図示しないがコーディック処理を実行するためのコーディック回路が必須であり、その処理においてバッファメモリが用いられる。

例えば、本例においては、パネルの８画素単位毎のデータをグルーピングして、バッファメモリにマッピングする場合について説明する。

なお、図１６の左上端から順番に「０」番目から始まって１画素ずつ昇順的にナンバリングされているものとする。

図１７は、バッファメモリにマッピングする場合を説明する概念図である。
図１７を参照して、ここでは、８画素単位毎のデータが行毎にマッピングされた場合が示されている。具体的には、「０」〜「７」番目の画素のデータが最下位のアドレスにマッピングされ、そして、次に、「８」〜「１５」番目の画素のデータが次の上位のアドレスに対応する行にマッピングされている。

さらに、次に、「１６」〜「２３」番目の画素のデータがその次の行、さらに、「２４」〜「３１」番目の画素のデータがさらにその次の行に順番にマッピングされている場合が示されている。同様にして上位アドレスの方向に順番に１画素ずつ８画素単位毎にマッピングする。

なお、１画素のデータとしては、例えば、Ｈ．２６４コーディック方式の場合、１つの画素のデータとして、例えば８ビットの輝度信号（Ｙ信号）および４ビットの色差信号（Ｕ信号、Ｖ信号）で構成される場合が一般的であるが、簡易のため本例においては１画素のデータについては１ビットの信号として説明する。

図１８は、動画像の動き検出等の画像処理において、パネルの任意の先頭座標から画素データ群を読み出す場合を説明する図である。

ここでは、８×８画素のデータ群にアクセスする場合について、先頭行の８画素データを読み出す場合について説明する。なお、ここでは擬似的に８×８画素のブロック領域群にパネルが分割されている場合が示されている。

図１８を参照して、例えばここで、８×８画素のデータ群を指定する場合に指定したＰ領域の８×８のデータ群の先頭行の８画素の最初の先頭の画素が８の倍数番目から始まる場合には、バッファメモリが８画素単位毎にマッピングされたデータを格納しているため図１９（ａ）に示されるように１行に並んだ８画素データに対してアクセスすればよいことになる。

一方、８×８画素のデータ群を指定する場合に指定したＱ領域の８×８のデータ群の先頭行の８画素の最初の先頭の画素が８の倍数番目ではない場合には、バッファメモリが８画素単位毎にマッピングされたデータを格納しているため図１９（ｂ）に示されるように２行に跨って並んだ８画素に対して、すなわちある特定の行の途中から次の行の途中までの８画素データに対してアクセスすることが必要である。

図２０は、本発明の実施の形態２の変形例１に従う半導体記憶装置１＃ａの概略ブロック図である。

図２０を参照して、本発明の実施の形態２の変形例１に従う半導体記憶装置１＃ａは、図１３で説明した半導体記憶装置１＃と比較して、ポートＰＡ用およびポートＰＢ用のコントロール回路５ａ，５ｂをポートＰＡ，ＰＢ全体を制御する１つのコントロール回路５ｃに置換した点が異なる。また、並び替え回路１６をさらに備えた点が異なる。その他の点については、半導体記憶装置１＃と同様であるのでその詳細な説明は繰り返さない。

具体的には、コントロール回路５ｃは、入力されたアドレス信号ＡＤＣの入力に基づいて、行デコーダ１０ａ，１０ｂにバッファ処理した内部行アドレス信号ＩＡＤＡ，ＩＡＤＢを出力する。さらに、コントロール回路５ｃは、入力されたコマンド信号ＣＭＤＣに基づいて所定の動作を実行するように他の周辺回路に対して必要な指示あるいは制御を実行する。例えばデータ読出時においては、センスアンプ／ライトドラバ１５ａ，１５ｂを制御して、ビット線を介して読み出された記憶データを外部に読出データＤＯＡ，ＤＯＢとして出力するように指示し、データ書込時には、外部から入力される書込データＤＩＡ，ＤＩＢについてビット線を介して選択されたアドレスに従うメモリセルに対して書込むように指示する。

並び替え回路１６は、センスアンプ／ライトドライバ１５ｂに対応して設けられ、データ読出時において、センスアンプ／ライトドライバ１５ｂから出力された出力データの配列順序をコントロール回路５ｃの指示に従って並び替えて読出データＤＯＢとして出力する。

図２１は、本発明の実施の形態２の変形例１に従う半導体記憶装置１＃ａが動作する場合を説明する図である。

図２１を参照して、本例においては、上述したように８画素単位毎にマッピングされたメモリアレイが一例として示されている。具体的には、ここでは２行のメモリセル行および８列のメモリセル列で構成されるメモリアレイがバッファメモリとして用いられる場合が示されている。そして、図２１のメモリアレイに示されるように１行目のメモリセル群に「０」〜「７」番目の画素データが格納され、２行目のメモリセル群に順番に「８」〜「１５」番目の画素データが格納されているものとする。

ここで、入力されたアドレス信号ＡＤＣが「１」番目の画素データを指定して、「１」〜「８」番目の８画素のデータを読み出す場合について説明する。

なお、ここでは、上述したように８画素単位毎にマッピングされた場合が示されており、８画素単位毎にデータ読出を実行するものとする。

また、上述したように８列のメモリセル列で構成されるため入力されるアドレス信号ＡＤＣに含まれるコラムアドレス信号（ＣＡ）は、３ビットで構成され、８の倍数番目の「０」、「８」、１６番目の画素データに対応する1列目のコラムアドレス信号（ＣＡ２〜ＣＡ０）は「０００」に対応付けられているものとする。また、２列目のコラムアドレス信号（ＣＡ２〜ＣＡ０）は「００１」に対応付けられているものとする。同様にして３ビットのコラムアドレス信号ＣＡがインクリメントされて８列目のコラムアドレス信号まで対応付けられているものとする。

コントロール回路５ｃは、入力されたアドレス信号ＡＤＣの入力に従って内部行アドレス信号ＩＡＤＡ，ＩＡＤＢを出力する。例えば、コントロール回路５ｃは、入力されたアドレス信号ＡＤＣに含まれるコラムアドレス信号（ＣＡ２〜ＣＡ０）が「０００」であるかどうかを判定する。コラムアドレス信号（ＣＡ２〜ＣＡ０）が「０００」である場合には、先頭行の８画素の最初の先頭の画素が８の倍数番目から始まる場合であるため１行に並んだ８画素データに対してアクセスする。そして、コントロール回路５ｃは、入力されたアドレス信号ＡＤＣに含まれるロウアドレス信号に従って対応するメモリセル行を活性化するための内部行アドレス信号ＩＡＤＡを出力する。

一方、コラムアドレス信号（ＣＡ２〜ＣＡ０）が「０００」ではない場合には、先頭行の８画素の最初の先頭の画素が８の倍数番目から始まる場合ではないため２行に跨って８画素データに対してアクセスする。そして、コントロール回路５ｃは、入力されたアドレス信号ＡＤＣに含まれるロウアドレス信号に従って対応するメモリセル行を活性化するための内部行アドレス信号ＩＡＤＡを出力するとともに隣接するメモリセル行をアクセスするための内部行アドレス信号ＩＡＤＢを出力する。

本例においては、入力されたアドレス信号ＡＤＣが「１」番目の画素データを指定するものとすると、入力されたアドレス信号ＡＤＣに含まれるコラムアドレス信号（ＣＡ２〜ＣＡ０）は「０００」ではないため２行に跨って８画素データに対してアクセスする必要があり、入力されたアドレス信号ＡＤＣに含まれるロウアドレス信号に従って互いに隣接する２つのメモリセル行のうち下位アドレス行であるメモリセル行を活性化するための内部行アドレス信号ＩＡＤＡおよび隣接する上位アドレス行であるメモリセル行をアクセスするための内部行アドレス信号ＩＡＤＢを出力する。具体的には、ポートＰＡ用ワードドライバユニットＷＤＵＡＧは、内部行アドレス信号ＩＡＤＡに従ってワード線ＷＬＡ０を活性化する。また、ポートＰＢ用ワードドライバユニットＷＤＵＢＧは、内部行アドレス信号ＩＡＤＢに従ってワード線ＷＬＢ１を活性化する。

ワード線ＷＬＡ０の活性化に応答して「０」〜「７」番目の画素データに対応するメモリセルは、ビット線対ＢＬＡＰと電気的に接続される。ワード線ＷＬＢ１の活性化に応答して「８」〜「１５」番目の画素データに対応するメモリセルは、ビット線対ＢＬＢＰと電気的に接続される。

また、コントロール回路５ｃは、入力されたアドレス信号ＡＤＣに含まれるコラムアドレス信号に従って制御信号ＳＥＬを出力する。具体的には、８画素データについて、ワード線ＷＬＡに従って読み出される列に対応するセレクタ回路ＳＬＣに対して制御信号ＳＥＬを「Ｈ」レベルに設定する。一方、ワード線ＷＬＢに従って読み出される列に対応するセレクタ回路ＳＬＣに対して制御信号ＳＥＬを「Ｌ」レベルに設定する。

本例においては、上述したように入力されたアドレス信号ＡＤＣが「１」番目の画素データを指定して、「１」〜「８」番目の８画素のデータを読み出す場合であり、入力されたアドレス信号ＡＤＣに含まれるコラムアドレス信号（ＣＡ２〜ＣＡ０）は２列目を指定する「００１」が与えられているものとする。

これに伴ない、コントロール回路５ｃは、入力されたコラムアドレス信号に従ってワード線ＷＬＡに従って読み出される列に対応する２列目〜８列目のセレクタ回路ＳＬＣに対応する制御信号ＳＥＬ１〜ＳＥＬ７を「Ｈ」レベルに設定する。そして、入力されたコラムアドレス信号に従ってワード線ＷＬＢに従って読み出される列に対応する１列目のセレクタ回路ＳＬＣに対応する制御信号ＳＥＬ０を「Ｌ」レベルに設定する。

これに伴ない、セレクタ回路ＳＬＣ０は、データ線対ＤＬＰ０とビット線対ＢＬＢＰ０との電気的な結合を維持する。一方、セレクタ回路ＳＬＣ１〜ＳＬＣ７は、データ線対ＤＬＰ１〜ＤＬＰ７とビット線対ＢＬＢＰ１〜ＢＬＢＰ７との電気的な結合をビット線対ＢＬＡＰ１〜ＢＬＡＰ７にそれぞれ切り換える。

そうすると、センスアンプ／ライトドライバ１５ｂは、ビット線対ＢＬＢＰ０，ＢＬＡＰ１〜ＢＬＡＰ７を介して「８」、「１」、「２」、「３」、「４」、「５」、「６」、「７」番目の画素データを出力する。

すなわち、入力されたアドレス信号ＡＤＣが「１」番目の画素データを指定した場合に、「１」〜「８」番目の８画素のデータを読み出すことが可能である。

ここで、バッファメモリに格納される画素データは８画素単位毎に順番どおりに格納されているが、センスアンプ／ライトドライバ１５ｂから読み出される画素データは、左から見ると順番通りではない。

したがって、このバッファメモリと画像処理エンジンとのインターフェースを統一するため常に一番左から連続した画素データとする並び替え回路１６が設けられている。

具体的には、入力されたアドレス信号ＡＤＣに含まれるコラムアドレス信号に従って並び替え回路１６により順番を並び替える。本例においては、左側から「１」、「２」、「３」、「４」、「５」、「６」、「７」、「８」番目の画素データとなるように並び替えて出力する。

すなわち、当該構成の如く、入力されたアドレス信号ＡＤＣに従って指定される８画素データの最初の先頭の画素が８の倍数番目から始まる場合ではない場合、すなわち、２行に跨って８画素データに対してアクセスする必要がある場合であっても１回のアクセスにより８画素データを読み出すことが可能である。

一方、入力されたアドレス信号ＡＤＣに従って指定される８画素データの最初の先頭の画素が８の倍数番目から始まる場合は、コラムアドレス信号（ＣＡ２〜ＣＡ０）が「０００」である場合であり、１行に並んだ８画素データに対してアクセスする。すなわち、上述したように入力されたアドレス信号ＡＤＣに含まれるロウアドレス信号に従って対応するメモリセル行のワード線ＷＬＡが活性化される。

この場合、コントロール回路５ｃは、入力されたコラムアドレス信号に従ってワード線ＷＬＡに従って読み出される列に対応する１列目〜８列目のセレクタ回路ＳＬＣに対応する制御信号ＳＥＬ０〜ＳＥＬ７を「Ｈ」レベルに設定する。

これに伴ない、セレクタ回路ＳＬＣ０〜ＳＬＣ７は、データ線対ＤＬＰ０〜ＤＬＰ７とビット線対ＢＬＢＰ０〜ＢＬＢＰ７との電気的な結合をビット線対ＢＬＡＰ０〜ＢＬＡＰ７にそれぞれ切り換える。

そうすると、センスアンプ／ライトドライバ１５ｂは、ビット線対ＢＬＡＰ０〜ＢＬＡＰ７を介して１行に並んだ８画素データを出力する。

なお、この場合、センスアンプ／ライトドライバ１５ｂから読み出される画素データは、バッファメモリに順番どおりに格納されている連続した画素データとなるため並び替え回路１６は、入力されたアドレス信号ＡＤＣに含まれるコラムアドレス信号に従ってそのままの順序で出力する。

したがって、本願構成とすることにより、図１８で説明したような、動画像の動き検出等の画像処理において、パネルの任意の先頭座標からの画素データ群を読み出す場合に８画素単位毎に画素データがマッピングされたバッファメモリから任意の８画素データを１回のアクセスにより読み出すことが可能であり、画像処理の高速化を実現することが可能である。

なお、本例においては、８画素単位毎に画素データがマッピングされたバッファメモリから任意の８画素データを１回のアクセスにより読み出す構成について説明したが、８画素に限られず自由に変更することが可能である。

また、本例においては、８画素単位毎に画素データがマッピングされた８列のバッファメモリの１列目に対応するコラムアドレス信号（ＣＡ２〜ＣＡ０）が「０００」に対応付けられるためコラムアドレス信号（ＣＡ２〜ＣＡ０）が「０００」であるかどうかに基づいて１行に対応する８画素データをアクセスするか２行に跨った８画素データをアクセスするかを判定していたが、１列目に対応するコラムアドレス信号（ＣＡ２〜ＣＡ０）が「０００」以外のアドレス値に対応付けられている場合には、それに併せて判定するアドレス値を変更することも当然に可能である。

なお、本例においては、センスアンプ／ライトドライバ１５ｂに対応してセレクタ回路ＳＬＣが設けられた構成であるためビット線対ＢＬＡＰを介する画素データの読み出しを行う場合に、セレクタＳＬＣを介するビット線対ＢＬＢＰとセンスアンプ／ライトドライバ１５ｂとの接続をビット線対ＢＬＡＰとセンスアンプ／ライトドライバ１５ｂとの接続に切換を行う構成について説明した。

一方、センスアンプ／ライトドライバ１５ａに対応してセレクタ回路ＳＬＣを設けた構成の場合には、ビット線対ＢＬＢＰを介する画素データの読み出しを行う場合に、セレクタＳＬＣを介するビット線対ＢＬＡＰとセンスアンプ／ライトドライバ１５ａとの接続をビット線対ＢＬＢＰとセンスアンプ／ライトドライバ１５ａとの接続に切換ることにより同様の構成を実現可能である。

（実施の形態２の変形例２）
上記の実施の形態２の変形例１においては、ポートＰＡ，ＰＢ用の行デコーダ１０ａ，１０ｂを用いて隣接する２つのメモリセル行をアクセスする方式について説明した。本実施の形態２の変形例２においては、簡易な構成で隣接する２つのメモリセル行をアクセスする方式について説明する。

図２２は、本発明の実施の形態２の変形例２に従う半導体記憶装置１＃ｂの概略ブロック図である。

図２２を参照して、本発明の実施の形態２の変形例２に従う半導体記憶装置１＃ｂは、図２１で説明した半導体記憶装置１＃ａと比較して、コントロール回路５ｃをコントロール回路５ｄに置換するとともにポートＰＡ用およびポートＰＢ用の行デコーダ１０ａ，１０ｂを１つの行デコーダ１０ｄに置換した点が異なる。また、行デコーダ１０ｄからの行選択指示に応答してワード線ＷＬＡ，ＷＬＢを駆動するワードドライバユニット群ＷＤＵＤＧを設けた点が異なる。その他の点については、半導体記憶装置１＃ｂと同様であるのでその詳細な説明は繰り返さない。

具体的には、コントロール回路５ｄは、入力されたアドレス信号ＡＤＤの入力に基づいて、行デコーダ１０ｄにバッファ処理した内部行アドレス信号ＩＡＤＡを出力する。さらに、コントロール回路５ｄは、入力されたコマンド信号ＣＭＤＤに基づいて所定の動作を実行するように他の周辺回路に対して必要な指示あるいは制御を実行する。例えばデータ読出時においては、センスアンプ／ライトドラバ１５ａ，１５ｂを制御して、ビット線を介して読み出された記憶データを外部に読出データＤＯＡ，ＤＯＢとして出力するように指示し、データ書込時には、外部から入力される書込データＤＩＡ，ＤＩＢについてビット線を介して選択されたアドレスに従うメモリセルに対して書込むように指示する。

また、コントロール回路５ｄは、後述するアドレス判定部を含み、入力されたアドレス信号ＡＤＤに含まれるアドレス信号が所定条件を満たす場合にはワードドライバユニット群ＷＤＵＤＧに制御信号を出力する。

図２３は、本発明の実施の形態２の変形例２に従う行系の選択動作を実行する回路群を説明する図である。

図２３を参照して、ここでは、行系の選択動作を実行する回路群として、行デコーダ１０ｄ、ワードドライバユニット群ＷＤＵＤＧを構成するワードドライバＷＤＤ、およびコントロール回路５ｄに含まれるアドレス判定部が示されている。

具体的には、行デコーダ１０ｄは、コントロール回路５ｄよりバッファ処理された内部行アドレス信号ＩＡＤＡの入力に基づいて行選択結果であるデコード信号をワードドライバＷＤＤに出力する。行デコーダ１０ｄは、複数の論理回路ＡＤ＃で構成され、入力された内部行アドレス信号の組合せの一つに基づいて対応するワードドライバＷＤＤに対して本例においては「Ｌ」レベルのデコード信号（行選択信号）が出力されるものとする。

ワードドライバユニット群ＷＤＵＤＧは、各々が、２つの隣接するメモリセル行に対応するワード線ＷＬＡ，ＷＬＢにそれぞれ対応して設けられ、行選択結果であるデコード信号に基づいて対応するワード線ＷＬＡ，ＷＬＢを駆動するための複数のワードドライバユニットＷＤＤを含む。ワードドライバユニット群ＷＤＵＤＧを構成するワードドライバＷＤＤは、行デコーダ１０ｄの対応する論理回路ＡＤ＃から出力される「Ｌ」レベルのデコード信号の入力を受けて対応するワード線を駆動する。一例として、ここでは、１行目のメモリセル行に対応して設けられたワード線ＷＬＡ０と、２行目のメモリセル行に対応して設けられたワード線ＷＬＢ１とに対応してワードドライバＷＤＤ０が設けられ、２行目のメモリセル行に対応して設けられたワード線ＷＬＡ１と、３行目のメモリセル行に対応して設けられたワード線ＷＬＢ２とに対応してワードドライバＷＤＤ１が設けられている場合が示されている。他のワードドライバＷＤＤについても同様に設けられるものとする。

なお、本構成においては、特にワード線ＷＬＢ０を選択する必要は無い構成であるためワードドライバＷＤＤとは接続されない構成となっているが、ワード線ＷＬＢ０を用いる構成に変更することも可能である。

また、コントロール回路５ｄに含まれるアドレス判定部は、アドレス判定回路６と、バッファ７とを含む。アドレス判定回路６は、入力されたアドレス後述するアドレス判定部を含み、入力されたアドレス信号ＡＤＤに含まれるアドレス信号が所定条件を満たす場合にはワードドライバユニット群ＷＤＵＤＧに制御信号を出力する。

次に、ワードドライバＷＤＤの構成について説明する。
ワードドライバＷＤＤは、２つの隣接するメモリセル行に対応するワード線ＷＬＡ，ＷＬＢにそれぞれ対応して設けられる。具体的には、ワードドライバＷＤＤは、ワード線ＷＬＡ，ＷＬＢにそれぞれ対応して設けられる論理回路８，９を含む。

論理回路８は、行デコーダ１０ｄの行選択結果であるデコード信号（「Ｌ」レベル）を受けてワード線ＷＬＡを駆動する。論理回路９は、行デコーダ１０ｄの行選択結果であるデコード信号および制御信号ＮＲを受けてワード線ＷＬＢを駆動する。具体的には、デコード信号（「Ｌ」レベル）を受けて論理回路８は、ワード線ＷＬＡを活性化する。また、論理回路９は、デコード信号（「Ｌ」レベル）および制御信号ＮＲ（「Ｌ」レベル）を受けてワード線ＷＬＢを活性化する。

したがって、制御信号ＮＲ（「Ｌ」レベル）がワードドライバＷＤＤに入力されている場合、ワードドライバＷＤＤは、ワード線ＷＬＡ，ＷＬＢをともに駆動するすなわち活性化する。

ここで、実施の形態２の変形例１で説明した如く、動画像の動き検出等の画像処理において、パネルの任意の先頭座標からの画素データ群を読み出す場合に、本実施の形態２の変形例２に従うメモリアレイを８画素単位毎に画素データがマッピングされたバッファメモリとして用いる場合について説明する。

この場合、上述したように入力されたアドレス信号に従って指定された８画素データが、２行に跨って並んだ８画素に対してアクセスする場合であっても、それぞれ独立の行デコーダを用いてワード線ＷＬＡ，ＷＬＢを駆動する必要は無く、１つの行デコーダからのデコード信号（「Ｌ」レベル）の指示に従ってワード線ＷＬＡおよび隣接するメモリセル行に対応するワード線ＷＬＢを駆動することが可能である。

ここで、２行に跨って並んだ８画素に対してアクセスする場合か１行に並んだ８画素に対してアクセスするか否かをアドレス判定部で判定する。

図２４は、アドレス判定部に含まれるアドレス判定回路６を構成する論理回路を説明する図である。

図２４を参照して、一例として、アドレス判定回路６は、論理回路１１を含み入力されたアドレス信号ＡＤＤに含まれるコラムアドレス信号ＣＡ０〜ＣＡ２の組み合わせに基づいて制御信号を出力する。なお、本例においては、図２２で説明した如くコラムアドレス信号が対応付けられているものとする。

一例として、コラムアドレス信号（ＣＡ０〜ＣＡ２）が「０００」の場合に「Ｌ」レベルを出力するものとする。そして、バッファ回路７により論理回路１１の出力信号の反転信号が制御信号ＮＲとしてワードドライバユニット群ＷＤＵＤＧに出力される。ここで、コラムアドレス信号（ＣＡ０〜ＣＡ２）が「０００」の場合に制御信号ＮＲは「Ｈ」レベルに設定され、それ以外の場合に制御信号ＮＲは「Ｌ」レベルに設定される。

制御信号ＮＲが「Ｈ」レベルの場合には、ワードドライバＷＤＤの論理回路９は、行デコーダ１０ｄの行選択結果であるデコード信号（「Ｌ」レベル）を受けた場合であってもワード線ＷＬＢを非活性化状態に維持する。

したがって、この場合には、行選択結果であるデコード信号（「Ｌ」レベル）に従ってワードドライバＷＤＤの論理回路８によりワード線ＷＬＡのみが駆動される。

すなわち、当該構成により、実施の形態２の変形例１と同様の機能を実現することが可能である。

したがって、本実施の形態２の変形例２に従う構成により、変形例１に従う構成と比較して、行デコーダを削除し、簡易な構成で行系の選択回路を構成することにより部品点数が削減されるとともに、行系の選択回路の小面積化さらには低消費電力化を図ることが可能である。また、当該構成は、同一行のワード線ＷＬＡ，ＷＬＢが同時に選択される構成ではないため安全性確保のためのトランジスタの寸法比をシングルポート並みのトランジスタサイズとすることも可能であり、これに伴ない、メモリセルの小面積化および低リーク電流化を図ることが可能である。

（実施の形態３）
本実施の形態３においては、複数個のメモリアレイを設けた場合に、センスアンプ／ライトドライバを共有することにより回路面積を縮小することが可能な構成について説明する。

図２５は、本発明の実施の形態３に従う半導体記憶装置の概略構成を説明する図である。

図２５を参照して、ここでは、複数個のメモリアレイが列方向に沿って設けられた構成である。具体的には、列方向に沿ってメモリアレイ２０ａ，２０ｂ，２０ｃの順に上側メモリアレイから下側メモリアレイへと設けられた構成であるものとする。

本例においては、ワード線ＷＬＡに対応して設けられるワードドライバユニットＷＤＵＡと、ワード線ＷＬＢに対応して設けられるワードドライバユニットＷＤＵＢとをそれぞれメモリアレイの両側に配置することにより、ワードドライバユニットＷＤＵＡあるいはＷＤＵＢのレイアウトピッチ間隔を十分確保する事が可能となる。なお、メモリアレイ２０ａの両側には、ポートＰＡ用のワードドライバユニット群ＷＤＵＡＧａと、ポートＰＢ用のワードドライバユニット群ＷＤＵＢＧａが設けられている。同様に、メモリアレイ２０ｂの両側には、ポートＰＡ用のワードドライバユニット群ＷＤＵＡＧｂと、ポートＰＢ用のワードドライバユニットグＷＤＵＢＧｂとが設けられている。さらに、メモリアレイ２０ｃの両側には、ポートＰＡ用のワードドライバユニット群ＷＤＵＡＧｃと、ポートＰＢ用のワードドライバユニット群ＷＤＵＢＧｃとが設けられている。

そして、センスアンプ／ライトドライバ１５ａは、メモリアレイ２０ａにおいて、ビット線対ＢＬＡＰと電気的に結合される。また、センスアンプ／ライトドライバ１５ｂは、メモリアレイ２０ａにおいて、ビット線対ＢＬＢＰと電気的に結合される。当該構成は、図１で説明した構成と同様であるのでその詳細な説明は繰り返さない。

本発明の実施の形態３においては、メモリアレイ２０ｂにおいて、センスアンプ／ライトドライバ１５ｂは、ビット線対ＢＬＡＰと電気的に結合される。すなわち、センスアンプ／ライトドライバ１５ｂは、メモリアレイ２０ａ，２０ｂにおいて共有される構成である。センスアンプ１５ｃは、メモリアレイ２０ｂにおいて、ビット線対ＢＬＢＰと電気的に結合される。そして、センスアンプ１５ｃは、メモリアレイ２０ｃにおいて、上記と同様にビット線対ＢＬＡＰと電気的に結合される。すなわち、センスアンプ１５ｃは、メモリアレイ２０ｂ，２０ｃにおいて共有される構成である。センスアンプ１５ｄは、メモリアレイ２０ｃにおいて、ビット線対ＢＬＢＰと電気的に結合される。

本実施の形態３においては、メモリアレイの両側に一個ずつセンスアンプ／ライトドライバを設けるとともに、互いに隣接する２つのメモリアレイの間に設けられたセンスアンプ／ライトドライバは、一方のメモリアレイのビット線対ＢＬＡＰと電気的に結合され、他方のメモリアレイのビット線対ＢＬＢＰと電気的に結合される。

当該構成により、例えば同一のメモリアレイが選択されてメモリアレイ２０ａに対して２つのポートからのデータ読出および書込を実行する場合には、ポートＰＡおよびＰＢ用のセンスアンプ／ライトドライバとしてセンスアンプ／ライトドライバ１５ａ，１５ｂを用いる。この点については、上記と同様である。

一方、異なる２つのメモリアレイ２０ａおよび２０ｂが選択された場合に２つのポートからのデータ読出および書込を実行する場合、メモリアレイ２０ａについては、センスアンプ／ライトドライバ１５ａを用いる。一方、メモリアレイ２０ｂについてはセンスアンプ／ライトドライバ１５ｃを用いる。なお、本例においては、異なる２つのメモリアレイが選択される場合には、上側メモリアレイのワード線の選択動作については、ポートＰＡ用ワードドライバユニット群ＷＤＵＡＧが用いられ、下側メモリアレイのワード線の選択動作については、ポートＰＢ用ワードドライバユニット群ＷＤＵＢＧが用いられるようにコントロール回路により制御されているものとする。

すなわち、本例においては、２つのポートからのデータ読出および書込を実行する場合には、選択された一方側および他方側の２つのメモリアレイのうちポートＰＡからのデータ読出および書込を実行する場合には、２つのメモリアレイのうちの一方側のメモリアレイの一方側に対応して設けられたセンスアンプ／ライトドライバを用いてデータ読出および書込が実行される。また、ポートＰＢからのデータ読出および書込を実行する場合、２つのメモリアレイのうちの他方側のメモリアレイの他方側に対応して設けられたセンスアンプ／ライトドライバを用いてデータ読出および書込を実行する。例を挙げて説明すると、一方側および他方側としてメモリアレイ２０ａ，２０ｂが選択された場合には、ポートＰＡからの読出および書込については、メモリアレイ２０ａの一方側に設けられたセンスアンプ／ライトドライバ１５ａを選択して、ポートＰＡからのデータ読出および書込を実行する。また、メモリアレイ２０ｂについては、他方側に設けられたセンスアンプ／ライトドライバ１５ｃを選択して、ポートＰＢからのデータ読出および書込を実行する。

当該構成により、隣接する２つのメモリアレイ間に設けられたセンスアンプ／ライトドライバを当該２つのメモリアレイにおいて共有して用いることが可能であるため、複数個のメモリアレイを設けた場合であっても、それぞれのメモリアレイにおいて、ポートＰＡ用およびＰＢ用としてセンスアンプ／ライトドライバを独立に２個ずつ設ける必要がなく、共有することにより回路面積を縮小することが可能となる。

（実施の形態３の変形例）
図２６は、異なる２つのメモリアレイ２０ａおよび２０ｂが選択された場合に２つのポートからのデータ読出および書込を実行する場合の別の例を説明する図である。

図２５の構成においては、上側メモリアレイのワード線の選択動作については、ポートＰＡ用ワードドライバユニット群ＷＤＵＡＧが用いられ、下側メモリアレイのワード線の選択動作については、ポートＰＢ用ワードドライバユニット群ＷＤＵＢＧが用いられる点について説明したが、仮に、上側メモリアレイ２０ａのワード線の選択動作についてポートＰＢ用のワードドライバユニット群ＷＤＵＢＧが用いられ、下側メモリアレイ２０ｂのワード線の選択動作についてポートＰＡ用のワードドライバユニット群ＷＤＵＡＧが用いられた場合について考える。

そうすると、図２６に示されるようにポートＰＡおよびポートＰＢがともにセンスアンプ／ライトドライバ１５ｂを用いるように競合して動作することになり選択動作を同時に実行することができない可能性がある。

図２７は、本発明の実施の形態３の変形例に従う半導体記憶装置の概略構成を説明する図である。

図２７を参照して、図２５で説明した実施の形態３に従う半導体記憶装置と比較して、セレクタ回路群をさらに設けた点が異なる。具体的には、本例においては、メモリアレイ２０ａとセンスアンプ／ライトドライバ１５ｂとの間にセレクタ回路で構成されるセレクタ回路群ＳＬＣＧａが設けられ、メモリアレイ２０ｂとセンスアンプ／ライトドライバ１５ｃとの間にセレクタ回路で構成されるセレクタ回路群ＳＬＣＧｂが設けられ、メモリアレイ２０ｃとセンスアンプ／ライトドライバ１５ｄとの間にセレクタ回路で構成されるセレクタ回路群ＳＬＣＧｃが設けられる点が異なる。なお、総称してセレクタ回路群ＳＬＣＧと称することとする。その他の点については同様であるのでその詳細な説明は繰り返さない。

なお、セレクタ回路群ＳＬＣＧは、図１３の半導体記憶装置１＃の構成で説明した複数のセレクタ回路ＳＬＣを含み、各セレクタ回路ＳＬＣは、図１３で説明したのと同様にセンスアンプ／ライトドライバと接続されているものとする。セレクタ回路ＳＬＣの構成については、図１４で説明したのと同様であるのでその詳細な説明は繰り返さない。

従って、上述したようにセンスアンプ／ライトドライバとメモリアレイとの間にセレクタ回路ＳＬＣを設けた構成とすることにより、例えばセンスアンプ／ライトドライバ１５ｂは、制御信号ＳＥＬに応答してビット線対ＢＬＢＰからビット線対ＢＬＡＰへの切換が可能な構成となっている。

同様に、センスアンプ／ライトドライバ１５ｃ，１５ｄについても同様である。
したがって、例えば、図２６の構成で説明したように上側メモリアレイ２０ａのワード線の選択動作についてポートＰＢ用のワードドライバユニット群ＷＤＵＢＧが用いられ、下側メモリアレイ２０ｂのワード線の選択動作についてポートＰＡ用のワードドライバユニット群ＷＤＵＡＧが用いられる場合には、セレクタ回路群ＳＬＣＧを用いてビット線対ＢＬＢＰからビット線対ＢＬＡＰの切換動作を実行することにより、ポートＰＡおよびポートＰＢが同一のセンスアンプ／ライトドライバを用いるように競合して動作することを回避することが可能である。

具体的には、上側メモリアレイ２０ａのワード線の選択動作についてポートＰＢ用のワードドライバユニット群ＷＤＵＢＧが用いられ、下側メモリアレイ２０ｂのワード線の選択動作についてポートＰＡ用のワードドライバユニット群ＷＤＵＡＧが用いられる場合には、下側メモリアレイ２０ｂとセンスアンプ／ライトドライバ１５ｃとの間に設けられたセレクタ回路群ＳＬＣＧｂに対して図示しないコントロール回路は、制御信号ＳＥＬを「Ｈ」レベルに設定するものとする。一方、センスアンプ／ライトドライバ１５ｂに対する制御信号は、「Ｌ」レベルに設定される。

これに伴ない、通常時においては、ポートＰＢ用のビット線対ＢＬＢＰがデータ線対ＤＬＰを介してセンスアンプ／ライトドライバ１５ｃと電気的に接続されていた関係が、ポートＰＡ用のビット線対ＢＬＡＰがデータ線対ＤＬＰを介してセンスアンプ／ライトドライバ１５ｃと電気的に接続される。

したがって、ポートＰＡの選択動作について、通常時においてはセンスアンプ／ライトドライバ１５ｂを用いる構成からセンスアンプ／ライトドライバ１５ｃに切り替えることが可能となる。すなわち、上側メモリアレイ２０ａのワード線の選択動作について、ポートＰＢ用のワードドライバユニット群ＷＤＵＢＧが用いられ、下側メモリアレイ２０ｂのワード線の選択動作についてポートＰＡ用のワードドライバユニット群ＷＤＵＡＧが用いられる場合には、上側メモリアレイ２０ａに対応してセンスアンプ／ライトドライバ１５ｂが選択され、下側メモリら例２０ｂに対応してセンスアンプ／ライトドライバ１５ｃが選択されるため同一のセンスアンプ／ライトドライバを用いるように競合して動作することを回避することが可能であり、ポートＰＡおよびポートＰＢにおいてそれぞれ独立な動作を実行することが可能である。

したがって、本実施の形態３の変形例に従う構成においては、異なる２つのメモリアレイが選択される場合には、上側メモリアレイおよび下側メモリアレイの区別無く、任意のメモリアレイに対してポートＰＡ用ワードドライバユニット群ＷＤＵＡＧおよびポートＰＢ用ワードドライバユニット群ＷＤＵＢＧはアクセス可能である。

なお、本例においては、メモリアレイ２０ａとセンスアンプ／ライトドライバ１５ｂとの間、メモリアレイ２０ｂとセンスアンプ／ライトドライバ１５ｃとの間、メモリアレイ２０ｃとセンスアンプ／ライトドライバ１５ｄとの間にセレクタ回路群ＳＬＣＧを設けた構成について説明したが、特にこれに限られず、メモリアレイ２０ａとセンスアンプ／ライトドライバ１５ａとの間、メモリアレイ２０ｂとセンスアンプ／ライトドライバ１５ｂとの間、メモリアレイ２０ｃとセンスアンプ／ライトドライバ１５ｃとの間にセレクタ回路群ＳＬＣＧを設けた構成として、ビット線対ＢＬＡＰからビット線対ＢＬＢＰへの切換を実行する構成とすることも当然に可能である。

なお、上記の実施の形態においては、主にマルチポートの一種であるデュアルポートを有する半導体記憶装置について説明したがこれに限られずさらに多くのポートを有する場合においても同様に適用可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

Claims

行列状に配置された複数のメモリセルを有するメモリアレイと、
互いに独立の入出力信号の授受を実行する第１および第２のポートと、
前記第１および第２のポートにそれぞれ入力されたアドレスに従って前記メモリアレイに対してそれぞれアクセス期間が重なりながら選択可能な選択回路とを備え、
前記メモリアレイは、
メモリセル行にそれぞれ対応して設けられる複数の第１および第２のワード線と、
メモリセル列にそれぞれ対応して設けられる複数の第１および第２のビット線とを含み、
各前記メモリセルは、
記憶するデータに応じて、第１および第２の記憶ノードを第１および第２の電位レベルの一方および他方にそれぞれ設定するためのフリップフロップ回路と、
対応する第１のワード線とゲートとが電気的に結合され、対応する第１のビット線と前記フリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタと、
対応する第２のワード線とゲートとが電気的に結合され、対応する第２のビット線と前記フリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタとを含み、
前記メモリアレイは、メモリセル行にそれぞれ対応して設けられ、各々が対応するメモリセル行のメモリセルのフリップフロップ回路の動作電圧を供給するための複数の電源線をさらに含み、
前記選択回路は、
前記第１および第２のポートにそれぞれ対応して設けられ、入力されたアドレスに従って行選択指示をそれぞれ出力する第１および第２の行デコーダと、
メモリセル行にそれぞれ対応して設けられ、各々が前記第１および第２の行デコーダからの行選択結果に応じて対応する第１および第２のワード線を駆動するための複数のワードドライバとを含み、
各前記ワードドライバは、前記第１および第２の行デコーダの少なくとも一方から行選択指示の入力を受けた場合には、対応するワード線の電圧レベルを所定の電圧レベルに設定し、
各前記メモリセル行において、前記対応する電源線は、ワード線が形成される金属配線層と同一の金属配線層に形成され、前記対応する第１のワード線と、前記対応する第２のワード線との間に互いに隣接して設けられる、半導体記憶装置。
列方向に沿って設けられ、各々が、行列状に配置された複数のメモリセルを有するＮ個のメモリブロックと、
各々が、前記メモリブロックに対応して設けられる互いに独立の入出力信号の授受を実行するＮ個の第１および第２のポートと、
各々が、前記メモリブロックに対応する第１および第２のポートにそれぞれ入力されたアドレスに従って対応するメモリブロックに対してそれぞれアクセス期間が重なりながら選択可能なＮ個の選択回路とを備え、
各前記メモリブロックは、
メモリセル行にそれぞれ対応して設けられる複数の第１および第２のワード線と、
前記対応する第１のポートと接続され、メモリセル列にそれぞれ対応して設けられる複数の第１のビット線と、
前記対応する第２のポートと接続され、メモリセル列にそれぞれ対応して設けられる複数の第２のビット線とを含み、
各前記メモリセルは、
記憶するデータに応じて、第１および第２の記憶ノードを第１および第２の電位レベルの一方および他方にそれぞれ設定するためのフリップフロップ回路と、
対応する第１のワード線とゲートとが電気的に結合され、対応する第１のビット線と前記フリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタと、
対応する第２のワード線とゲートとが電気的に結合され、対応する第２のビット線と前記フリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタとを含み、
各前記選択回路は、
前記第１および第２のポートにそれぞれ対応して設けられ、入力されたアドレスに従って行選択指示をそれぞれ出力する第１および第２の行デコーダと、
メモリセル行にそれぞれ対応して設けられ、各々が前記第１および第２の行デコーダからの行選択結果に応じて対応する第１および第２のワード線を駆動するための複数のワードドライバとを含み、
各々が、前記メモリブロックの一方側の前記第１のポートおよび他方側の前記第２のポートに対応してそれぞれ１個ずつ設けられ、隣接するメモリブロックの前記第１および第２のポートに対応して設けられた前記複数の第１および第２のビット線の一方および他方の少なくとも一方とそれぞれ電気的に結合されてデータ読出およびデータ書込を実行するための（Ｎ＋１）個の読出書込回路をさらに備え、
同一のメモリブロックが選択されて前記第１および第２のポートを用いてデータ読出を実行する場合には、前記同一のメモリブロックの一方側の読出書込回路を用いて、前記複数の第１のビット線と接続されて前記第１のポートのデータ読出が実行され、他方側の読出書込回路を用いて、前記複数の第２のビット線と接続されて前記第２のポートのデータ読出が実行され、
一方側および他方側の２つのメモリブロックが選択されて、前記第１および第２のポートを用いてデータ読出を実行する場合には、前記２つのメモリブロックの一方側のメモリブロックに対応して設けられた一方側の読出書込回路を用いて、前記複数の第１のビット線と接続されて前記第１のポートのデータ読出が実行され、前記２つのメモリブロックの他方側のメモリブロックに対応して設けられた他方側の読出書込回路を用いて、前記複数の第２のビット線と接続されて前記第２のポートのデータ読出が実行される、半導体記憶装置。
行列状に配置された複数のメモリセルを有するメモリアレイと、
互いに独立の入出力信号の授受を実行する第１および第２のポートと、
前記第１および第２のポートに対応して入力されたアドレスに従って前記メモリアレイに対してそれぞれアクセス期間が重なりながら選択可能な選択回路とを備え、
前記メモリアレイは、
メモリセル行にそれぞれ対応して設けられる複数の第１および第２のワード線と、
メモリセル列にそれぞれ対応して設けられる複数の第１および第２のビット線とを含み、
各前記メモリセルは、
記憶するデータに応じて、第１および第２の記憶ノードを第１および第２の電位レベルの一方および他方にそれぞれ設定するためのフリップフロップ回路と、
対応する第１のワード線とゲートとが電気的に結合され、対応する第１のビット線と前記フリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタと、
対応する第２のワード線とゲートとが電気的に結合され、対応する第２のビット線と前記フリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタとを含み、
前記選択回路は、
前記第１および第２のポートにそれぞれ対応して設けられ、入力されたアドレスに従って行選択指示をそれぞれ出力する第１および第２の行デコーダと、
メモリセル行にそれぞれ対応して設けられ、各々が前記第１および第２の行デコーダからの行選択結果に応じて対応する第１および第２のワード線を駆動するための複数のワードドライバとを含み、
前記第１のポートに対応して設けられ、前記複数の第１のビット線とそれぞれ電気的に結合されてデータ読出およびデータ書込を実行するための第１の読出書込回路と、
前記第２のポートに対応して設けられ、前記複数の第２のビット線とそれぞれ電気的に結合されてデータ読出およびデータ書込を実行するための第２の読出書込回路と、
前記第１の読出書込回路に対応して、メモリセル列にそれぞれ対応して設けられ、各々が、指示に応答して第１のビット線との接続を第２のビット線との電気的な接続に切り換える複数の切換回路とをさらに備える、半導体記憶装置。
前記メモリアレイに含まれる前記複数のメモリセルは、行に沿って所定単位毎に配列され、
前記所定単位毎のメモリセル群は、外部からの所定単位毎のデータを連続的に下位アドレス行から上位アドレス行に向かって格納し、
前記複数の切換回路を制御する制御回路をさらに備え、
前記選択回路の前記第１および第２の行デコーダの少なくとも一方は、データ読出時に前記入力されたアドレスに従って選択された所定単位のメモリセル群をアクセスするための行選択指示を出力し、
前記第１および第２の行デコーダの少なくとも一方の行選択指示に従って互いに隣接する下位アドレス行および上位アドレス行に対応する第１および第２のワード線の少なくとも一方が活性化され、
前記制御回路は、前記互いに隣接する下位アドレス行および上位アドレス行に対応する第１および第２のワード線がともに活性化された場合には、前記複数の切換回路のうち、前記入力されたアドレスに従って前記選択された所定単位のメモリセル群のうち上位アドレス行のメモリセル列に対応する切換回路に対して切換指示する、請求の範囲３に記載の半導体記憶装置。
前記入力されたアドレスは、所定単位のメモリセル群をアクセスするための行および列をそれぞれ指定するロウアドレスおよびコラムアドレスを有し、
前記入力されたアドレスに含まれるロウアドレスおよびコラムアドレスが前記所定単位毎に配列された先頭のメモリセルを選択する場合には、前記選択回路の前記第１の行デコーダは、前記ロウアドレスに基づいて前記第１のワード線を活性化する行選択指示を出力し、
前記入力されたアドレスに含まれるロウアドレスおよびコラムアドレスが前記所定単位毎に配列された先頭のメモリセル以外を選択する場合には、前記入力されたアドレスに含まれるロウアドレスに基づいて、前記選択回路の前記第１の行デコーダは、下位アドレス行に対応する前記第１のワード線を活性化する行選択指示を出力するとともに、前記選択回路の前記第２の行デコーダは、上位アドレス行に対応する第２のワード線を活性化する行選択指示を出力する、請求の範囲４に記載の半導体記憶装置。
前記第１の読出書込回路に対応して設けられ、前記入力されたアドレスに従って、前記第１の読出書込回路から出力されたデータビットの配列を並び替える並び替え回路をさらに備える、請求の範囲３に記載の半導体記憶装置。
行列状に配置された複数のメモリセルを有するメモリアレイと、
互いに独立の入出力信号の授受を実行する第１および第２のポートと、
前記第１および第２のポートに対応して入力されたアドレスに従って前記メモリアレイに対してそれぞれアクセス期間が重なりながら選択可能な選択回路とを備え、
前記メモリアレイは、
メモリセル行にそれぞれ対応して設けられる複数の第１および第２のワード線と、
メモリセル列にそれぞれ対応して設けられる複数の第１および第２のビット線とを含み、
各前記メモリセルは、
記憶するデータに応じて、第１および第２の記憶ノードを第１および第２の電位レベルの一方および他方にそれぞれ設定するためのフリップフロップ回路と、
対応する第１のワード線とゲートとが電気的に結合され、対応する第１のビット線と前記フリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタと、
対応する第２のワード線とゲートとが電気的に結合され、対応する第２のビット線と前記フリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタとを含み、
前記選択回路は、
入力されたアドレスに従って行選択指示をそれぞれ出力する行デコーダと、
各々が、２つの隣接するメモリセル行に対応する第１および第２のワード線にそれぞれ対応して設けられ、行選択結果に基づいて対応する第１および第２のワード線を駆動するための複数のワードドライバユニットとを含み、
前記第１および第２のポートにそれぞれ対応して設けられ、前記複数の第１および第２のビット線とそれぞれ電気的に結合されてデータ読出およびデータ書込を実行するための第１および第２の読出書込回路をさらに備える、半導体記憶装置。
各前記ワードドライバユニットは、制御指示に応答して対応する第１および第２のワード線のいずれか一方のみを駆動する、請求の範囲７に記載の半導体記憶装置。
前記入力されたアドレスに含まれるコラムアドレスに基づいて前記制御指示を出力するアドレス判定回路をさらに備える、請求の範囲８に記載の半導体記憶装置。