JP5711612B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に、スタティック・ランダム・アクセス・メモリを備えた半導体装置に関するものである。
ＳＯＣ（System On Chip）と称される半導体装置には、ロジック回路とメモリセルとが１つのチップに搭載されている。ここで、そのような半導体装置のメモリセルとして、ＳＲＡＭ（Static Random Access Memory）を備えた半導体装置について説明する。
ＳＲＡＭのメモリセルは、２つのインバータをクロスカップリングさせたフリップフロップと、２つのアクセストランジスタとにより構成される。フリップフロップには、クロスカップリングさせた２つの記憶ノードが設けられている。一方のアクセストランジスタは、一方の記憶ノードと一方のビット線との間に電気的に接続されている。他方のアクセストランジスタは、他方の記憶ノードと他方のビット線との間に電気的に接続されている。２つのアクセストランジスタのゲートは、ワード線に電気的に接続されている。
また、フリップフロップでは、一方の記憶ノードと接地配線との間に一のドライブトランジスタが電気的に接続され、他方の記憶ノードと接地配線との間に他のドライブトランジスタが電気的に接続されている。一方の記憶ノードと電源配線との間に一のロードトランジスタが電気的に接続され、他方の記憶ノードと電源配線との間に他のロードトランジスタが電気的に接続されている。
一方のドライブトランジスタのゲート、一方のロードトランジスタのゲートおよび他方の記憶ノードが互いに電気的に接続されている。また、他方のドライブトランジスタのゲート、他方のロードトランジスタのゲートおよび一方の記憶ノードが互いに電気的に接続されている。
半導体基板においてＳＲＡＭのメモリセルが形成される領域においては、２つのアクセストランジスタ、２つのドライバトランジスタおよび２つのロードトランジスタは、それぞれ所定の素子形成領域に形成される。その上方に、各トランジスタを電気的に接続する第１配線、第２配線および第３配線を含む多層配線構造が形成される。第２配線にはビット線と電源配線とが含まれている。第３配線にはワード線と接地配線とが含まれている。
なお、多層配線構造を開示した文献の一例として特許文献１がある。また、ＳＲＡＭを開示した文献の一例として特許文献２がある。
特開２０１０−１３５５７２号公報 特開２００７−１０３８６２号公報
しかしながら、従来の半導体装置では次のような問題点があった。近年の半導体装置では、配線として、銅配線が適用されている。銅配線は、ダマシン法によって形成される。すなわち、層間絶縁膜に対して配線パターンに対応した配線溝を形成し、その配線溝に銅膜等を充填することによって配線が形成されることになる。
配線溝を形成するための写真製版に用いられるフォトマスクでは、配線の設計パターンに対応したレジストパターンを精度よく形成するために、光近接効果補正（ＯＰＣ：Optical Proximity Correction）と称される光学的な補正を行ったパターンが遮光膜に形成されることになる。
上述したロジック回路とＳＲＡＭのメモリセルとが１つのチップに搭載されている半導体装置では、ＳＲＡＭのメモリセル領域に形成される配線の方が、ロジック回路領域に形成される配線よりも密に配置される。さらに、そのＳＲＡＭのメモリセル領域に形成される配線では、第１配線が、第２配線および第３配線に比べてより蜜に配置されることになる。
このため、この第１配線に関しては、特に、相対的に長さが短い配線の設計パターンについて、隣接して配置される他の第１配線との関係で光近接効果補正を十分に行うことができず、配線の設計パターンに対応したレジストパターン（配線溝のパターン）を精度よく形成することができないことがあった。さらに、そのようなレジストパターンをマスクとして形成される配線溝に銅膜等を良好に充填することができず、所望の第１配線を形成することができないことがあった。その結果、ＳＲＡＭのメモリセルとしての機能を十分に発揮させることができなくなる。
本発明は、上記問題点を解決するためになされたものであり、その目的は、ＳＲＡＭのメモリセルにおける配線を確実に形成することがきて、電気的な接続が良好に行われる半導体装置を提供することである。
本発明の一実施の形態に係る半導体装置は、スタティック・ランダム・アクセス・メモリセルを備えた半導体装置であって、複数の素子形成領域と、第１アクセストランジスタおよび第２アクセストランジスタを含むアクセストランジスタ、第１ドライブトランジスタおよび第２ドライブトランジスタを含むドライブトランジスタならびに第１ロードトランジスタおよび第２ロードトランジスタを含むロードトランジスタと、複数のコンタクトプラグと、複数の第１配線と、複数の第１ヴィアと、複数の第２配線と、複数の第３配線とを備えている。複数の素子形成領域は、半導体基板の主表面にそれぞれ規定されている。アクセストランジスタ、ドライブトランジスタおよびロードトランジスタは、複数の素子形成領域における所定の素子形成領域にそれぞれ形成されている。複数のコンタクトプラグは、アクセストランジスタ、ドライブトランジスタおよびロードトランジスタのそれぞれにおける所定の部位に電気的に接続されるように形成されている。複数の第１配線は、複数のコンタクトプラグのうち、所定のコンタクトプラグにそれぞれ電気的に接続されるように形成されている。複数の第１ヴィアは、複数のコンタクトプラグに対し、それぞれ所定のコンタクトプラグに電気的に接続されるように形成されている。複数の第２配線は、複数の第１ヴィアに対し、それぞれ所定の第１ヴィアに電気的に接続されるように形成され、データの入出力を行うビット線としての第１ビット線および第２ビット線ならびに電源配線を含んでいる。複数の第３配線は、複数の第２配線に対し、それぞれ所定の第２配線に電気的に接続されるように形成され、ワード線および接地配線を含んでいる。第１アクセストランジスタは、データを記憶する第１記憶ノードと第１ビット線との間に電気的に接続されるとともに、第２アクセストランジスタは、データを記憶する第２記憶ノードと第２ビット線との間に電気的に接続されている。第１アクセストランジスタのゲートおよび第２アクセストランジスタのゲートはワード線に電気的に接続されている。第１ドライブトランジスタは、第１記憶ノードと接地配線との間に電気的に接続されるとともに、第２ドライブトランジスタは、第２記憶ノードと接地配線との間に電気的に接続されている。第１ロードトランジスタは、第１記憶ノードと電源配線との間に電気的に接続されるとともに、第２ロードトランジスタは、第２記憶ノードと電源配線との間に電気的に接続されている。複数のコンタクトプラグのうち、アクセストランジスタのゲートに電気的に接続されている第１コンタクトプラグおよびドライブトランジスタにおいて接地配線に接続される側に位置する第２コンタクトプラグのうちの少なくともいずれかと、複数の第１ヴィアのうち、第１コンタクトプラグおよび第２コンタクトプラグのいずれかと複数の第２配線のうちの所定の第２配線第１部とを電気的に接続する第１ヴィア第１部とは、第１ヴィア第１部が第１コンタクトプラグおよび第２コンタクトプラグのいずれかに直接接する態様で電気的に接続されている。第１コンタクトプラグおよび第２コンタクトプラグのうちの少なくともいずれかが、第１コンタクトプラグの場合には、第１コンタクトプラグは、アクセストランジスタのゲートが延在する方向とは直交する方向に領域が拡がっている。第１コンタクトプラグおよび第２コンタクトプラグのうちの少なくともいずれかが、第２コンタクトプラグの場合には、第２コンタクトプラグは、ドライブトランジスタのゲートが延在する方向に領域が拡がっている。
本発明の他の実施の形態に係る半導体装置は、スタティック・ランダム・アクセス・メモリセルを備えた半導体装置であって、複数の素子形成領域と、第１アクセストランジスタおよび第２アクセストランジスタを含むアクセストランジスタ、第１ドライブトランジスタおよび第２ドライブトランジスタを含むドライブトランジスタならびに第１ロードトランジスタおよび第２ロードトランジスタを含むロードトランジスタと、複数のコンタクトプラグと、複数の第１配線と、複数の第１ヴィアと、複数の第２配線と、複数の第３配線とを備えている。複数の素子形成領域は、半導体基板の主表面にそれぞれ規定されている。アクセストランジスタ、ドライブトランジスタおよびロードトランジスタは、複数の素子形成領域における所定の素子形成領域にそれぞれ形成されている。複数のコンタクトプラグは、アクセストランジスタ、ドライブトランジスタおよびロードトランジスタのそれぞれにおける所定の部位に電気的に接続されるように形成されている。複数の第１配線は、複数のコンタクトプラグのうち、所定のコンタクトプラグにそれぞれ電気的に接続されるように形成されている。複数の第１ヴィアは、複数のコンタクトプラグに対し、それぞれ所定のコンタクトプラグに電気的に接続されるように形成されている。複数の第２配線は、複数の第１ヴィアに対し、それぞれ所定の第１ヴィアに電気的に接続されるように形成され、データの入出力を行うビット線としての第１ビット線および第２ビット線ならびに電源配線を含んでいる。複数の第３配線は、複数の第２配線に対し、それぞれ所定の第２配線に電気的に接続されるように形成され、ワード線および接地配線を含んでいる。第１アクセストランジスタは、データを記憶する第１記憶ノードと第１ビット線との間に電気的に接続されるとともに、第２アクセストランジスタは、データを記憶する第２記憶ノードと第２ビット線との間に電気的に接続されている。第１アクセストランジスタのゲートおよび第２アクセストランジスタのゲートはワード線に電気的に接続されている。第１ドライブトランジスタは、第１記憶ノードと接地配線との間に電気的に接続されるとともに、第２ドライブトランジスタは、第２記憶ノードと接地配線との間に電気的に接続されている。第１ロードトランジスタは、第１記憶ノードと電源配線との間に電気的に接続されるとともに、第２ロードトランジスタは、第２記憶ノードと電源配線との間に電気的に接続されている。複数のコンタクトプラグのうち、アクセストランジスタにおいてビット線に接続される側に位置する第１コンタクトプラグおよびロードトランジスタにおいて電源配線に接続される側に位置する第２コンタクトプラグのうちの少なくともいずれかと、複数の第１ヴィアのうち、第１コンタクトプラグおよび第２コンタクトプラグのいずれかと複数の第２配線のうちの所定の第２配線第１部とを電気的に接続する第１ヴィア第１部とは、第１ヴィア第１部が第１コンタクトプラグおよび第２コンタクトプラグのいずれかに直接接する態様で電気的に接続されている。第１コンタクトプラグおよび第２コンタクトプラグのうちの少なくともいずれかが、第１コンタクトプラグである場合には、第１コンタクトプラグは、アクセストランジスタのゲートが延在する方向に領域が拡がっている。第１コンタクトプラグおよび第２コンタクトプラグのうちの少なくともいずれかが、第２コンタクトプラグである場合には、第２コンタクトプラグは、ロードトランジスタのゲートが延在する方向に領域が拡がっている。
本発明のさらに他の実施の形態に係る半導体装置は、スタティック・ランダム・アクセス・メモリセルを備えた半導体装置であって、複数の素子形成領域と、第１アクセストランジスタおよび第２アクセストランジスタを含むアクセストランジスタ、第１ドライブトランジスタおよび第２ドライブトランジスタを含むドライブトランジスタならびに第１ロードトランジスタおよび第２ロードトランジスタを含むロードトランジスタと、複数のコンタクトプラグと、複数の第１配線と、複数の第１ヴィアと、複数の第２配線と、複数の第３配線とを備えている。複数の素子形成領域は、半導体基板の主表面にそれぞれ規定されている。アクセストランジスタ、ドライブトランジスタおよびロードトランジスタは、複数の素子形成領域における所定の素子形成領域にそれぞれ形成されている。複数のコンタクトプラグは、アクセストランジスタ、ドライブトランジスタおよびロードトランジスタのそれぞれにおける所定の部位に電気的に接続されるように形成されている。複数の第１配線は、複数のコンタクトプラグのうち、所定のコンタクトプラグにそれぞれ電気的に接続されるように形成されている。複数の第１ヴィアは、複数のコンタクトプラグに対し、それぞれ所定のコンタクトプラグに電気的に接続されるように形成されている。複数の第２配線は、複数の第１ヴィアに対し、それぞれ所定の第１ヴィアに電気的に接続されるように形成され、データの入出力を行うビット線としての第１ビット線および第２ビット線ならびに電源配線を含んでいる。複数の第３配線は、複数の第２配線に対し、それぞれ所定の第２配線に電気的に接続されるように形成され、ワード線および接地配線を含んでいる。第１アクセストランジスタは、データを記憶する第１記憶ノードと第１ビット線との間に電気的に接続されるとともに、第２アクセストランジスタは、データを記憶する第２記憶ノードと第２ビット線との間に電気的に接続されている。第１アクセストランジスタのゲートおよび第２アクセストランジスタのゲートはワード線に電気的に接続されている。第１ドライブトランジスタは、第１記憶ノードと接地配線との間に電気的に接続されるとともに、第２ドライブトランジスタは、第２記憶ノードと接地配線との間に電気的に接続されている。第１ロードトランジスタは、第１記憶ノードと電源配線との間に電気的に接続されるとともに、第２ロードトランジスタは、第２記憶ノードと電源配線との間に電気的に接続されている。複数のコンタクトプラグのうち、アクセストランジスタにおいてビット線に接続される側に位置する第１コンタクトプラグと、複数の第１ヴィアのうち、第１コンタクトプラグと複数の第２配線のうちの所定の第２配線第１部とを電気的に接続する第１ヴィア第１部とは、第１ヴィア第１部が第１コンタクトプラグに直接接する態様で電気的に接続されている。複数のコンタクトプラグのうち、ロードトランジスタにおいて電源配線に接続される側に位置する第２コンタクトプラグと、複数の第１ヴィアのうち、第２コンタクトプラグと複数の第２配線のうちの所定の他の第２配線第１部とを電気的に接続する他の第１ヴィア第１部とは、他の第１ヴィア第１部が第２コンタクトプラグに直接接する態様で電気的に接続されている。複数のコンタクトプラグのうち、アクセストランジスタのゲートに電気的に接続されている第３コンタクトプラグと、複数の第１ヴィアのうち、第３コンタクトプラグと複数の第２配線のうちの所定の第２配線第２部とを電気的に接続する第１ヴィア第２部とは、第１ヴィア第２部が第３コンタクトプラグに直接接する態様で電気的に接続されている。複数のコンタクトプラグのうち、ドライブトランジスタにおいて接地配線に接続される側に位置する第４コンタクトプラグと、複数の第１ヴィアのうち、第４コンタクトプラグと複数の第２配線のうちの所定の第２配線第３部とを電気的に接続する第１ヴィア第３部とは、第１ヴィア第３部が第４コンタクトプラグに直接接する態様で電気的に接続されている。
本発明の一実施の形態に係る半導体装置によれば、ＳＲＡＭのメモリセルにおける配線を確実に形成することができて、電気的な接続を良好に行うことができる。
本発明の他の実施の形態に係る半導体装置によれば、ＳＲＡＭのメモリセルにおける配線を確実に形成することができて、電気的な接続を良好に行うことができる。
本発明のさらに他の実施の形態に係る半導体装置によれば、ＳＲＡＭのメモリセルにおける配線をさらに確実に形成することができて、電気的な接続を良好に行うことができる。
本発明の各実施の形態に係る半導体装置におけるＳＲＡＭのメモリセルの等価回路を示す図である。 本発明の実施の形態１の第１例に係る半導体装置におけるＳＲＡＭのメモリセルの各トランジスタと第１配線との接続構造を示す平面図である。 同実施の形態において、第１配線と第２配線との接続構造を示す平面図である。 同実施の形態において、第２配線と第３配線との接続構造を示す平面図である。 同実施の形態において、ＳＲＡＭのメモリセルにおける多層配線構造を示す斜視図である。 同実施の形態において、半導体装置の製造方法を説明するための、図２に示す断面線ＶＩＡ−ＶＩＡに対応する断面および断面線ＶＩＢ−ＶＩＢに対応する断面を含む、一工程を示す断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。 比較例に係る半導体装置のＳＲＡＭのメモリセルの各トランジスタと第１配線との接続構造を示す平面図である。 比較例に係るＳＲＡＭのメモリセルにおける第１配線と第２配線との接続構造を示す平面図である。 比較例に係るＳＲＡＭのメモリセルにおける第２配線と第３配線との接続構造を示す平面図である。 比較例に係るＳＲＡＭのメモリセルにおける多層配線構造を示す斜視図である。 本発明の実施の形態１の第２例に係る半導体装置におけるＳＲＡＭのメモリセルの各トランジスタと第１配線との接続構造を示す平面図である。 同実施の形態において、第１配線と第２配線との接続構造を示す平面図である。 同実施の形態において、第２配線と第３配線との接続構造を示す平面図である。 同実施の形態において、ＳＲＡＭのメモリセルにおける多層配線構造を示す斜視図である。 本発明の実施の形態１の第３例に係る半導体装置におけるＳＲＡＭのメモリセルの各トランジスタと第１配線との接続構造を示す平面図である。 同実施の形態において、第１配線と第２配線との接続構造を示す平面図である。 同実施の形態において、第２配線と第３配線との接続構造を示す平面図である。 同実施の形態において、ＳＲＡＭのメモリセルにおける多層配線構造を示す斜視図である。 本発明の実施の形態２の第１例に係る半導体装置におけるＳＲＡＭのメモリセルの各トランジスタと第１配線との接続構造を示す平面図である。 同実施の形態において、第１配線と第２配線との接続構造を示す平面図である。 同実施の形態において、第２配線と第３配線との接続構造を示す平面図である。 同実施の形態において、ＳＲＡＭのメモリセルにおける多層配線構造を示す斜視図である。 同実施の形態において、半導体装置の製造方法を説明するための、図２９に示す断面線ＸＸＸＩＩＩＡ−ＸＸＸＩＩＩＡに対応する断面および断面線ＸＸＸＩＩＩＢ−ＸＸＸＩＩＩＢに対応する断面を含む、一工程を示す断面図である。 同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４２に示す工程の後に行われる工程を示す断面図である。 本発明の実施の形態２の第２例に係る半導体装置におけるＳＲＡＭのメモリセルの各トランジスタと第１配線との接続構造を示す平面図である。 同実施の形態において、第１配線と第２配線との接続構造を示す平面図である。 同実施の形態において、第２配線と第３配線との接続構造を示す平面図である。 同実施の形態において、ＳＲＡＭのメモリセルにおける多層配線構造を示す斜視図である。 本発明の実施の形態２の第３例に係る半導体装置におけるＳＲＡＭのメモリセルの各トランジスタと第１配線との接続構造を示す平面図である。 同実施の形態において、第１配線と第２配線との接続構造を示す平面図である。 同実施の形態において、第２配線と第３配線との接続構造を示す平面図である。 同実施の形態において、ＳＲＡＭのメモリセルにおける多層配線構造を示す斜視図である。 本発明の実施の形態２の第４例に係る半導体装置におけるＳＲＡＭのメモリセルの各トランジスタと第１配線との接続構造を示す平面図である。 同実施の形態において、第１配線と第２配線との接続構造を示す平面図である。 同実施の形態において、第２配線と第３配線との接続構造を示す平面図である。 同実施の形態において、ＳＲＡＭのメモリセルにおける多層配線構造を示す斜視図である。
実施の形態１
ここでは、ＳＲＡＭのメモリセルの第１配線のうち、相対的に長さの短い第１配線に接近している特定の第１配線をなくして、対応するヴィアをコンタクトプラグに直接接続させた半導体装置について、３つのバリエーション（第１例〜第３例）を挙げて説明する。
まず、初めに、ＳＲＡＭのメモリセルの等価回路について説明する。図１に示すように、ＳＲＡＭのメモリセルは、２つのインバータをクロスカップリングさせたフリップフロップと、２つのアクセストランジスタＴ１，Ｔ２とにより構成される。フリップフロップには、クロスカップリングさせた２つの記憶ノードＳＮ１，ＳＮ２が設けられている。アクセストランジスタＴ１，Ｔ２は、記憶ノードＳＮ１，ＳＮ２とビット線ＢＬ，／ＢＬとの間に接続されている。アクセストランジスタＴ１，Ｔ２のゲートは、ワード線ＷＬに接続されている。
フリップフロップでは、記憶ノードＳＮ１，ＳＮ２と接地配線（Ｖｓｓ）との間にドライブトランジスタＴ３，Ｔ４が接続されている。また、記憶ノードＳＮ１，ＳＮ２と電源線（Ｖｄｄ）との間にロードトランジスタＴ５，Ｔ６が接続されている。ドライブトランジスタＴ３のゲート、ロードトランジスタＴ５のゲートおよび記憶ノードＳＮ２が互いに電気的に接続されている。また、ドライブトランジスタＴ４のゲート、ロードトランジスタＴ６のゲートおよび記憶ノードＳＮ１が互いに電気的に接続されている。
データの読み出しおよび書き込み前には、ビット線ＢＬ、／ＢＬはともにＨレベルにプリチャージされる。たとえば、記憶ノードＳＮ１、ＳＮ２にそれぞれＨレベル、Ｌレベルを記憶するメモリセルにおいて、データを読み出す際には、オンしているドライブトランジスタＴ４がビット線／ＢＬにチャージされた電荷をアクセストランジスタＴ２を介して引き抜き、ビット線／ＢＬの電位を下げる。図示しないセンスアンプがビット線／ＢＬの電圧低下を検知する。また、同メモリセルのデータを書き換える際には、図示しないライトドライバがＨレベルにチャージされたビット線ＢＬおよびアクセストランジスタＴ１を介して記憶ノードＮ１にチャージされた電荷を引き抜く動作を行う。
（第１例）
次に、第１例に係る半導体装置におけるＳＲＡＭのメモリセルの多層配線構造について説明する。各トランジスタと第１配線との接続構造（平面構造）を図２に示し、第１配線と第２配線との接続構造（平面構造）を図３に示す。また、第２配線と第３配線との接続構造（平面構造）を図４に示し、その多層配線構造の全体の鳥瞰図を図５に示す。
図２、図３、図４および図５に示すように、この半導体装置におけるＳＲＡＭのメモリセルでは、アクセストランジスタＴ１のゲート配線部ＧＨＡ１に電気的に接続されるコンタクトプラグＣＰＳ１に対して、ワード線としての第３配線Ｍ３２に電気的に接続されることになるヴィアＶＳ１が直接接続されている。また、アクセストランジスタＴ２のゲート配線部ＧＨＡ２に電気的に接続されるコンタクトプラグＣＰＳ２に対して、ワード線としての第３配線Ｍ３２に電気的に接続されることになるヴィアＶＳ２が直接接続されている。
すなわち、このＳＲＡＭのメモリセルでは、後述する比較例に係るＳＲＡＭのメモリセルにおいて形成されている第１配線のうち、アクセストランジスタのゲート配線部とワード線とを電気的に接続するために形成されている第１配線が形成されていない。
このため、アクセストランジスタＴ１のアクセスゲート電極ＡＧ１（ゲート配線部ＧＨＡ１）は、コンタクトプラグＣＰＳ１、ヴィアＶＳ１、第２配線Ｍ２２およびヴィア２２を介して、ワード線ＷＬとしての第３配線Ｍ３２に電気的に接続されることになる。また、アクセストランジスタＴ２のアクセスゲート電極ＡＧ２（ゲート配線部ＧＨＡ２）は、コンタクトプラグＣＰＳ２、ヴィアＶＳ２、第２配線Ｍ２６およびヴィアＶ２３を介して、ワード線ＷＬとしての第３配線Ｍ３２に電気的に接続されることになる。
アクセストランジスタＴ１のソース領域またはドレイン領域の一方は、コンタクトプラグＣ４、第１配線Ｍ１５およびヴィアＶ１３を介して、ビット線ＢＬとしての第２配線Ｍ２３に電気的に接続されている。アクセストランジスタＴ１のソース領域またはドレイン領域の他方は、コンタクトプラグＣ３、第１配線Ｍ１４およびコンタクトプラグＣ６を介して、ロードトランジスタＴ５のソース領域またはドレイン領域の一方と、ロードトランジスタＴ６のロードゲート電極ＬＧ２と、ドライブトランジスタＴ４のドライブゲート電極ＤＧ２とに電気的に接続されている。また、アクセストランジスタＴ１のソース領域またはドレイン領域の他方は、ドライブトランジスタＴ３のソース領域またはドレイン領域の一方に電気的に接続されている。
ドライブトランジスタＴ３のソース領域またはドレイン領域の他方は、コンタクトプラグＣ２、第１配線Ｍ１１、ヴィアＶ１１、第２配線Ｍ２１およびヴィア２１を介して、接地電位が与えられる接地配線Ｖｓｓとしての第３配線Ｍ３１に電気的に接続されている。ロードトランジスタＴ５のソース領域またはドレイン領域の他方は、コンタクトプラグＣ５、第１配線Ｍ１３およびヴィアＶ１４を介して、電源電位が与えられる電源配線（Ｖｄｄ）としての第２配線Ｍ２４に電気的に接続されている。
アクセストランジスタＴ２のソース領域またはドレイン領域の一方は、コンタクトプラグＣ９、第１配線Ｍ１６およびヴィアＶ１６を介して、ビット線／ＢＬとしての第２配線Ｍ２５に電気的に接続されている。アクセストランジスタＴ２のソース領域またはドレイン領域の他方は、コンタクトプラグＣ１０、第１配線Ｍ１７およびコンタクトプラグＣ７を介して、ロードトランジスタＴ６のソース領域またはドレイン領域の一方と、ロードトランジスタＴ５のロードゲート電極ＬＧ１と、ドライブトランジスタＴ３のドライブゲート電極ＤＧ１とに電気的に接続されている。また、アクセストランジスタＴ２のソース領域またはドレイン領域の他方は、ドライブトランジスタＴ４のソース領域またはドレイン領域の一方に電気的に接続されている。
ドライブトランジスタＴ４のソース領域またはドレイン領域の他方は、コンタクトプラグＣ１１、第１配線Ｍ１１０、ヴィアＶ１８、第２配線Ｍ２７およびヴィアＶ２４を介して、接地電位が与えられる接地配線Ｖｓｓとしての第３配線Ｍ３３に電気的に接続されている。ロードトランジスタＴ６のソース領域またはドレイン領域の他方は、コンタクトプラグＣ８、第１配線Ｍ１８およびヴィアＶ１５を介して、電源電位が与えられる電源配線Ｖｄｄとしての第２配線Ｍ２４に電気的に接続されている。コンタクトプラグＣ３，Ｃ６が記憶ノードＳＮ１を構成し、コンタクトプラグＣ７、Ｃ１０が記憶ノードＳＮ２を構成する。
なお、半導体装置における、ＳＲＡＭのメモリセルが形成される領域以外の領域では、ロジック回路等（図示せず）が形成されている。
次に、上述した半導体装置の製造方法の一例について説明する。まず、各工程図において示される「ＳＲＡ」は、図２に示される断面線ＶＩＡ−ＶＩＡに対応する断面線に沿った断面図であり、「ＳＲＢ」は、図２に示される断面線ＶＩＢ−ＶＩＢに対応する断面線に沿った断面図である。また、各工程図では、ロジック領域の断面図も併せて示す。
図６に示すように、半導体基板ＳＵＢにおける所定の領域に素子分離絶縁膜ＥＢが形成される。次に、ＳＲＡＭのメモリセルが形成されるメモリセル領域ＳＲでは、素子分離絶縁膜ＥＢによって規定される素子形成領域ＥＦＡ，ＥＦＢ（図２参照）を横切るように、ゲート配線部ＧＨＡ１を含む所定のゲート配線部ＧＨＡ２，ＧＨＤＬ１，ＧＨＤＬ２（図２参照）が形成される。
一方、ロジック回路が形成されるロジック回路領域ＬＲでは、ロジック回路を構成するトランジスタのゲート配線部ＧＨＬが形成される。次に、ゲート配線部ＧＨＡ１等およびゲート配線部ＧＨＬを覆うように、たとえば、シリコン窒化膜等のライナー膜ＬＬ１が形成される。次に、そのライナー膜ＬＬ１を覆うように、たとえば、ＴＥＯＳ（Tetra Ethoxy Ortho Silicate glass）膜あるいはＨＤＰ（High Density Plasma）膜等によるコンタクト層間絶縁膜ＣＳＬが形成される。
次に、図７に示すように、所定の写真製版処理を施すことにより、コンタクトホールを形成するためのフォトレジスト膜ＲＭ１が形成される。次に、図８に示すように、フォトレジスト膜ＲＭ１をマスクとしてコンタクト層間絶縁膜ＣＳＬにエッチングを施すことにより、メモリセル領域ＳＲでは、ゲート配線部ＧＨＡ１を露出するコンタクトホールＣＨＳが形成される。一方、ロジック回路領域ＬＲでは、ゲート配線部ＧＨＬを露出するコンタクトホールＣＨＬが形成される。その後、フォトレジスト膜ＲＭ１が除去される。
次に、図９に示すように、メモリセル領域ＳＲでは、コンタクトホールＣＨＳ内に、たとえば、タングステン膜等によるコンタクトプラグＣＰＳ１が形成される。ロジック回路領域ＬＲでは、コンタクトホールＣＨＬ内に、コンタクトプラグＣＰＬが形成される。次に、コンタクトプラグＣＰＳ１，ＣＰＬを覆うように、シリコン窒化膜等のライナー膜ＬＬ２が形成される。次に、そのライナー膜ＬＬ２を覆うように、たとえば、Ｌｏｗ−ｋ膜によるＭ１層間絶縁膜Ｍ１ＳＬが形成される。
次に、図１０に示すように、第１配線のための配線溝を形成するためのフォトレジスト膜ＲＭ２が形成される。このとき、コンタクトプラグＣＰＳ１（ＣＰＳ２）に接続される第１配線は形成されないため、フォトレジスト膜ＲＭ２は、コンタクトプラグＣＰＳ１（ＣＰＳ２）の直上に位置するＭ１層間絶縁膜Ｍ１ＳＬの部分を覆うように形成される。次に、フォトレジスト膜ＲＭ２をマスクとして、Ｍ１層間絶縁膜Ｍ１ＳＬにエッチングを施すことにより配線溝ＨＴＬ１（図１１参照）等が形成される。その後、フォトレジスト膜ＲＭ２が除去される。
次に、配線溝ＨＴＬ１等を充填するように、めっき法等により銅膜が形成される。次に、図１１に示すように、その銅膜に化学的機械研磨処理を施すことにより、配線溝ＨＴＬ１内に第１配線Ｍ１Ｌ等が形成される。次に、図１２に示すように、第１配線Ｍ１Ｌ等を覆うように、Ｍ１層間絶縁膜Ｍ１ＳＬの上にシリコン窒化膜等のライナー膜ＬＬ３が形成される。次に、ライナー膜ＬＬ３を覆うように、Ｌｏｗ−ｋ膜によるＶ１層間絶縁膜Ｖ１ＳＬが形成される。次に、Ｖ１層間絶縁膜Ｖ１ＳＬを覆うように、シリコン窒化膜等のライナー膜ＬＬ４が形成される。次に、ライナー膜ＬＬ４を覆うように、Ｌｏｗ−ｋ膜によるＭ２層間絶縁膜Ｍ２ＳＬが形成される。
次に、図１３に示すように、コンタクトプラグＣＰＳ１（ＣＰＳ２）に接続されるヴィアを形成するためのフォトレジスト膜ＲＭ３が形成される。次に、フォトレジスト膜ＲＭ３をマスクとして、Ｍ２層間絶縁膜Ｍ２ＳＬ等にエッチングを施すことにより、ライナー膜ＬＬ２を露出するヴィアホールＶＨＳが形成される。その後、フォトレジスト膜ＲＭ３が除去される。
次に、図１４に示すように、第１配線に接続されるヴィアを形成するためのフォトレジスト膜ＲＭ４が形成される。このとき、すでに形成されているヴィアホールＶＨＳには、フォトレジスト膜ＲＭ４の一部が充填されて保護膜として機能することになる。次に、フォトレジスト膜ＲＭ４をマスクとして、Ｍ２層間絶縁膜Ｍ２ＳＬ等にエッチングを施すことにより、ロジック回路領域ＬＲでは、ライナー膜ＬＬ３を露出するヴィアホールＶＨＬが形成される。
このとき、メモリセル領域ＭＲでは、第１配線（図示せず）の直上に位置するライナー膜ＬＬ３の部分を露出するヴィアホール（図示せず）が形成される。また、ヴィアホールＶＨＳには、フォトレジスト膜ＲＭ４の一部が充填されていることによって、ヴィアホールＶＨＬを形成する際のエッチングによりヴィアホールＶＨＳの底の部分等がダメージを受けるのを抑制することができる。
次に、図１５に示すように、第２配線のための配線溝を形成するためのフォトレジスト膜ＲＭ５が形成される。次に、そのフォトレジスト膜ＲＭ５をマスクとして、Ｍ２層間絶縁膜Ｍ２ＳＬにエッチング処理を施すことにより、メモリセル領域ＳＲでは、配線溝ＨＴＳが形成される。ロジック回路領域ＬＲでは、配線溝ＨＴＬ２が形成される。その後、フォトレジスト膜ＲＭ５が除去される。
次に、配線溝ＨＴＳ，ＨＴＬ２等を充填するように、めっき法等により銅膜が形成される。次に、図１６に示すように、その銅膜に化学的機械研磨処理を施すことにより、メモリセル領域ＳＲでは、配線溝ＨＴＳ内に第２配線Ｍ２２が形成される。また、メモリセル領域ＳＲでは、この第２配線Ｍ２２の他に、第２配線Ｍ２１、Ｍ２３〜Ｍ２７（図３および図５参照）が形成される。ロジック回路領域ＬＲでは、配線溝ＨＴＬ２内に第２配線Ｍ２Ｌが形成される。
次に、第２配線ＨＴＳ，ＨＴＬ２等を覆うように、ライナー膜（図示せず）、Ｖ２層間絶縁膜（図示せず）およびＭ３層間絶縁膜（図示せず）が順次形成される。次に、前述したＶ１層間絶縁膜Ｖ１ＳＬおよびＭ２層間絶縁膜Ｍ２ＳＬにヴィアと配線を形成する工程と同様の工程を経て、メモリセル領域ＳＲでは、Ｖ２層間絶縁膜にヴィアＶ２１〜Ｖ２４（図５参照）が形成され、Ｍ３層間絶縁膜に第３配線Ｍ３１〜Ｍ３３（図５参照）が形成される。また、ロジック回路領域ＬＲでは、所定のヴィアと配線（いずれも図示せず）が形成される。以上の工程を経て、ＳＲＡＭのメモリセルを備えた半導体装置の主要部分が形成されることになる。
従来の半導体装置（比較例）では、アクセストランジスタのゲート配線部とワード線とを電気的に接続するために第１配線が形成されている。上述した半導体装置では、その第１配線が形成されていないことで、その第１配線の近傍に位置する相対的に長さの短い第１配線の長さを延ばすことができる。このことについて、比較例に係る半導体装置を交えて説明する。
比較例に係る半導体装置のメモリセルにおける各トランジスタと第１配線との接続構造を図１７に示し、第１配線と第２配線との接続構造を図１８に示す。また、第２配線と第３配線との接続構造を図１９に示し、その多層配線構造の全体の鳥瞰図を図２０に示す。
図１７、図１８、図１９および図２０に示すように、比較例に係る半導体装置では、アクセストランジスタＴ１のアクセスゲート電極ＡＧ１（ゲート配線部ＧＨＡ１）に電気的に接続されるコンタクトプラグＣ１が形成され、そのコンタクトプラグＣ１に第１配線Ｍ１２が電気的に接続されている。そして、その第１配線Ｍ１２が、ヴィアＶ１２を介して第２配線Ｍ２２に電気的に接続されている。
また、アクセストランジスタＴ２のアクセスゲート電極ＡＧ２（ゲート配線部ＧＨＡ２）に電気的に接続されるコンタクトプラグＣ２が形成され、そのコンタクトプラグＣ２に第１配線Ｍ１９が電気的に接続されている。そして、その第１配線Ｍ１９が、ヴィアＶ２３を介して第２配線Ｍ２６に電気的に接続されている。
なお、これ以外の構成については、実施の形態に係る半導体装置と同様なので、同じ説明を繰り返さないために、対応する同一部材には同一符号を付すこととする。参照符号が同じでも、半導体装置としては比較例に係る半導体装置を意図するものである。
すでに述べたように、ＳＲＡＭのメモリセル領域に形成される配線では、第１配線が、第２配線および第３配線に比べてより蜜に配置されることになる。比較例に係る半導体装置では、アクセストランジスタＴ１，Ｔ２、ドライブトランジスタＴ３，Ｔ４およびロードトランジスタＴ５，Ｔ６のそれぞれの所定の部分に接続されるコンタクトプラグＣ１〜Ｃ１０は、いずれも所定の第１配線Ｍ１１〜Ｍ１１０を介して所定のヴィアＶ１１〜Ｖ１８および所定の第２配線Ｍ２１〜Ｍ２７に電気的に接続されている。
このため、特に、相対的に長さが短いとされる第１配線のパターンとして、アクセストランジスタＴ１（Ｔ２）のソースまたはドレインの一方に電気的に接続される第１配線Ｍ１５（Ｍ１６）をパターニングするためのフォトマスクを製造するにあたり、この第１配線Ｍ１５，Ｍ１６に隣接して配置される他の第１配線との関係で光近接効果補正が制約を受けてしまい、光近接効果補正を十分に行うことができないことがある。
光近接効果補正が十分に行われないフォトマスクでは、第１配線の設計パターンに対応したレジストパターン（配線溝のパターン）を精度よく形成することができず、そのようなレジストパターンをマスクとして形成される配線溝に銅膜等を良好に充填することができなくなる。その結果、所望の第１配線Ｍ１５，Ｍ１６を形成することができず、ＳＲＡＭのメモリセルとしての機能を発揮させることができないことがある。
これに対して、本実施の形態に係る半導体装置（第１例）では、第１配線Ｍ１５，Ｍ１６に隣接して配置される他の第１配線として、比較例に係る半導体装置において形成されている第１配線Ｍ１２，Ｍ１９（図２０参照）が形成されていない。すなわち、図５に示すように、アクセストランジスタＴ１（Ｔ２）のゲート配線部ＧＨＡ１（ＧＨＡ２）に電気的に接続されるコンタクトプラグＣＰＳ１（ＣＰＳ２）とヴィアＶＳ１（ＶＳ２）とが、第１配線Ｍ１２（Ｍ１９）（図２０参照）を介在させることなく直接接続されている。
第１配線Ｍ１２（Ｍ１９）が形成されないことで、図２に示すように、第１配線Ｍ１５（Ｍ１６）の設計パターンとしては、第１配線Ｍ１５（Ｍ１６）が位置している側に向かってその長さ（長さＷ）を延ばすことができる。これにより、第１配線Ｍ１５（Ｍ１６）を含む第１配線をパターニングするためのフォトマスクを製造するにあたり、従来の半導体装置の場合に比べて、第１配線Ｍ１５，Ｍ１６のフォトマスクのパターンについて、光近接効果補正の制約が緩和されて、光近接効果補正を十分に行うことができる。
こうして光近接効果補正が行われたフォトマスクでは、第１配線Ｍ１５，Ｍ１６の設計パターンに対応したレジストパターン（配線溝のパターン）をより精度よく形成することができ、そのようなレジストパターンをマスクとして形成された配線溝には銅膜を良好に充填することができる。その結果、設計パターンに対応した所望の第１配線Ｍ１５，Ｍ１６をより精度よく形成することができ、ＳＲＡＭのメモリセルとしての機能を発揮させることができる。
また、第１例に係る半導体装置では、図２に示すように、ヴィアＶＳ１（ＶＳ２）が直接接触するコンタクトプラグＣＰＳ１（ＣＰＳ２）として、アクセストランジスタＴ１（Ｔ２）のゲート配線部ＧＨＡ１（ＧＨＡ２）が延在する方向とは略直交する方向に領域を拡大させることで、ヴィアＶＳ１（ＶＳ２）をコンタクトプラグＣＰＳ１（ＣＰＳ２）に接続させる際のプロセスマージンを上げることができる。
さらに、比較例に係る半導体装置では、世代が変わる毎に、第１配線のフォトマスクのパターンについて光近接効果補正を行ってフォトマスクを改定する必要があるのに対して、第１例に係る半導体装置では、第１配線Ｍ１２（Ｍ１９）が形成されず、また、第１配線Ｍ１５（Ｍ１６）の設計パターンを延ばすことで、世代毎に光近接効果補正を行う必要がなくなる。これにより、開発のスピードを上げることができるとともに、コストの削減を図ることができる。
（第２例）
第１例では、相対的に長さが短いとされる第１配線として第１配線Ｍ１５（Ｍ１６）を挙げて、その第１配線Ｍ１５（Ｍ１６）に接近している第１配線Ｍ１２（Ｍ１９）が形成されない構造について説明した。第２例では、相対的に長さが短いとされる第１配線として第１配線Ｍ１３（Ｍ１８）を挙げて、その第１配線Ｍ１３（Ｍ１８）に接近している第１配線Ｍ１１（Ｍ１１０）（図２０参照）が形成されない構造について説明する。
第２例に係る半導体装置の１つのメモリセルにおける各トランジスタと第１配線との接続構造を図２１に示し、第１配線と第２配線との接続構造を図２２に示す。また、第２配線と第３配線との接続構造を図２３に示し、その多層配線構造の全体の鳥瞰図を図２４に示す。
図２１、図２２、図２３および図２４に示すように、この半導体装置におけるＳＲＡＭのメモリセルでは、ドライブトランジスタＴ３に接続されるコンタクトプラグのうち、接地配線に接続されることになるコンタクトプラグＣＰＳ３に対して、ヴィアＶＳ３が直接接続されている。そのヴィアＶＳ２３は、第２配線Ｍ２１およびヴィアＶ２１を介して、接地配線としての第３配線Ｍ３１に電気的に接続されている。
また、ドライブトランジスタＴ４に接続されるコンタクトプラグのうち、接地配線に接続されることになるコンタクトプラグＣＰＳ４に対して、ヴィアＶＳ４が直接接続されている。そのヴィアＶＳ４は、第２配線Ｍ２７およびヴィアＶ２４を介して、接地配線としての第３配線Ｍ３３に電気的に接続されている。
すなわち、このＳＲＡＭのメモリセルでは、比較例に係るＳＲＡＭのメモリセルにおいて形成されている第１配線のうち、ドライブトランジスタと接地配線とを電気的に接続するために形成されている第１配線が形成されていない。
一方、アクセストランジスタＴ１のゲート配線部ＧＨＡ１に電気的に接続されるコンタクトプラグＣ１と、ワード線としての第３配線Ｍ３２に電気的に接続されるヴィアＶ１２とは、第１配線Ｍ１２を介在させて電気的に接続されている。また、アクセストランジスタＴ２のゲート配線部ＧＨＡ２に電気的に接続されるコンタクトプラグＣ１２と、ワード線としての第３配線Ｍ３２に電気的に接続されるヴィアＶ１７とは、第１配線Ｍ１９を介在させて電気的に接続されている。なお、これ以外の構成については、図２〜図５に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さない。
第２例に係る半導体装置の製造方法は、第１配線を形成するためのフォトマスクのパターンを変更するだけで、第１例に係る半導体装置の製造方法と基本的に同じである。
上述した第２例に係る半導体装置では、第１例に係る半導体装置と同様に、設計パターンに対応した所望の第１配線を形成することができる。このことについて説明する。まず、比較例に係る半導体装置では、相対的に長さが短いとされる第１配線パターンとして、第１配線Ｍ１５，Ｍ１６の他に、第１配線Ｍ１３，Ｍ１８がある。第１配線Ｍ１３（Ｍ１８）は、ロードトランジスタＴ５（Ｔ６）のソースまたはドレインの一方に電気的に接続される第１配線である。
その第１配線Ｍ１３（Ｍ１８）に接近する第１配線Ｍ１１（Ｍ１１０）が形成されないことで、図２１に示すように、第１配線Ｍ１３（Ｍ１８）の設計パターンとしては、第１配線Ｍ１１（Ｍ１１０）が位置している側に向かってその長さ（長さＷ）を延ばすことができる。これにより、第１例に係る半導体装置について説明したのと同様に、第１配線Ｍ１３（Ｍ１８）を含む第１配線をパターニングするためのフォトマスクを製造するにあたり、従来の半導体装置の場合に比べて、第１配線Ｍ１３，Ｍ１８のフォトマスクのパターンについて、光近接効果補正の制約が緩和されて、光近接効果補正を十分に行うことができる。
こうして光近接効果補正が行われたフォトマスクでは、第１配線Ｍ１３，Ｍ１８の設計パターンに対応したレジストパターン（配線溝のパターン）をより精度よく形成することができ、そのようなレジストパターンをマスクとして形成された配線溝には銅膜を良好に充填することができることになる。その結果、設計パターンに対応した所望の第１配線Ｍ１３，Ｍ１８をより精度よく形成することができ、ＳＲＡＭのメモリセルとしての機能を発揮させることができる。
また、第２例に係る半導体装置では、図２１に示すように、ヴィアＶＳ３（ＶＳ４）が直接接触するコンタクトプラグＣＰＳ３（ＣＰＳ４）として、ドライブトランジスタＴ３（Ｔ４）のゲート配線部ＧＨＤＬ１（ＧＨＤＬ２）が延在する方向に領域を拡大させることで、ヴィアＶＳ３（ＶＳ４）をコンタクトプラグＣＰＳ３（ＣＰＳ４）に接続させる際のプロセスマージンを上げることができる。
さらに、第１配線Ｍ１１（Ｍ１１０）が形成されず、第１配線Ｍ１３（Ｍ１８）の設計パターンを延ばすことで、第１配線のフォトマスクのパターンについて、世代毎に光近接効果補正を行う必要がなくなり、開発のスピードを上げることができるとともに、コストの削減を図ることができる。
（第３例）
第３例では、第１例に係る半導体装置と第２例に係る半導体装置とを組み合わせた半導体装置について説明する。
第３例に係る半導体装置の１つのメモリセルにおける各トランジスタと第１配線との接続構造を図２５に示し、第１配線と第２配線との接続構造を図２６に示す。また、第２配線と第３配線との接続構造を図２７に示し、その多層配線構造の全体の鳥瞰図を図２８に示す。
図２５、図２６、図２７および図２８に示すように、第３例に係る半導体装置では、比較例に係る半導体装置に形成されていた第１配線Ｍ１２（Ｍ１９）と第１配線Ｍ１１（Ｍ１１０）（図２０参照）が形成されておらず、コンタクトプラグＣＰＳ１（ＣＰＳ２）に対してヴィアＶＳ１（ＶＳ２）が直接接続されているとともに、コンタクトプラグＣＰＳ３に対して、ヴィアＶＳ３が直接接続されている。なお、これ以外の構成については、図２〜図５に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さない。
第３例に係る半導体装置の製造方法は、第１配線を形成するためのフォトマスクのパターンを変更するだけで、第１例に係る半導体装置の製造方法と基本的に同じである。
上述した第３例に係る半導体装置では、第１例および第２例において説明したように、第１配線Ｍ１２（Ｍ１９）が形成されない分、第１配線Ｍ１５（Ｍ１６）の設計パターンを延ばすことができるとともに、第１配線Ｍ１１（Ｍ１１０）が形成されない分、第１配線Ｍ１３（Ｍ１８）の設計パターンを延ばすことができる。これにより、それぞれ設計パターンに対応した所望の第１配線Ｍ１５，Ｍ１６，Ｍ１３，Ｍ１８をより精度よく形成することができ、ＳＲＡＭのメモリセルとしての機能を効果的に発揮させることができる。
また、第１例および第２例において説明したように、ヴィアＶＳ１（ＶＳ２）をコンタクトプラグＣＰＳ１（ＣＰＳ２）に接続させる際のプロセスマージンを上げることができるとともに、ヴィアＶＳ３（ＶＳ４）をコンタクトプラグＣＰＳ３（ＣＰＳ４）に接続させる際のプロセスマージンを上げることができる。さらに、第１配線のフォトマスクのパターンについて、世代毎に光近接効果補正を行う必要がなくなり、開発のスピードを上げることができるとともに、コストの削減を図ることができる。
実施の形態２
ここでは、ＳＲＡＭのメモリセルの第１配線のうち、相対的に長さの短い第１配線そのものをなくして、対応するヴィアをコンタクトプラグに直接接続させた半導体装置について、４つのバリエーション（第１例〜第４例）を挙げて説明する。
（第１例）
第１例に係る半導体装置における各トランジスタと第１配線との接続構造を図２９に示し、第１配線と第２配線との接続構造を図３０に示す。また、第２配線と第３配線との接続構造を図３１に示し、その多層配線構造の全体の鳥瞰図を図３２に示す。
図２９、図３０、図３１および図３２に示すように、アクセストランジスタＴ１に接続されるコンタクトプラグのうち、ビット線に接続されることになるコンタクトプラグＣＰＳ５に対して、ヴィアＶＳ５が直接接続されている。そのヴィアＶＳ５は、ビット線ＢＬとしての第２配線Ｍ２３に電気的に接続されている。
また、アクセストランジスタＴ２に接続されるコンタクトプラグのうち、ビット線に接続されることになるコンタクトプラグＣＰＳ６に対して、ヴィアＶＳ６が直接接続されている。そのヴィアＶＳ６は、ビット線／ＢＬとしての第２配線Ｍ２５に電気的に接続されている。なお、これ以外の構成について、実施の形態１の第１例に係る半導体装置と同一部材または第２例に係る半導体装置と同一部材については、同一符号を付してその説明を繰り返さない。
次に、上述した半導体装置の製造方法の一例について説明する。図３３に示すように、半導体基板ＳＵＢにおける所定の領域に素子分離絶縁膜ＥＢが形成される。次に、ＳＲＡＭのメモリセルが形成されるメモリセル領域ＳＲでは、素子分離絶縁膜ＥＢによって規定される素子形成領域ＥＦＡ，ＥＦＢ（図２９参照）を横切るように、ゲート配線部ＧＨＡ１を含む所定のゲート配線部ＧＨＡ２，ＧＨＤＬ１，ＧＨＤＬ２（図２９参照）が形成される。
一方、ロジック回路が形成されるロジック回路領域ＬＲでは、ロジック回路を構成するトランジスタのゲート配線部ＧＨＬが形成される。次に、ゲート配線部ＧＨＡ１等およびゲート配線部ＧＨＬを覆うように、たとえば、シリコン窒化膜等によるライナー膜ＬＬ１が形成される。次に、そのライナー膜ＬＬ１を覆うように、たとえば、ＴＥＯＳ膜あるいはＨＤＰ膜等によるコンタクト層間絶縁膜ＣＳＬが形成される。
次に、図３４に示すように、所定の写真製版処理を施すことにより、コンタクトホールを形成するためのフォトレジスト膜ＲＭ１が形成される。次に、図３５に示すように、フォトレジスト膜ＲＭ１をマスクとしてコンタクト層間絶縁膜ＣＳＬにエッチングを施すことにより、メモリセル領域ＳＲでは、素子形成領域（活性領域）を露出するコンタクトホールＣＨＳが形成される。一方、ロジック回路領域ＬＲでは、ゲート配線部ＧＨＬを露出するコンタクトホールＣＨＬが形成される。その後、フォトレジスト膜ＲＭ１が除去される。
次に、図３６に示すように、メモリセル領域ＳＲでは、コンタクトホールＣＨＳ内に、たとえば、タングステン膜等によるコンタクトプラグＣＰＳ５が形成される。ロジック回路領域ＬＲでは、コンタクトホールＣＨＬ内に、コンタクトプラグＣＰＬが形成される。次に、コンタクトプラグＣＰＳ５，ＣＰＬを覆うように、シリコン窒化膜等によるライナー膜ＬＬ２が形成される。次に、そのライナー膜ＬＬ２を覆うように、たとえば、Ｌｏｗ−ｋ膜によるＭ１層間絶縁膜Ｍ１ＳＬが形成される。
次に、図３７に示すように、第１配線のための配線溝を形成するためのフォトレジスト膜ＲＭ２が形成される。このとき、コンタクトプラグＣＰＳ５（ＣＰＳ６）に接続される第１配線は形成されないため、フォトレジスト膜ＲＭ２は、コンタクトプラグＣＰＳ５（ＣＰＳ６）の直上に位置するＭ１層間絶縁膜Ｍ１ＳＬの部分を覆うように形成される。次に、フォトレジスト膜ＲＭ２をマスクとして、Ｍ１層間絶縁膜Ｍ１ＳＬにエッチングを施すことにより配線溝ＨＴＬ１（図３８参照）等が形成される。その後、フォトレジスト膜ＲＭ２が除去される。
次に、配線溝ＨＴＬ１等を充填するように、めっき法等により銅膜が形成される。次に、図３８に示すように、その銅膜に化学的機械研磨処理を施すことにより、配線溝ＨＴＬ１内に配線Ｍ１Ｌ等が形成される。次に、図３９に示すように、配線Ｍ１Ｌ等を覆うように、Ｍ１層間絶縁膜Ｍ１ＳＬの上にシリコン窒化膜等によるライナー膜ＬＬ３が形成される。次に、ライナー膜ＬＬ３を覆うように、Ｌｏｗ−ｋ膜によるＶ１層間絶縁膜Ｖ１ＳＬが形成される。次に、Ｖ１層間絶縁膜Ｖ１ＳＬを覆うように、シリコン窒化膜等によるライナー膜ＬＬ４が形成される。次に、ライナー膜ＬＬ４を覆うように、Ｌｏｗ−ｋ膜によるＭ２層間絶縁膜Ｍ２ＳＬが形成される。
次に、図４０に示すように、コンタクトプラグＣＰＳ５（ＣＰＳ６）に接続されるヴィアを形成するためのフォトレジスト膜ＲＭ３が形成される。次に、フォトレジスト膜ＲＭ３をマスクとして、Ｍ２層間絶縁膜Ｍ２ＳＬ等にエッチングを施すことにより、ライナー膜ＬＬ２を露出するヴィアホールＶＨＳが形成される。その後、フォトレジスト膜ＲＭ３が除去される。
次に、図４１に示すように、第１配線に接続されるヴィアを形成するためのフォトレジスト膜ＲＭ４が形成される。このとき、すでに形成されているヴィアホールＶＨＳには、フォトレジスト膜ＲＭ４の一部が充填されて保護膜として機能することになる。次に、フォトレジスト膜ＲＭ４をマスクとして、Ｍ２層間絶縁膜Ｍ２ＳＬ等にエッチングを施すことにより、ロジック回路領域ＬＲでは、ライナー膜ＬＬ３を露出するヴィアホールＶＨＬが形成される。
また、このとき、メモリセル領域ＭＲでは、第１配線（図示せず）の直上に位置するライナー膜ＬＬ３の部分を露出するヴィアホール（図示せず）が形成される。また、ヴィアホールＶＨＳには、フォトレジスト膜ＲＭ４の一部が充填されていることによって、ヴィアホールＶＨＬを形成する際のエッチングによりヴィアホールＶＨＳの底の部分等がダメージを受けるのを抑制することができる。
次に、図４２に示すように、第２配線のための配線溝を形成するためのフォトレジスト膜ＲＭ５が形成される。次に、そのフォトレジスト膜ＲＭ５をマスクとして、Ｍ２層間絶縁膜Ｍ２ＳＬにエッチング処理を施すことにより、メモリセル領域ＳＲでは、配線溝ＨＴＳが形成される。ロジック回路領域ＬＲでは、配線溝ＨＴＬ２が形成される。その後、フォトレジスト膜ＲＭ５が除去される。
次に、配線溝ＨＴＳ，ＨＴＬ２等を充填するように、めっき法等により銅膜が形成される。次に、図４３に示すように、その銅膜に化学的機械研磨処理を施すことにより、メモリセル領域ＳＲでは、配線溝ＨＴＳ内に第２配線Ｍ２３が形成される。また、メモリセル領域ＳＲでは、この第２配線Ｍ２３の他に、Ｍ２１、Ｍ２２、Ｍ２４〜Ｍ２７（図３０および図３２照）が形成される。ロジック回路領域ＬＲでは、配線溝ＨＴＬ２内に第２配線Ｍ２Ｌが形成される。
次に、配線ＨＴＳ，ＨＴＬ２等を覆うように、ライナー膜（図示せず）、Ｖ２層間絶縁膜（図示せず）およびＭ３層間絶縁膜（図示せず）が形成される。次に、前述したＶ１層間絶縁膜Ｖ１ＳＬおよびＭ２層間絶縁膜Ｍ２ＳＬにヴィアと配線を形成する工程と同様の工程を経て、メモリセル領域ＳＲでは、Ｖ２層間絶縁膜にヴィアＶ２１〜Ｖ２４（図３２参照）が形成され、Ｍ３層間絶縁膜に第３配線Ｍ３１〜Ｍ３３（図３２参照）が形成される。また、ロジック回路領域ＬＲでは、所定のヴィアと配線（いずれも図示せず）が形成される。以上の工程を経て、ＳＲＡＭのメモリセルを備えた半導体装置の主要部分が形成されることになる。
前述したように、従来の半導体装置（比較例）では、相対的に長さが短いとされる第１配線Ｍ１５（Ｍ１６）をパターニングするためのフォトマスクを製造するにあたり、この第１配線Ｍ１５，Ｍ１６に隣接して配置される他の第１配線との関係で光近接効果補正を十分に行うことができないことがある。その結果、所望の第１配線Ｍ１５，Ｍ１６を形成することができず、ＳＲＡＭのメモリセルとしての機能を発揮させることができないことがある。
これに対して、本実施の形態に係る半導体装置（第１例）では、比較例に係る半導体装置において形成されている第１配線Ｍ１５，Ｍ１６（図２０参照）が形成されていない。すなわち、図３２に示すように、アクセストランジスタＴ１（Ｔ２）のソースまたはドレインの一方に電気的に接続されるコンタクトプラグＣＰＳ５（ＣＰＳ６）とヴィアＶＳ５（ＶＳ６）とが直接接続されている。
コンタクトプラグＣＰＳ５（ＣＰＳ６）とヴィアＶＳ５（ＶＳ６）とが、相対的に長さが短く、十分な光近接効果補正を行うことが難しいとされる第１配線Ｍ１５（Ｍ１６）（図２０参照）を介在させることなく接続されていることで、アクセストランジスタＴ１（Ｔ２）とビット線ＢＬ（／ＢＬ）との電気的な接続が確実に行われて、ＳＲＡＭのメモリセルとしての機能を十分に発揮させることができる。
また、第１例に係る半導体装置では、図２９に示すように、ヴィアＶＳ５（ＶＳ６）が直接接触するコンタクトプラグＣＰＳ５（ＣＰＳ６）として、アクセストランジスタＴ１（Ｔ２）のゲート配線部ＧＨＡ１（ＧＨＡ２）が延在する方向に領域を拡大させることで、ヴィアＶＳ５（ＶＳ６）をコンタクトプラグＣＰＳ５（ＣＰＳ６）に接続させる際のプロセスマージンを上げることができる。
さらに、第１例に係る半導体装置では、第１配線Ｍ１５（Ｍ１６）（図２０参照）が形成されないことで、世代毎に光近接効果補正を行う必要がなくなって、開発のスピードを上げることができるとともに、コストの削減を図ることができる。
（第２例）
第１例では、相対的に長さが短いとされる第１配線として、第１配線Ｍ１５，Ｍ１６（図２０参照）が形成されていない構造について説明した。第２例では、相対的に長さが短いとされる第１配線として、第１配線Ｍ１３，Ｍ１８（図２０参照）が形成されない構造について説明する。
第２例に係る半導体装置の１つのメモリセルにおける各トランジスタと第１配線との接続構造を図４４に示し、第１配線と第２配線との接続構造を図４５に示す。また、第２配線と第３配線との接続構造を図４６に示し、その多層配線構造の全体の鳥瞰図を図４７に示す。
図４４、図４５、図４６および図４７に示すように、この半導体装置におけるＳＲＡＭのメモリセルでは、ロードトランジスタＴ５に接続されるコンタクトプラグのうち、電源配線に接続されることになるコンタクトプラグＣＰＳ７に対して、ヴィアＶＳ７が直接接続されている。そのヴィアＶＳ７は、電源配線としての第２配線Ｍ２４に電気的に接続されている。
また、ロードトランジスタＴ６に接続されるコンタクトプラグのうち、電源配線に接続されることになるコンタクトプラグＣＰＳ８に対して、ヴィアＶＳ８が直接接続されている。そのヴィアＶＳ８は、電源配線としての第２配線Ｍ２４に電気的に接続されている。
すなわち、このＳＲＡＭのメモリセルでは、比較例に係るＳＲＡＭのメモリセルにおいて形成されている第１配線のうち、ロードトランジスタと電源配線とを電気的に接続するために形成されている第１配線が形成されていない。なお、これ以外の構成について、実施の形態１の第１例に係る半導体装置と同一部材または第２例に係る半導体装置と同一部材については、同一符号を付してその説明を繰り返さない。
第２例に係る半導体装置の製造方法は、第１配線を形成するためのフォトマスクのパターンを変更するだけで、第１例に係る半導体装置の製造方法と基本的に同じである。
上述した第２例に係る半導体装置では、コンタクトプラグＣＰＳ７（ＣＰＳ８）とヴィアＶＳ７（ＶＳ８）とが、相対的に長さが短く、十分な光近接効果補正を行うことが難しいとされる第１配線Ｍ１３（Ｍ１８）（図２０参照）を介在させることなく接続されている。これにより、第１例に係る半導体装置と同様に、ロードトランジスタＴ５（Ｔ６）と電源配線としての第２配線Ｍ２４との電気的な接続が確実に行われて、ＳＲＡＭのメモリセルとしての機能を十分に発揮させることができる。
また、第２例に係る半導体装置では、図４４に示すように、ヴィアＶＳ７（ＶＳ８）が直接接触するコンタクトプラグＣＰＳ７（ＣＰＳ８）として、ロードトランジスタＴ５（Ｔ６）のゲート配線部ＧＨＤＬ１（ＧＨＤＬ２）が延在する方向に領域を拡大させることで、ヴィアＶＳ７（ＶＳ８）をコンタクトプラグＣＰＳ７（ＣＰＳ８）に接続させる際のプロセスマージンを上げることができる。
さらに、第２例に係る半導体装置では、第１配線Ｍ１３（Ｍ１８）（図２０参照）が形成されなことで、世代毎に光近接効果補正を行う必要がなくなって、開発のスピードを上げることができるとともに、コストの削減を図ることができる。
（第３例）
第３例では、第１例に係る半導体装置と第２例に係る半導体装置とを組み合わせた半導体装置について説明する。
第３例に係る半導体装置の１つのメモリセルにおける各トランジスタと第１配線との接続構造を図４８に示し、第１配線と第２配線との接続構造を図４９に示す。また、第１配線と第３配線との接続構造を図５０に示し、その多層配線構造の全体の鳥瞰図を図５１に示す。
図４８、図４９、図５０および図５１に示すように、第３例に係る半導体装置では、比較例に係る半導体装置に形成されていた第１配線Ｍ１５，Ｍ１６と第１配線Ｍ１３，Ｍ１８（図２０参照）が形成されておらず、コンタクトプラグＣＰＳ５（ＣＰＳ６）に対してヴィアＶＳ５（ＶＳ６）が直接接続され、コンタクトプラグＣＰＳ７（ＣＰＳ８）に対してヴィアＶＳ７（ＶＳ８）が直接接続されている。なお、これ以外の構成について、実施の形態１の第１例に係る半導体装置と同一部材または第２例に係る半導体装置と同一部材については、同一符号を付してその説明を繰り返さない。
第３例に係る半導体装置の製造方法は、第１配線を形成するためのフォトマスクのパターンを変更するだけで、第１例に係る半導体装置の製造方法と基本的に同じである。
上述した第３例に係る半導体装置では、コンタクトプラグＣＰＳ５（ＣＰＳ６）とヴィアＶＳ５（ＶＳ６）とが、相対的に長さが短く、十分な光近接効果補正を行うことが難しいとされる第１配線Ｍ１５（Ｍ１６）（図２０参照）を介在させることなく接続されている。また、コンタクトプラグＣＰＳ７（ＣＰＳ８）とヴィアＶＳ７（ＶＳ８）とが、相対的に長さが短く、十分な光近接効果補正を行うことが難しいとされる第１配線Ｍ１３（Ｍ１８）（図２０参照）を介在させることなく接続されている。
これにより、第１例および第２例において説明したように、アクセストランジスタＴ１（Ｔ２）とビット線ＢＬ（／ＢＬ）との電気的な接続を確実に行うことができるとともに、ロードトランジスタＴ５（Ｔ６）と第２配線Ｍ２４との電気的な接続を確実に行うことができる。その結果、ＳＲＡＭのメモリセルとしての機能をさらに効果的に発揮させることができる。
また、コンタクトプラグＣＰＳ５（ＣＰＳ６），ＣＰＳ７（ＣＰＳ８）の領域を所定の方向に拡大させることで、ヴィアＶＳ５（ＶＳ６），ＶＳ７（ＶＳ８）をコンタクトプラグＣＰＳ５（ＣＰＳ６），ＣＰＳ７（ＣＰＳ８）に接続させる際のプロセスマージンを上げることができる。さらに、第１配線をパターニングするためのフォトマスクに関して、、世代毎に光近接効果補正を行う必要がなくなって、開発のスピードを上げることができるとともに、コストの削減を図ることができる。
（第４例）
第４例では、前述した第３例に係る半導体装置と、実施の形態１において説明した第３例に係る半導体装置とを組み合わせた半導体装置について説明する。
第４例に係る半導体装置の１つのメモリセルにおける各トランジスタと第１配線との接続構造を図５２に示し、第１配線と第２配線との接続構造を図５３に示す。また、第１配線と第３配線との接続構造を図５４に示し、その多層配線構造の全体の鳥瞰図を図５５に示す。
図５２、図５３、図５４および図５５に示すように、コンタクトプラグＣＰＳ５，ＣＰＳ６，ＣＰＳ７，ＣＰＳ８に対して、対応するヴィアＶＳ５，ＶＳ６，ＶＳ７，ＶＳ８が直接接続されているとともに、コンタクトプラグＣＰＳ１，ＣＰＳ２，ＣＰＳ３，ＣＰＳ４に対して、対応するヴィアＶＳ１，ＶＳ２，ＶＳ３，ＶＳ４が直接接続されている。
これにより、すでに説明したように、ＳＲＡＭのメモリセルとしての機能をさらに効果的に発揮させることができる。また、コンタクトプラグに対する対応するヴィアのプロセスマージンを上げることができる。さらに、開発のスピードも上げることができるとともに、コストの削減を図ることができる。
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
本発明は、ＳＲＡＭのメモリセルを備えた半導体装置に有効に利用される。
Ｔ１，Ｔ２ アクセストランジスタ、Ｔ３，Ｔ４ ドライブトランジスタ、Ｔ５，Ｔ６ ロードトランジスタ、ＳＮ１，ＳＮ２ 記憶ノード、ＢＬ，／ＢＬ ビット線、ＷＬ ワード線、ＳＵＢ 半導体基板、ＥＢ 素子分離絶縁膜、ＥＦＡ 素子形成領域、ＥＦＢ 素子形成領域、ＡＧ１，ＡＧ２，ＤＧ１，ＤＧ２，ＬＧ１，ＬＧ２ ゲート電極、ＧＨＡ１ ゲート配線部、ＧＨＡ２ ゲート配線部、ＧＨＤＬ１ ゲート配線部、ＧＨＤＬ２ ゲート配線部、Ｃ１〜Ｃ１０ コンタクトプラグ、Ｍ１１〜Ｍ１１０ 第１配線、Ｖ１１〜Ｖ１８ ヴィア、Ｍ２１〜Ｍ２７ 第２配線、Ｖ２１〜Ｖ２４ ヴィア、Ｍ３１〜Ｍ３３ 第３配線、ＬＲ ロジック回路領域、ＳＲ ＳＲＡＭメモリセル領域、ＬＬ１ ライナー膜、ＣＳＬ コンタクト層間絶縁膜、ＲＭ１ フォトレジスト膜、ＣＨＳ コンタクトホール、ＣＨＬ コンタクトホール、ＬＬ２ ライナー膜、Ｍ１ＳＬ Ｍ１層間絶縁膜、ＲＭ２ フォトレジスト膜、ＨＴＬ１ 配線溝、Ｍ１Ｌ 配線、ＬＬ３ ライナー膜、Ｖ１ＳＬ Ｖ１層間絶縁膜、ＬＬ４ ライナー膜、Ｍ２ＳＬ Ｍ２層間絶縁膜、ＲＭ３ フォトレジスト膜、ＶＨＳ ヴィアホール、ＲＭ４ フォトレジスト膜、ＶＨＬ ヴィアホール、ＲＭ５ フォトレジスト膜、ＨＴＳ 配線溝、ＨＴＬ２ 配線溝、Ｖ１Ｌ ヴィア、Ｍ２Ｌ 配線、ＣＰＳ１，ＣＰＳ２ コンタクトプラグ、ＣＰＳ３，ＣＰＳ４ コンタクトプラグ、ＶＳ１，ＶＳ２ ヴィア、ＶＳ３，ＶＳ４ ヴィア、ＶＳ５，ＶＳ６ ヴィア、ＶＳ７，ＶＳ８ ヴィア、ＣＰＬ コンタクトプラグ。

Claims (11)

  1. スタティック・ランダム・アクセス・メモリセルを備えた半導体装置であって、
    半導体基板の主表面にそれぞれ規定された複数の素子形成領域と、
    複数の前記素子形成領域における所定の素子形成領域にそれぞれ形成された、第１アクセストランジスタおよび第２アクセストランジスタを含むアクセストランジスタ、第１ドライブトランジスタおよび第２ドライブトランジスタを含むドライブトランジスタならびに第１ロードトランジスタおよび第２ロードトランジスタを含むロードトランジスタと、
    前記アクセストランジスタ、前記ドライブトランジスタおよび前記ロードトランジスタのそれぞれにおける所定の部位に電気的に接続されるように形成された複数のコンタクトプラグと、
    複数の前記コンタクトプラグのうち、所定のコンタクトプラグにそれぞれ電気的に接続されるように形成された複数の第１配線と、
    複数の前記コンタクトプラグに対し、それぞれ所定のコンタクトプラグに電気的に接続されるように形成された複数の第１ヴィアと、
    複数の前記第１ヴィアに対し、それぞれ所定の第１ヴィアに電気的に接続されるように形成され、データの入出力を行うビット線としての第１ビット線および第２ビット線ならびに電源配線を含む複数の第２配線と、
    複数の前記第２配線に対し、それぞれ所定の第２配線に電気的に接続されるように形成され、ワード線および接地配線を含む複数の第３配線と
    を備え、
    前記第１アクセストランジスタは、データを記憶する第１記憶ノードと前記第１ビット線との間に電気的に接続されるとともに、前記第２アクセストランジスタは、データを記憶する第２記憶ノードと前記第２ビット線との間に電気的に接続され、
    前記第１アクセストランジスタのゲートおよび前記第２アクセストランジスタのゲートは前記ワード線に電気的に接続され、
    前記第１ドライブトランジスタは、前記第１記憶ノードと前記接地配線との間に電気的に接続されるとともに、前記第２ドライブトランジスタは、前記第２記憶ノードと前記接地配線との間に電気的に接続され、
    前記第１ロードトランジスタは、前記第１記憶ノードと前記電源配線との間に電気的に接続されるとともに、前記第２ロードトランジスタは、前記第２記憶ノードと前記電源配線との間に電気的に接続され、
    複数の前記コンタクトプラグのうち、前記アクセストランジスタのゲートに電気的に接続されている第１コンタクトプラグおよび前記ドライブトランジスタにおいて前記接地配線に接続される側に位置する第２コンタクトプラグのうちの少なくともいずれかと、複数の前記第１ヴィアのうち、前記第１コンタクトプラグおよび前記第２コンタクトプラグのいずれかと複数の前記第２配線のうちの所定の第２配線第１部とを電気的に接続する第１ヴィア第１部とは、前記第１ヴィア第１部が前記第１コンタクトプラグおよび前記第２コンタクトプラグのいずれかに直接接する態様で電気的に接続され、
    前記第１コンタクトプラグおよび前記第２コンタクトプラグのうちの少なくともいずれかが、前記第１コンタクトプラグの場合には、前記第１コンタクトプラグは、前記アクセストランジスタの前記ゲートが延在する方向とは直交する方向に領域が拡がり、
    前記第１コンタクトプラグおよび前記第２コンタクトプラグのうちの少なくともいずれかが、前記第２コンタクトプラグの場合には、前記第２コンタクトプラグは、前記ドライブトランジスタのゲートが延在する方向に領域が拡がっている、半導体装置。
  2. 前記第１ヴィア第１部は、前記第１コンタクトプラグに直接接する態様で電気的に接続され、
    複数の前記コンタクトプラグのうち、前記アクセストランジスタにおいて前記ビット線に接続されている側に位置する第３コンタクトプラグに対し、複数の前記第１配線のうちの所定の第１配線第１部が接続され、
    前記第３コンタクトプラグと、複数の前記第１ヴィアのうち、前記第３コンタクトプラグと複数の前記第２配線のうちの所定の第２配線第２部とを電気的に接続する所定の第１ヴィア第２部とは、前記第１ヴィア第２部と前記第３コンタクトプラグとの間に前記第１配線第１部を介在させる態様で電気的に接続された、請求項１記載の半導体装置。
  3. 前記第１ヴィア第１部は、前記第２コンタクトプラグに直接接する態様で電気的に接続され、
    複数の前記コンタクトプラグのうち、前記ロードトランジスタにおいて前記電源配線に接続されている側に位置する第４コンタクトプラグに対し、複数の前記第１配線のうちの所定の第１配線第２部が接続され、
    前記第４コンタクトプラグと、複数の前記第１ヴィアのうち、前記第４コンタクトプラグと複数の前記第２配線のうちの所定の第２配線第３部とを電気的に接続する所定の第１ヴィア第３部とは、前記第１ヴィア第３部と前記第４コンタクトプラグとの間に前記第１配線第２部を介在させる態様で電気的に接続された、請求項１記載の半導体装置。
  4. 前記第１ヴィア第１部は、前記第１コンタクトプラグに直接形成されるように形成されるとともに、前記第２コンタクトプラグに直接接するように形成され、
    複数の前記コンタクトプラグのうち、前記アクセストランジスタにおいて前記ビット線に接続されている側に位置する第３コンタクトプラグに対し、複数の前記第１配線のうちの所定の第１配線第１部が接続され、
    前記第３コンタクトプラグと、複数の前記第１ヴィアのうち、前記第３コンタクトプラグと複数の前記第２配線のうちの所定の第２配線第２部とを電気的に接続する所定の第１ヴィア第２部とは、前記第１ヴィア第２部と前記第３コンタクトプラグとの間に前記第１配線第１部を介在させる態様で電気的に接続され、
    複数の前記コンタクトプラグのうち、前記ロードトランジスタにおいて前記電源配線に接続されている側に位置する第４コンタクトプラグに対し、複数の前記第１配線のうちの所定の第１配線第２部が接続され、
    前記第４コンタクトプラグと、複数の前記第１ヴィアのうち、前記第４コンタクトプラグと複数の前記第２配線のうちの所定の第２配線第３部とを電気的に接続する所定の第１ヴィア第３部とは、前記第１ヴィア第３部と前記第４コンタクトプラグとの間に前記第１配線第２部を介在させる態様で電気的に接続された、請求項１記載の半導体装置。
  5. スタティック・ランダム・アクセス・メモリセルを備えた半導体装置であって、
    半導体基板の主表面にそれぞれ規定された複数の素子形成領域と、
    複数の前記素子形成領域における所定の素子形成領域にそれぞれ形成された、第１アクセストランジスタおよび第２アクセストランジスタを含むアクセストランジスタ、第１ドライブトランジスタおよび第２ドライブトランジスタを含むドライブトランジスタならびに第１ロードトランジスタおよび第２ロードトランジスタを含むロードトランジスタと、
    前記アクセストランジスタ、前記ドライブトランジスタおよび前記ロードトランジスタのそれぞれにおける所定の部位に電気的に接続されるように形成された複数のコンタクトプラグと、
    複数の前記コンタクトプラグのうち、所定のコンタクトプラグにそれぞれ電気的に接続されるように形成された複数の第１配線と、
    複数の前記コンタクトプラグに対し、それぞれ所定のコンタクトプラグに電気的に接続されるように形成された複数の第１ヴィアと、
    複数の前記第１ヴィアに対し、それぞれ所定の第１ヴィアに電気的に接続されるように形成され、データの入出力を行うビット線としての第１ビット線および第２ビット線ならびに電源配線を含む複数の第２配線と、
    複数の前記第２配線に対し、それぞれ所定の第２配線に電気的に接続されるように、複数の前記第２配線の上方に距離を隔てて形成され、ワード線および接地配線を含む複数の第３配線と
    を備え、
    前記第１アクセストランジスタは、データを記憶する第１記憶ノードと前記第１ビット線との間に電気的に接続されるとともに、前記第２アクセストランジスタは、データを記憶する第２記憶ノードと前記第２ビット線との間に電気的に接続され、
    前記第１アクセストランジスタのゲートおよび前記第２アクセストランジスタのゲートは前記ワード線に電気的に接続され、
    前記第１ドライブトランジスタは、前記第１記憶ノードと前記接地配線との間に電気的に接続されるとともに、前記第２ドライブトランジスタは、前記第２記憶ノードと前記接地配線との間に電気的に接続され、
    前記第１ロードトランジスタは、前記第１記憶ノードと前記電源配線との間に電気的に接続されるとともに、前記第２ロードトランジスタは、前記第２記憶ノードと前記電源配線との間に電気的に接続され、
    複数の前記コンタクトプラグのうち、前記アクセストランジスタにおいて前記ビット線に接続される側に位置する第１コンタクトプラグおよび前記ロードトランジスタにおいて前記電源配線に接続される側に位置する第２コンタクトプラグのうちの少なくともいずれかと、複数の前記第１ヴィアのうち、前記第１コンタクトプラグおよび前記第２コンタクトプラグのいずれかと複数の前記第２配線のうちの所定の第２配線第１部とを電気的に接続する第１ヴィア第１部とは、前記第１ヴィア第１部が前記第１コンタクトプラグおよび前記第２コンタクトプラグのいずれかに直接接する態様で電気的に接続され、
    前記第１コンタクトプラグおよび前記第２コンタクトプラグのうちの少なくともいずれかが、前記第１コンタクトプラグである場合には、前記第１コンタクトプラグは、前記アクセストランジスタのゲートが延在する方向に領域が拡がり、
    前記第１コンタクトプラグおよび前記第２コンタクトプラグのうちの少なくともいずれかが、前記第２コンタクトプラグである場合には、前記第２コンタクトプラグは、前記ロードトランジスタのゲートが延在する方向に領域が拡がっている、半導体装置。
  6. 前記第１ヴィア第１部は、前記第１コンタクトプラグに直接接する態様で電気的に接続された、請求項５記載の半導体装置。
  7. 前記第１ヴィア第１部は、前記第２コンタクトプラグに直接接する態様で電気的に接続された、請求項５記載の半導体装置。
  8. 前記第１ヴィア第１部は、前記第１コンタクトプラグに直接接する態様で電気的に接続されるとともに、前記第２コンタクトプラグに直接接する態様で電気的に接続された、請求項５記載の半導体装置。
  9. 複数の前記コンタクトプラグのうち、前記アクセストランジスタのゲートに電気的に接続されている第３コンタクトプラグと、複数の前記第１ヴィアのうち、前記第３コンタクトプラグと複数の前記第２配線のうちの所定の第２配線第２部とを電気的に接続する第１ヴィア第２部とは、前記第１ヴィア第２部が前記第３コンタクトプラグに直接接する態様で電気的に接続され、
    複数の前記コンタクトプラグのうち、前記ドライブトランジスタにおいて前記接地配線に接続される側に位置する第４コンタクトプラグと、複数の前記第１ヴィアのうち、前記第４コンタクトプラグと複数の前記第２配線のうちの所定の第２配線第３部とを電気的に接続する第１ヴィア第３部とは、前記第１ヴィア第３部が前記第４コンタクトプラグに直接接する態様で電気的に接続された、請求項８記載の半導体装置。
  10. スタティック・ランダム・アクセス・メモリセルを備えた半導体装置であって、
    半導体基板の主表面にそれぞれ規定された複数の素子形成領域と、
    複数の前記素子形成領域における所定の素子形成領域にそれぞれ形成された、第１アクセストランジスタおよび第２アクセストランジスタを含むアクセストランジスタ、第１ドライブトランジスタおよび第２ドライブトランジスタを含むドライブトランジスタならびに第１ロードトランジスタおよび第２ロードトランジスタを含むロードトランジスタと、
    前記アクセストランジスタ、前記ドライブトランジスタおよび前記ロードトランジスタのそれぞれにおける所定の部位に電気的に接続されるように形成された複数のコンタクトプラグと、
    複数の前記コンタクトプラグのうち、所定のコンタクトプラグにそれぞれ電気的に接続されるように形成された複数の第１配線と、
    複数の前記コンタクトプラグに対し、それぞれ所定のコンタクトプラグに電気的に接続されるように形成された複数の第１ヴィアと、
    複数の前記第１ヴィアに対し、それぞれ所定の第１ヴィアに電気的に接続されるように形成され、データの入出力を行うビット線としての第１ビット線および第２ビット線ならびに電源配線を含む複数の第２配線と、
    複数の前記第２配線に対し、それぞれ所定の第２配線に電気的に接続されるように、複数の前記第２配線の上方に距離を隔てて形成され、ワード線および接地配線を含む複数の第３配線と
    を備え、
    前記第１アクセストランジスタは、データを記憶する第１記憶ノードと前記第１ビット線との間に電気的に接続されるとともに、前記第２アクセストランジスタは、データを記憶する第２記憶ノードと前記第２ビット線との間に電気的に接続され、
    前記第１アクセストランジスタのゲートおよび前記第２アクセストランジスタのゲートは前記ワード線に電気的に接続され、
    前記第１ドライブトランジスタは、前記第１記憶ノードと前記接地配線との間に電気的に接続されるとともに、前記第２ドライブトランジスタは、前記第２記憶ノードと前記接地配線との間に電気的に接続され、
    前記第１ロードトランジスタは、前記第１記憶ノードと前記電源配線との間に電気的に接続されるとともに、前記第２ロードトランジスタは、前記第２記憶ノードと前記電源配線との間に電気的に接続され、
    複数の前記コンタクトプラグのうち、前記アクセストランジスタにおいて前記ビット線に接続される側に位置する第１コンタクトプラグと、複数の前記第１ヴィアのうち、前記第１コンタクトプラグと複数の前記第２配線のうちの所定の第２配線第１部とを電気的に接続する第１ヴィア第１部とは、前記第１ヴィア第１部が前記第１コンタクトプラグに直接接する態様で電気的に接続され、
    複数の前記コンタクトプラグのうち、前記ロードトランジスタにおいて前記電源配線に接続される側に位置する第２コンタクトプラグと、複数の前記第１ヴィアのうち、前記第２コンタクトプラグと複数の前記第２配線のうちの所定の他の第２配線第１部とを電気的に接続する他の第１ヴィア第１部とは、前記他の第１ヴィア第１部が前記第２コンタクトプラグに直接接する態様で電気的に接続され、
    複数の前記コンタクトプラグのうち、前記アクセストランジスタのゲートに電気的に接続されている第３コンタクトプラグと、複数の前記第１ヴィアのうち、前記第３コンタクトプラグと複数の前記第２配線のうちの所定の第２配線第２部とを電気的に接続する第１ヴィア第２部とは、前記第１ヴィア第２部が前記第３コンタクトプラグに直接接する態様で電気的に接続され、
    複数の前記コンタクトプラグのうち、前記ドライブトランジスタにおいて前記接地配線に接続される側に位置する第４コンタクトプラグと、複数の前記第１ヴィアのうち、前記第４コンタクトプラグと複数の前記第２配線のうちの所定の第２配線第３部とを電気的に接続する第１ヴィア第３部とは、前記第１ヴィア第３部が前記第４コンタクトプラグに直接接する態様で電気的に接続された、半導体装置。
  11. 所定の誘電率を有し、複数の前記第１配線のパターンに対応した配線溝が形成された層間絶縁膜を備え、
    複数の前記第１配線は、前記配線溝に形成された銅配線である、請求項１〜１０のいずれかに記載の半導体装置。
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