KR20120131098A - 반도체 장치 - Google Patents

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Abstract

[과제] SRAM의 메모리 셀에 있어서의 배선을 확실히 형성하는 것이 가능하고, 전기적인 접속이 양호하게 행해지는 반도체 장치를 제공한다.
[해결 수단] 반도체 장치에 있어서의 SRAM의 메모리 셀에서는, 액세스 트랜지스터 T1의 게이트 배선부 GHA1에 전기적으로 접속되는 컨택트 플러그 CPS1에 대해서, 워드선으로서의 제3 배선 M32에 전기적으로 접속되게 되는 바이어 VS1이 직접 접속되어 있다. 또한, 액세스 트랜지스터 T2의 게이트 배선부 GHA2에 전기적으로 접속되는 컨택트 플러그 CPS2에 대해서, 워드선으로서의 제3 배선 M32에 전기적으로 접속되게 되는 바이어 VS2가 직접 접속되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히, 스태틱 랜덤 액세스 메모리(Static Random Access Memory)를 구비한 반도체 장치에 관한 것이다.
SOC(System On Chip)라고 일컬어지는 반도체 장치에는, 논리 회로와 메모리 셀이 1개의 칩에 탑재되어 있다. 여기서, 그러한 반도체 장치의 메모리 셀로서 SRAM(Static Random Access Memory)을 구비한 반도체 장치에 대해 설명한다.
SRAM의 메모리 셀은, 2개의 인버터를 크로스 커플링시킨 플립 플롭(flip-flop)과, 2개의 액세스 트랜지스터(access transistor)에 의해 구성된다. 플립 플롭에는, 크로스 커플링시킨 2개의 기억 노드가 설치되어 있다. 하나의 액세스 트랜지스터는, 한쪽의 기억 노드와 한쪽의 비트선 사이에 전기적으로 접속되어 있다. 다른 하나의 액세스 트랜지스터는, 다른 한쪽의 기억 노드와 다른 한쪽의 비트선 사이에 전기적으로 접속되어 있다. 2개의 액세스 트랜지스터의 게이트는, 워드선(word line)에 전기적으로 접속되어 있다.
또한, 플립 플롭에서는, 한쪽의 기억 노드와 접지 배선 사이에 하나의 드라이브 트랜지스터(driver transistor)가 전기적으로 접속되고, 다른 한쪽의 기억 노드와 접지 배선 사이에 다른 드라이브 트랜지스터가 전기적으로 접속되어 있다. 한쪽의 기억 노드와 전원 배선 사이에 하나의 로드 트랜지스터(load transistor)가 전기적으로 접속되고, 다른 한쪽의 기억 노드와 전원 배선 사이에 다른 로드 트랜지스터가 전기적으로 접속되어 있다.
한쪽의 드라이브 트랜지스터의 게이트, 한쪽의 로드 트랜지스터의 게이트 및 다른 한쪽의 기억 노드가 서로 전기적으로 접속되어 있다. 또한, 다른 한쪽의 드라이브 트랜지스터의 게이트, 다른 한쪽의 로드 트랜지스터의 게이트 및 한쪽의 기억 노드가 서로 전기적으로 접속되어 있다.
반도체 기판에서 SRAM의 메모리 셀이 형성되는 영역에 있어서는, 2개의 액세스 트랜지스터, 2개의 드라이버 트랜지스터 및 2개의 로드 트랜지스터는, 각각 소정의 소자 형성 영역에 형성된다. 그 상부에, 각 트랜지스터를 전기적으로 접속하는 제1 배선, 제2 배선 및 제3 배선을 포함한 다층 배선 구조가 형성된다. 제2 배선에는 비트선(bit line)과 전원 배선이 포함되어 있다. 제3 배선에는 워드선(word line)과 접지 배선이 포함되어 있다.
또한 다층 배선 구조를 개시한 문헌의 일례로서 특허 문헌 1이 있다. 또한, SRAM를 개시한 문헌의 일례로서 특허 문헌 2가 있다.
[특허 문헌 1] 일본 특개 2010－135572호 공보 [특허 문헌 2] 일본 특개 2007－103862호 공보
그렇지만, 종래의 반도체 장치에서는 다음과 같은 문제점이 있었다. 근년(近年)의 반도체 장치에서는, 배선으로서 동배선이 적용되고 있다. 동배선은, 다마신법(damascene technique)에 따라 형성된다. 즉, 층간 절연막에 대해서 배선 패턴에 대응한 배선홈을 형성하고, 그 배선홈에 동막 등을 충전하는 것에 의해서 배선이 형성되게 된다.
배선홈을 형성하기 위한 사진제판에 이용되는 포토마스크(photomask)에서는, 배선의 설계 패턴에 대응한 레지스트 패턴을 정밀도 높게 형성하기 위해서, 광 근접 효과 보정(OPC：Optical Proximity Correction)이라고 칭해지는 광학적인 보정을 행한 패턴이 차광막에 형성되게 된다.
상술한 논리 회로와 SRAM의 메모리 셀이 1개의 칩에 탑재되어 있는 반도체 장치에서는, SRAM의 메모리 셀 영역에 형성되는 배선 쪽이, 논리 회로 영역에 형성되는 배선보다 조밀하게 배치된다. 게다가 그 SRAM의 메모리 셀 영역에 형성되는 배선에서는, 제1 배선이, 제2 배선 및 제3 배선에 비해 보다 조밀하게 배치되게 된다.
이 때문에, 이 제1 배선에 관해서는, 특히, 상대적으로 길이가 짧은 배선의 설계 패턴에 대해서, 인접해서 배치되는 다른 제1 배선과의 관계에서 광 근접 효과 보정을 충분히 행하지 못하고, 배선의 설계 패턴에 대응한 레지스트 패턴(배선홈의 패턴)을 정밀도 높게 형성하지 못하는 것이 있었다. 게다가 그러한 레지스트 패턴을 마스크로서 형성되는 배선홈에 동막 등을 양호하게 충전하지 못하고, 소망한 제1 배선을 형성하지 못하는 것이 있었다. 그 결과, SRAM의 메모리 셀로서의 기능을 충분히 발휘시킬 수 없게 된다.
본 발명은, 상기 문제점을 해결하기 위해 이루어진 것이며, 그 목적은, SRAM의 메모리 셀에 있어서의 배선을 확실히 형성하는 것이 가능하고, 전기적인 접속이 양호하게 행해지는 반도체 장치를 제공하는 것이다.
본 발명의 일실시 형태에 관한 반도체 장치는, 스태틱 랜덤 액세스 메모리 셀을 구비한 반도체 장치로서, 복수의 소자 형성 영역과, 제1 액세스 트랜지스터 및 제2 액세스 트랜지스터를 포함한 액세스 트랜지스터, 제1 드라이브 트랜지스터 및 제2 드라이브 트랜지스터를 포함한 드라이브 트랜지스터 및, 제1 로드 트랜지스터 및 제2 로드 트랜지스터를 포함한 로드 트랜지스터와, 복수의 컨택트 플러그와, 복수의 제1 배선과, 복수의 제1 바이어(via)와, 복수의 제2 배선과, 복수의 제3 배선을 구비하고 있다. 복수의 소자 형성 영역은, 반도체 기판의 주표면에 각각 규정되어 있다. 액세스 트랜지스터, 드라이브 트랜지스터 및 로드 트랜지스터는, 복수의 소자 형성 영역에 있어서의 소정의 소자 형성 영역에 각각 형성되어 있다. 복수의 컨택트 플러그는, 액세스 트랜지스터, 드라이브 트랜지스터 및 로드 트랜지스터의 각각에 있어서의 소정의 부위에 전기적으로 접속되도록 형성되어 있다. 복수의 제1 배선은, 복수의 컨택트 플러그 중, 소정의 컨택트 플러그에 각각 전기적으로 접속되도록 형성되어 있다. 복수의 제1 바이어는, 복수의 컨택트 플러그에 대해, 각각 소정의 컨택트 플러그에 전기적으로 접속되도록 형성되어 있다. 복수의 제2 배선은, 복수의 제1 바이어에 대해, 각각 소정의 제1 바이어에 전기적으로 접속되도록 형성되고, 데이터의 입출력을 행하는 비트선으로서 제1 비트선 및 제2 비트선을 포함하고 있다. 복수의 제3 배선은, 복수의 제2 배선에 대해, 각각 소정의 제2 배선에 전기적으로 접속되도록 형성되고, 워드선, 전원 배선 및 접지 배선을 포함하고 있다. 제1 액세스 트랜지스터는, 데이터를 기억하는 제1 기억 노드와 제1 비트선 사이에 전기적으로 접속되는 것과 동시에, 제2 액세스 트랜지스터는, 데이터를 기억하는 제2 기억 노드와 제2 비트선 사이에 전기적으로 접속되어 있다. 제1 액세스 트랜지스터의 게이트 및 제2 액세스 트랜지스터의 게이트는 워드선에 전기적으로 접속되어 있다. 제1 드라이브 트랜지스터는, 제1 기억 노드와 접지 배선 사이에 전기적으로 접속되는 것과 동시에, 제2 드라이브 트랜지스터는, 제2 기억 노드와 접지 배선 사이에 전기적으로 접속되어 있다. 제1 로드 트랜지스터는, 제1 기억 노드와 전원 배선 사이에 전기적으로 접속되는 것과 동시에, 제2 로드 트랜지스터는, 제2 기억 노드와 전원 배선 사이에 전기적으로 접속되어 있다. 복수의 컨택트 플러그 중, 액세스 트랜지스터의 게이트에 전기적으로 접속되어 있는 제1 컨택트 플러그 및 드라이브 트랜지스터에 있어서 접지 배선에 접속되는 측에 위치하는 제2 컨택트 플러그 중 적어도 어느 하나와, 복수의 제1 바이어 중, 제1 컨택트 플러그 및 제2 컨택트 플러그의 어느 것과 복수의 제2 배선 중 소정의 제2 배선 제1 부를 전기적으로 접속하는 제1 바이어 제1 부는, 제1 바이어 제1 부가 제1 컨택트 플러그 및 제2 컨택트 플러그의 어느 것에 직접 접하는 모양으로 전기적으로 접속되어 있다.
본 발명의 다른 실시 형태에 관한 반도체 장치는, 스태틱 랜덤 액세스 메모리 셀을 구비한 반도체 장치로서, 복수의 소자 형성 영역과, 제1 액세스 트랜지스터 및 제2 액세스 트랜지스터를 포함한 액세스 트랜지스터, 제1 드라이브 트랜지스터 및 제2 드라이브 트랜지스터를 포함한 드라이브 트랜지스터 및, 제1 로드 트랜지스터 및 제2 로드 트랜지스터를 포함한 로드 트랜지스터와, 복수의 컨택트 플러그와, 복수의 제1 배선과, 복수의 제1 바이어와, 복수의 제2 배선과, 복수의 제3 배선을 구비하고 있다. 복수의 소자 형성 영역은, 반도체 기판의 주표면에 각각 규정되어 있다. 액세스 트랜지스터, 드라이브 트랜지스터 및 로드 트랜지스터는, 복수의 소자 형성 영역에 있어서의 소정의 소자 형성 영역에 각각 형성되어 있다. 복수의 컨택트 플러그는, 액세스 트랜지스터, 드라이브 트랜지스터 및 로드 트랜지스터의 각각에 있어서의 소정의 부위에 전기적으로 접속되도록 형성되어 있다. 복수의 제1 배선은, 복수의 컨택트 플러그 중, 소정의 컨택트 플러그에 각각 전기적으로 접속되도록 형성되어 있다. 복수의 제1 바이어는, 복수의 컨택트 플러그에 대해, 각각 소정의 컨택트 플러그에 전기적으로 접속되도록 형성되어 있다. 복수의 제2 배선은, 복수의 제1 바이어에 대해, 각각 소정의 제1 바이어에 전기적으로 접속되도록 형성되고, 데이터의 입출력을 행하는 비트선으로서 제1 비트선 및 제2 비트선을 포함하고 있다. 복수의 제3 배선은, 복수의 제2 배선에 대해, 각각 소정의 제2 배선에 전기적으로 접속되도록 형성되고, 워드선, 전원 배선 및 접지 배선을 포함하고 있다. 제1 액세스 트랜지스터는, 데이터를 기억하는 제1 기억 노드와 제1 비트선 사이에 전기적으로 접속되는 것과 동시에, 제2 액세스 트랜지스터는, 데이터를 기억하는 제2 기억 노드와 제2 비트선 사이에 전기적으로 접속되어 있다. 제1 액세스 트랜지스터의 게이트 및 제2 액세스 트랜지스터의 게이트는 워드선에 전기적으로 접속되어 있다. 제1 드라이브 트랜지스터는, 제1 기억 노드와 접지 배선 사이에 전기적으로 접속되는 것과 동시에, 제2 드라이브 트랜지스터는, 제2 기억 노드와 접지 배선 사이에 전기적으로 접속되어 있다. 제1 로드 트랜지스터는, 제1 기억 노드와 전원 배선 사이에 전기적으로 접속되는 것과 동시에, 제2 로드 트랜지스터는, 제2 기억 노드와 전원 배선 사이에 전기적으로 접속되어 있다. 복수의 컨택트 플러그 중, 액세스 트랜지스터에 있어서 비트선에 접속되는 측에 위치하는 제1 컨택트 플러그 및 로드 트랜지스터에 있어서 전원 배선에 접속되는 측에 위치하는 제2 컨택트 플러그 중 적어도 어느 하나와, 복수의 제1 바이어 중, 제1 컨택트 플러그 및 제2 컨택트 플러그의 어느 것과, 복수의 제2 배선 중 소정의 제2 배선 제1 부를 전기적으로 접속하는 제1 바이어 제1 부는, 제1 바이어 제1 부가 제1 컨택트 플러그 및 제2 컨택트 플러그의 어느 것에 직접 접하는 모양으로 전기적으로 접속되어 있다.
본 발명의 일실시 형태에 관한 반도체 장치에 의하면, SRAM의 메모리 셀에 있어서의 배선을 확실히 형성할 수 있고, 전기적인 접속을 양호하게 행할 수 있다.
본 발명의 다른 실시 형태에 관한 반도체 장치에 의하면, SRAM의 메모리 셀에 있어서의 배선을 확실히 형성할 수 있고, 전기적인 접속을 양호하게 행할 수 있다.
도 1은 본 발명의 각 실시 형태에 관한 반도체 장치에 있어서의 SRAM의 메모리 셀의 등가 회로를 나타내는 도이다.
도 2는 본 발명의 실시 형태 1의 제1 예에 관한 반도체 장치에서의 SRAM의 메모리 셀의 각 트랜지스터와 제1 배선과의 접속 구조를 나타내는 평면도이다.
도 3은 동 실시 형태에 있어서, 제1 배선과 제2 배선의 접속 구조를 나타내는 평면도이다.
도 4는 동 실시 형태에 있어서, 제2 배선과 제3 배선의 접속 구조를 나타내는 평면도이다.
도 5는 동 실시 형태에 있어서, SRAM의 메모리 셀에서의 다층 배선 구조를 나타내는 사시도이다.
도 6은 동 실시 형태에 있어서, 반도체 장치의 제조 방법을 설명하기 위한, 도 2에 나타내는 단면선 VIA－VIA에 대응하는 단면 및 단면선 VIB－VIB에 대응하는 단면을 포함한, 한 공정을 나타내는 단면도이다.
도 7은 동 실시 형태에 있어서, 도 6에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 8은 동 실시 형태에 있어서, 도 7에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 9는 동 실시 형태에 있어서, 도 8에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 10은 동 실시 형태에 있어서, 도 9에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 11은 동 실시 형태에 있어서, 도 10에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 12는 동 실시 형태에 있어서, 도 11에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 13은 동 실시 형태에 있어서, 도 12에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 14는 동 실시 형태에 있어서, 도 13에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 15는 동 실시 형태에 있어서, 도 14에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 16은 동 실시 형태에 있어서, 도 15에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 17은 비교예에 관한 반도체 장치의 SRAM의 메모리 셀의 각 트랜지스터와 제1 배선의 접속 구조를 나타내는 평면도이다.
도 18은 비교예에 관한 SRAM의 메모리 셀에 있어서의 제1 배선과 제2 배선의 접속 구조를 나타내는 평면도이다.
도 19는 비교예에 관한 SRAM의 메모리 셀에 있어서의 제2 배선과 제3 배선의 접속 구조를 나타내는 평면도이다.
도 20은 비교예에 관한 SRAM의 메모리 셀에 있어서의 다층 배선 구조를 나타내는 사시도이다.
도 21은 본 발명의 실시 형태 1의 제2 예에 관한 반도체 장치에 있어서의 SRAM의 메모리 셀의 각 트랜지스터와 제1 배선의 접속 구조를 나타내는 평면도이다.
도 22는 동 실시 형태에 있어서, 제1 배선과 제2 배선의 접속 구조를 나타내는 평면도이다.
도 23은 동 실시 형태에 있어서, 제2 배선과 제3 배선의 접속 구조를 나타내는 평면도이다.
도 24는 동 실시 형태에 있어서, SRAM의 메모리 셀에 있어서의 다층 배선 구조를 나타내는 사시도이다.
도 25는 본 발명의 실시 형태 1의 제3 예에 관한 반도체 장치에서의 SRAM의 메모리 셀의 각 트랜지스터와 제1 배선의 접속 구조를 나타내는 평면도이다.
도 26은 동 실시 형태에 있어서, 제1 배선과 제2 배선의 접속 구조를 나타내는 평면도이다.
도 27은 동 실시 형태에 있어서, 제2 배선과 제3 배선의 접속 구조를 나타내는 평면도이다.
도 28은 동 실시 형태에 있어서, SRAM의 메모리 셀에서의 다층 배선 구조를 나타내는 사시도이다.
도 29는 본 발명의 실시 형태 2의 제1 예에 관한 반도체 장치에서의 SRAM의 메모리 셀의 각 트랜지스터와 제1 배선의 접속 구조를 나타내는 평면도이다.
도 30은 동 실시 형태에 있어서, 제1 배선과 제2 배선의 접속 구조를 나타내는 평면도이다.
도 31은 동 실시 형태에 있어서, 제2 배선과 제3 배선의 접속 구조를 나타내는 평면도이다.
도 32는 동 실시 형태에 있어서, SRAM의 메모리 셀에서의 다층 배선 구조를 나타내는 사시도이다.
도 33은 동 실시 형태에 있어서, 반도체 장치의 제조 방법을 설명하기 위한, 도 29에 나타내는 단면선 XXXIIIA－XXXIIIA에 대응하는 단면 및 단면선 XXXIIIB－XXXIIIB에 대응하는 단면을 포함한, 한 공정을 나타내는 단면도이다.
도 34는 동 실시 형태에 있어서, 도 33에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 35는 동 실시 형태에 있어서, 도 34에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 36은 동 실시 형태에 있어서, 도 35에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 37은 동 실시 형태에 있어서, 도 36에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 38은 동 실시 형태에 있어서, 도 37에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 39는 동 실시 형태에 있어서, 도 38에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 40은 동 실시 형태에 있어서, 도 39에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 41은 동 실시 형태에 있어서, 도 40에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 42는 동 실시 형태에 있어서, 도 41에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 43은 동 실시 형태에 있어서, 도 42에 나타내는 공정의 뒤에 행해지는 공정을 나타내는 단면도이다.
도 44는 본 발명의 실시 형태 2의 제2 예에 관한 반도체 장치에 있어서의 SRAM의 메모리 셀의 각 트랜지스터와 제1 배선의 접속 구조를 나타내는 평면도이다.
도 45는 동 실시 형태에 있어서, 제1 배선과 제2 배선의 접속 구조를 나타내는 평면도이다.
도 46은 동 실시 형태에 있어서, 제2 배선과 제3 배선의 접속 구조를 나타내는 평면도이다.
도 47은 동 실시 형태에 있어서, SRAM의 메모리 셀에 있어서의 다층 배선 구조를 나타내는 사시도이다.
도 48은 본 발명의 실시 형태 2의 제3 예에 관한 반도체 장치에 있어서의 SRAM의 메모리 셀의 각 트랜지스터와 제1 배선의 접속 구조를 나타내는 평면도이다.
도 49는 동 실시 형태에 있어서, 제1 배선과 제2 배선의 접속 구조를 나타내는 평면도이다.
도 50은 동 실시 형태에 있어서, 제2 배선과 제3 배선의 접속 구조를 나타내는 평면도이다.
도 51은 동 실시 형태에 있어서, SRAM의 메모리 셀에서의 다층 배선 구조를 나타내는 사시도이다.
도 52는 본 발명의 실시 형태 2의 제4예에 관한 반도체 장치에서의 SRAM의 메모리 셀의 각 트랜지스터와 제1 배선의 접속 구조를 나타내는 평면도이다.
도 53은 동 실시 형태에 있어서, 제1 배선과 제2 배선의 접속 구조를 나타내는 평면도이다.
도 54는 동 실시 형태에 있어서, 제2 배선과 제3 배선과의 접속 구조를 나타내는 평면도이다.
도 55는 동 실시 형태에 있어서, SRAM의 메모리 셀에 있어서의 다층 배선 구조를 나타내는 사시도이다.
실시 형태 1 여기에서는, SRAM의 메모리 셀의 제1 배선 중, 상대적으로 길이가 짧은 제1 배선에 접근하고 있는 특정 제1 배선을 없애고, 대응하는 바이어(via : 두 금속선을 접속시키는 매개체)를 컨택트 플러그에 직접 접속시킨 반도체 장치에 있어서, 3개의 변형(variation)(제1 예 ~ 제3 예)을 들어 설명한다.
우선, 처음에, SRAM의 메모리 셀의 등가 회로에 대해 설명한다. 도 1에 나타내듯이, SRAM의 메모리 셀은, 2개의 인버터를 크로스 커플링 시킨 플립 플롭과, 2개의 액세스 트랜지스터 T1, T2에 의해 구성된다. 플립 플롭에는, 크로스 커플링 시킨 2개의 기억 노드 SN1, SN2가 설치되어 있다. 액세스 트랜지스터 T1, T2는, 기억 노드 SN1, SN2와, 비트선 BL, /BL 사이에 접속되어 있다. 액세스 트랜지스터 T1, T2의 게이트는, 워드선 WL에 접속되어 있다.
플립 플롭에서는, 기억 노드 SN1, SN2와 접지 배선(Vss) 사이에 드라이브 트랜지스터 T3, T4가 접속되어 있다. 또한, 기억 노드 SN1, SN2와 전원선(Vdd) 사이에 로드 트랜지스터 T5, T6가 접속되어 있다. 드라이브 트랜지스터 T3의 게이트, 로드 트랜지스터 T5의 게이트 및 기억 노드 SN2가 서로 전기적으로 접속되어 있다. 또한, 드라이브 트랜지스터 T4의 게이트, 로드 트랜지스터 T6의 게이트 및 기억 노드 SN1이 서로 전기적으로 접속되어 있다.
데이터의 판독(reading) 및 기록(writing) 전에는, 비트선 BL, /BL은 함께 H레벨로 프리챠지(precharge)된다. 예를 들어, 기억 노드 SN1, SN2에 각각 H레벨, L레벨을 기억하는 메모리 셀에 있어서, 데이터를 판독할 때에는, 온(on)되어 있는 드라이브 트랜지스터 T4가 비트선 /BL에 충전(charge)된 전하를 액세스 트랜지스터 T2를 통하여 뽑아내, 비트선 /BL의 전위를 내린다. 도시하지 않는 센스 증폭기(sense amplifier)가 비트선 /BL의 전압저하를 검지(檢知)한다. 또한, 동일 메모리 셀의 데이터를 교환 기록할 때에는, 도시하지 않는 라이트 드라이버(light driver)가 H레벨로 충전된 비트선 BL 및 액세스 트랜지스터 T1을 통하여 기억 노드 N1에 충전된 전하를 뽑아내는 동작을 행한다.
(제1 예) 다음으로, 제1 예에 관한 반도체 장치에 있어서의 SRAM의 메모리 셀의 다층 배선 구조에 대해 설명한다. 각 트랜지스터와 제1 배선의 접속 구조(평면 구조)를 도 2에 나타내고, 제1 배선과 제2 배선의 접속 구조(평면 구조)를 도 3에 나타낸다. 또한, 제2 배선과 제3 배선의 접속 구조(평면 구조)를 도 4에 나타내고, 그 다층 배선 구조의 전체의 조감도(鳥瞰圖)를 도 5에 나타낸다.
도 2, 도 3, 도 4 및 도 5에 나타내듯이, 이 반도체 장치에 있어서의 SRAM의 메모리 셀에서는, 액세스 트랜지스터 T1의 게이트 배선부 GHA1에 전기적으로 접속되는 컨택트 플러그 CPS1에 대해서, 워드선으로서의 제3 배선 M32에 전기적으로 접속되게 되는 바이어 VS1이 직접 접속되어 있다. 또한, 액세스 트랜지스터 T2의 게이트 배선부 GHA2에 전기적으로 접속되는 컨택트 플러그 CPS2에 대해서, 워드선으로서의 제3 배선 M32에 전기적으로 접속되게 되는 바이어 VS2가 직접 접속되어 있다.
즉, 이 SRAM의 메모리 셀에서는, 후술하는 비교예에 관한 SRAM의 메모리 셀에서 형성되어 있는 제1 배선 중, 액세스 트랜지스터의 게이트 배선부와 워드선을 전기적으로 접속하기 위해서 형성되어 있는 제1 배선이 형성되어 있지 않다.
이 때문에, 액세스 트랜지스터 T1의 액세스 게이트 전극 AG1(게이트 배선부 GHA1)은, 컨택트 플러그 CPS1, 바이어 VS1, 제2 배선 M22 및 바이어 V22를 통하여, 워드선 WL으로서의 제3 배선 M32에 전기적으로 접속되게 된다. 또한, 액세스 트랜지스터 T2의 액세스 게이트 전극 AG2(게이트 배선부 GHA2)는, 컨택트 플러그 CPS2, 바이어 VS2, 제2 배선 M26 및 바이어 V23을 통하여, 워드선 WL로서의 제3 배선 M32에 전기적으로 접속되게 된다.
액세스 트랜지스터 T1의 소스 영역 또는 드레인 영역의 한쪽은, 컨택트 플러그 C4, 제1 배선 M15 및 바이어 V13을 통하여, 비트선 BL로서의 제2 배선 M23에 전기적으로 접속되어 있다. 액세스 트랜지스터 T1의 소스 영역 또는 드레인 영역의 다른 한쪽은, 컨택트 플러그 C3, 제1 배선 M14 및 컨택트 플러그 C6을 통하여, 로드 트랜지스터 T5의 소스 영역 또는 드레인 영역의 한쪽과, 로드 트랜지스터 T6의 로드 게이트 전극 LG2와, 드라이브 트랜지스터 T4의 드라이브 게이트 전극 DG2에 전기적으로 접속되어 있다. 또한, 액세스 트랜지스터 T1의 소스 영역 또는 드레인 영역의 다른 한쪽은, 드라이브 트랜지스터 T3의 소스 영역 또는 드레인 영역의 한쪽에 전기적으로 접속되어 있다.
드라이브 트랜지스터 T3의 소스 영역 또는 드레인 영역의 다른 한쪽은, 컨택트 플러그 C2, 제1 배선 M11, 바이어 V11, 제2 배선 M21 및 바이어 21을 통하여, 접지 전위가 주어지는 접지 배선 Vss로서의 제3 배선 M31에 전기적으로 접속되어 있다. 로드 트랜지스터 T5의 소스 영역 또는 드레인 영역의 다른 한쪽은, 컨택트 플러그 C5, 제1 배선 M13 및 바이어 V14를 통하여, 전원 전위가 주어지는 전원 배선(Vdd)으로서의 제2 배선 M24에 전기적으로 접속되어 있다.
액세스 트랜지스터 T2의 소스 영역 또는 드레인 영역의 한쪽은, 컨택트 플러그 C9, 제1 배선 M16 및 바이어 V16을 통하여, 비트선 /BL로서의 제2 배선 M25에 전기적으로 접속되어 있다. 액세스 트랜지스터 T2의 소스 영역 또는 드레인 영역의 다른 한쪽은, 컨택트 플러그 C10, 제1 배선 M17 및 컨택트 플러그 C7을 통하여, 로드 트랜지스터 T6의 소스 영역 또는 드레인 영역의 한쪽과, 로드 트랜지스터 T5의 로드 게이트 전극 LG1과, 드라이브 트랜지스터 T3의 드라이브 게이트 전극 DG1에 전기적으로 접속되어 있다. 또한, 액세스 트랜지스터 T2의 소스 영역 또는 드레인 영역의 다른 한쪽은, 드라이브 트랜지스터 T4의 소스 영역 또는 드레인 영역의 한쪽에 전기적으로 접속되어 있다.
드라이브 트랜지스터 T4의 소스 영역 또는 드레인 영역의 다른 한쪽은, 컨택트 플러그 C11, 제1 배선 M110, 바이어 V18, 제2 배선 M27 및 바이어 V24를 통하여, 접지 전위가 주어지는 접지 배선 Vss으로서의 제3 배선 M33에 전기적으로 접속되어 있다. 로드 트랜지스터 T6의 소스 영역 또는 드레인 영역의 다른 한쪽은, 컨택트 플러그 C8, 제1 배선 M18 및 바이어 V15를 통하여, 전원 전위가 주어지는 전원 배선 Vdd으로서의 제2 배선 M24에 전기적으로 접속되어 있다. 컨택트 플러그 C3, C6가 기억 노드 SN1을 구성하고, 컨택트 플러그 C7, C10이 기억 노드 SN2를 구성한다.
또한, 반도체 장치에 있어서의, SRAM의 메모리 셀이 형성되는 영역 이외의 영역에서는, 논리 회로 등(미도시)이 형성되어 있다.
다음으로, 상술한 반도체 장치의 제조 방법의 일례에 대해 설명한다. 우선, 각 공정도에 대해서 나타나는 「SRA」는, 도 2에 나타나는 단면선 VIA－VIA에 대응하는 단면선에 따른 단면도이며, 「SRB」는, 도 2에 나타나는 단면선VIB－VIB에 대응하는 단면선에 따른 단면도이다. 또한, 각 공정도에서는, 논리 영역의 단면도도 함께 나타내 보인다.
도 6에 나타내듯이, 반도체 기판 SUB에 있어서의 소정의 영역에 소자 분리 절연막 EB이 형성된다. 다음으로, SRAM의 메모리 셀이 형성되는 메모리 셀 영역 SR에서는, 소자 분리 절연막 EB에 의해서 규정되는 소자 형성 영역 EFA, EFB(도 2 참조)를 횡단(橫切)하듯이, 게이트 배선부 GHA1을 포함한 소정의 게이트 배선부 GHA2, GHDL1, GHDL2(도 2 참조)가 형성된다.
한편, 논리 회로가 형성되는 논리 회로 영역 LR에서는, 논리 회로를 구성하는 트랜지스터의 게이트 배선부 GHL이 형성된다. 다음으로, 게이트 배선부 GHA1 등 및 게이트 배선부 GHL을 덮도록, 예를 들어, 실리콘 질화막 등의 라이너막 LL1이 형성된다. 다음으로, 그 라이너막 LL1을 덮도록, 예를 들어, TEOS(Tetra Ethoxy Ortho Silicate glass)막 혹은 HDP(High Density Plasma)막 등에 의한 컨택트 층간 절연막 CSL 이 형성된다.
다음으로, 도 7에 나타내듯이, 소정의 사진제판 처리를 가하는 것에 의해, 컨택트홀을 형성하기 위한 포토레지스트(photoresist)막 RM1이 형성된다. 다음으로, 도 8에 나타내듯이, 포토레지스트막 RM1을 마스크로서 컨택트 층간 절연막 CSL에 에칭을 행하는 것에 의해, 메모리 셀 영역 SR에서는, 게이트 배선부 GHA1을 노출하는 컨택트홀 CHS가 형성된다. 한편, 논리 회로 영역 LR에서는, 게이트 배선부 GHL을 노출하는 컨택트홀 CHL이 형성된다. 그 후, 포토레지스트막 RM1이 제거된다.
다음으로, 도 9에 나타내듯이, 메모리 셀 영역 SR에서는, 컨택트홀 CHS내에, 예를 들어, 텅스텐막 등에 의한 컨택트 플러그 CPS1이 형성된다. 논리 회로 영역 LR에서는, 컨택트홀 CHL 내에, 컨택트 플러그 CPL이 형성된다. 다음으로, 컨택트 플러그 CPS1, CPL을 덮도록, 실리콘 질화막 등의 라이너막 LL2가 형성된다. 다음으로, 그 라이너막 LL2를 덮도록, 예를 들어, Low－k막에 의한 M1층간 절연막 M1SL이 형성된다.
다음으로, 도 10에 나타내듯이, 제1 배선을 위한 배선홈을 형성하기 위해 포토레지스트막 RM2이 형성된다. 이 때, 컨택트 플러그 CPS1(CPS2)에 접속되는 제1 배선은 형성되지 않기 때문에, 포토레지스트막 RM2는, 컨택트 플러그 CPS1(CPS2)의 바로 위쪽에 위치하는 M1층간 절연막 M1SL의 부분을 덮도록 형성된다. 다음으로, 포토레지스트막 RM2를 마스크로서, M1층간 절연막 M1SL에 에칭을 행함으로써 배선홈 HTL1(도 11 참조) 등이 형성된다. 그 후, 포토레지스트막 RM2가 제거된다.
다음으로, 배선홈 HTL1 등을 충전(充塡)하도록, 도금법 등에 의해 동막이 형성된다. 다음으로, 도 11에 나타내듯이, 그 동막에 화학적 기계 연마 처리를 가하는 것에 의해, 배선홈 HTL1 내에 제1 배선 M1L 등이 형성된다. 다음으로, 도 12에 나타내듯이, 제1 배선 M1L 등을 덮도록, M1층간 절연막 M1SL 위에 실리콘 질화막 등의 라이너막 LL3이 형성된다. 다음으로, 라이너막 LL3을 덮도록, Low-k막에 의한 V1 층간 절연막 V1SL이 형성된다. 다음으로, V1 층간 절연막 V1SL을 덮도록, 실리콘 질화막 등의 라이너막 LL4가 형성된다. 다음으로, 라이너막 LL4을 덮도록, Low-k막에 의한 M2 층간 절연막 M2SL이 형성된다.
다음으로, 도 13에 나타내듯이, 컨택트 플러그 CPS1(CPS2)에 접속되는 바이어를 형성하기 위한 포토레지스트막 RM3이 형성된다. 다음으로, 포토레지스트막 RM3을 마스크로서, M2층간 절연막 M2SL 등에 에칭을 행함으로써, 라이너막 LL2를 노출하는 바이어 홀(via hole)VHS가 형성된다. 그 후, 포토레지스트막 RM3이 제거된다.
다음으로, 도 14에 나타내듯이, 제1 배선에 접속되는 바이어를 형성하기 위한 포토레지스트막 RM4가 형성된다. 이 때, 이미 형성되어 있는 바이어 홀 VHS에는, 포토레지스트막 RM4의 일부가 충전되어 보호막으로서 기능하게 된다. 다음으로, 포토레지스트막 RM4를 마스크로서, M2층간 절연막 M2SL 등에 에칭을 행함으로써, 논리 회로 영역 LR에서는, 라이너막 LL3을 노출하는 바이어 홀 VHL이 형성된다.
이 때, 메모리 셀 영역 MR에서는, 제1 배선(미도시)의 바로 위쪽에 위치하는 라이너막 LL3의 부분을 노출하는 바이어 홀(미도시)이 형성된다. 또한, 바이어 홀 VHS에는, 포토레지스트막 RM4의 일부가 충전되고 있는 것에 의해서, 바이어 홀 VHL을 형성할 때의 에칭에 의해 바이어 홀 VHS의 밑(底) 부분 등이 데미지를 받는 것을 억제할 수 있다.
다음으로, 도 15에 나타내듯이, 제2 배선을 위한 배선홈을 형성하기 위해 포토레지스트막 RM5가 형성된다. 다음으로, 그 포토레지스트막 RM5를 마스크로서, M2층간 절연막 M2SL에 에칭 처리를 가하는 것에 의해, 메모리 셀 영역 SR에서는, 배선홈 HTS가 형성된다. 논리 회로 영역 LR에서는, 배선홈 HTL2가 형성된다. 그 후, 포토레지스트막 RM5가 제거된다.
다음으로, 배선홈 HTS, HTL2 등을 충전하도록, 도금법 등에 의해 동막이 형성된다. 다음으로, 도 16에 나타내듯이, 그 동막에 화학적 기계 연마 처리를 가하는 것에 의해, 메모리 셀 영역 SR에서는, 배선홈 HTS 내에 제2 배선 M22가 형성된다. 또한, 메모리 셀 영역 SR에서는, 이 제2 배선 M22 외에, 제2 배선 M21, M23 ~ M27(도 3 및 도 5 참조)이 형성된다. 논리 회로 영역 LR에서는, 배선홈 HTL2 내에 제2 배선 M2L이 형성된다.
다음으로, 제2 배선 HTS, HTL2 등을 덮도록, 라이너막(liner film)(미도시), V2층간 절연막(미도시) 및 M3층간 절연막(미도시)이 차례 차례 형성된다. 다음으로, 전술한 V1층간 절연막 V1SL 및 M2층간 절연막 M2SL에 바이어와 배선을 형성하는 공정과 같은 공정을 거쳐서, 메모리 셀 영역 SR에서는, V2 층간 절연막에 바이어 V21 ~ V24 (도 5 참조)가 형성되고, M3층간 절연막에 제3 배선 M31 ~ M33(도 5 참조)이 형성된다. 또한, 논리 회로 영역 LR에서는, 소정의 바이어와 배선(모두 미도시)이 형성된다. 이상의 공정을 거쳐서, SRAM의 메모리 셀을 구비한 반도체 장치의 주요 부분이 형성되게 된다.
종래의 반도체 장치(비교예)에서는, 액세스 트랜지스터의 게이트 배선부와 워드선을 전기적으로 접속하기 위해서 제1 배선이 형성되어 있다. 상술한 반도체 장치에서는, 그 제1 배선이 형성되어 있지 않은 것으로, 그 제1 배선의 근방에 위치하는 상대적으로 길이가 짧은 제1 배선의 길이를 늘릴 수 있다. 이것에 대해서, 비교예에 관한 반도체 장치를 섞어서 설명한다.
비교예에 관한 반도체 장치의 메모리 셀에 있어서의 각 트랜지스터와 제1 배선과의 접속 구조를 도 17에 나타내고, 제1 배선과 제2 배선과의 접속 구조를 도 18에 나타낸다. 또한, 제2 배선과 제3 배선과의 접속 구조를 도 19에 나타내고, 그 다층 배선 구조의 전체의 조감도를 도 20에 나타낸다.
도 17, 도 18, 도 19 및 도 20에 나타내듯이, 비교예에 관한 반도체 장치에서는, 액세스 트랜지스터 T1의 액세스 게이트 전극 AG1(게이트 배선부 GHA1)에 전기적으로 접속되는 컨택트 플러그 C1이 형성되고, 그 컨택트 플러그 C1에 제1 배선 M12가 전기적으로 접속되어 있다. 그리고, 그 제1 배선 M12가, 바이어 V12를 통하여 제2 배선 M22에 전기적으로 접속되어 있다.
또한, 액세스 트랜지스터 T2의 액세스 게이트 전극 AG2(게이트 배선부 GHA2)에 전기적으로 접속되는 컨택트 플러그 C2가 형성되고, 그 컨택트 플러그 C2에 제1 배선 M19가 전기적으로 접속되어 있다. 그리고, 그 제1 배선 M19가, 바이어 V23을 통하여 제2 배선 M26에 전기적으로 접속되어 있다.
또한 이외의 구성에 대해서는, 실시 형태에 관한 반도체 장치와 같아서, 같은 설명을 반복하지 않기 위해, 대응하는 동일 부재에는 동일 부호를 부여하기로 한다. 참조 부호가 같아도, 반도체 장치로서는 비교예에 관한 반도체 장치를 의도하는 것이다.
앞서 기술한 바와 같이, SRAM의 메모리 셀 영역에 형성되는 배선에서는, 제1 배선이, 제2 배선 및 제3 배선에 비해 보다 조밀하게 배치되게 된다. 비교예에 관한 반도체 장치에서는, 액세스 트랜지스터 T1, T2, 드라이브 트랜지스터 T3, T4 및 로드 트랜지스터 T5, T6의 각각의 소정의 부분에 접속되는 컨택트 플러그 C1 ~ C10은, 모두 소정의 제1 배선 M11 ~ M110을 통하여 소정의 바이어 V11 ~ V18 및 소정의 제2 배선 M21 ~ M27에 전기적으로 접속되어 있다.
이 때문에, 특히, 상대적으로 길이가 짧게 되는 제1 배선의 패턴으로서, 액세스 트랜지스터 T1(T2)의 소스 또는 드레인의 한쪽에 전기적으로 접속되는 제1 배선 M15(M16)를 패터닝하기 위한 포토마스크(photomask)를 제조할 즈음에, 이 제1 배선 M15, M16에 인접해서 배치되는 다른 제1 배선과의 관계로 광 근접 효과 보정이 제약을 받게 되어, 광 근접 효과 보정을 충분히 행하지 못하는 것이 있다.
광 근접 효과 보정이 충분히 행해지지 않는 포토마스크에서는, 제1 배선의 설계 패턴에 대응한 레지스트 패턴(배선홈의 패턴)을 정밀도 높게 형성하지 못하고, 그러한 레지스트 패턴을 마스크로서 형성되는 배선홈에 동막 등을 양호하게 충전할 수 없게 된다. 그 결과, 소망한 제1 배선 M15, M16을 형성하지 못하고, SRAM의 메모리 셀로서의 기능을 발휘시키지 못하는 것이 있다.
이것에 대해서, 본 실시 형태에 관한 반도체 장치(제1 예)에서는, 제1 배선 M15, M16에 인접해서 배치되는 다른 제1 배선으로서, 비교예에 관한 반도체 장치에서 형성되고 있는 제1 배선 M12, M19(도 20 참조)이 형성되어 있지 않다. 즉, 도 5에 나타내듯이, 액세스 트랜지스터 T1(T2)의 게이트 배선부 GHA1(GHA2)에 전기적으로 접속되는 컨택트 플러그 CPS1(CPS2)와 바이어 VS1(VS2)가, 제1 배선 M12(M19)(도 20 참조)을 개재(介在)시키는 일 없이 직접 접속되어 있다.
제1 배선 M12(M19)이 형성되지 않는 것으로, 도 2에 나타내듯이, 제1 배선 M15(M16)의 설계 패턴으로서는, 제1 배선 M15(M16)이 위치하고 있는 측을 향하여 그 길이(길이 W)를 늘릴 수 있다. 이것에 의해, 제1 배선 M15(M16)을 포함한 제1 배선을 패터닝하기 위한 포토마스크를 제조할 즈음에, 종래의 반도체 장치의 경우에 비해, 제1 배선 M15, M16의 포토마스크의 패턴에 대해서, 광 근접 효과 보정의 제약이 완화되고, 광 근접 효과 보정을 충분히 행할 수 있다.
이렇게 해서 광 근접 효과 보정이 행해진 포토마스크에서는, 제1 배선 M15, M16의 설계 패턴에 대응한 레지스트 패턴(배선홈의 패턴)을 보다 정밀도 높게 형성할 수 있고, 그러한 레지스트 패턴을 마스크로서 형성된 배선홈에는 동막을 양호하게 충전할 수 있다. 그 결과, 설계 패턴에 대응한 소망한 제1 배선 M15, M16을 보다 정밀도 높게 형성할 수 있고, SRAM의 메모리 셀로서의 기능을 발휘시킬 수 있다.
또한, 제1 예에 관한 반도체 장치에서는, 도 2에 나타내듯이, 바이어 VS1(VS2)가 직접 접촉하는 컨택트 플러그 CPS1(CPS2)로서, 액세스 트랜지스터 T1(T2)의 게이트 배선부 GHA1(GHA2)이 연장되는 방향과는 대략 직교하는 방향으로 영역을 확대시키는 것으로, 바이어 VS1(VS2)을 컨택트 플러그 CPS1(CPS2)에 접속시킬 때의 프로세스 마진(process margin)을 올릴 수 있다.
게다가 비교예에 관한 반도체 장치에서는, 세대가 바뀔 때마다, 제1 배선의 포토마스크의 패턴에 대해 광 근접 효과 보정을 실시하여 포토마스크를 개정할 필요가 있는데 대하여, 제1 예에 관한 반도체 장치에서는, 제1 배선 M12(M19)가 형성되지 않고, 또한, 제1 배선 M15(M16)의 설계 패턴을 늘리는 것으로, 세대마다 광 근접 효과 보정을 행할 필요가 없어진다. 이것에 의해, 개발 속도를 올릴 수 있는 것과 동시에, 코스트의 삭감을 도모할 수 있다.
(제2 예) 제1 예에서는, 상대적으로 길이가 짧게 되는 제1 배선으로서 제1 배선 M15(M16)을 들어, 그 제1 배선 M15(M16)에 접근하고 있는 제1 배선 M12(M19)가 형성되지 않는 구조에 대해 설명했다. 제2 예에서는, 상대적으로 길이가 짧게 되는 제1 배선으로서 제1 배선 M13(M18)을 들어, 그 제1 배선 M13(M18)에 접근하고 있는 제1 배선 M11(M110)(도 20 참조)이 형성되지 않는 구조에 대해 설명한다.
제2 예에 관한 반도체 장치의 하나의 메모리 셀에 있어서의 각 트랜지스터와 제1 배선의 접속 구조를 도 21에 나타내고, 제1 배선과 제2 배선과의 접속 구조를 도 22에 나타낸다. 또한, 제2 배선과 제3 배선과의 접속 구조를 도 23에 나타내고, 그 다층 배선 구조의 전체의 조감도를 도 24에 나타낸다.
도 21, 도 22, 도 23 및 도 24에 나타내듯이, 이 반도체 장치에 있어서의 SRAM의 메모리 셀에서는, 드라이브 트랜지스터 T3에 접속되는 컨택트 플러그 중, 접지 배선에 접속되게 되는 컨택트 플러그 CPS3에 대해서, 바이어 VS3가 직접 접속되어 있다. 그 바이어 VS23은, 제2 배선 M21 및 바이어 V21을 통하여, 접지 배선으로서의 제3 배선 M31에 전기적으로 접속되어 있다.
또한, 드라이브 트랜지스터 T4에 접속되는 컨택트 플러그 중, 접지 배선에 접속되게 되는 컨택트 플러그 CPS4에 대해서, 바이어 VS4가 직접 접속되어 있다. 그 바이어 VS4는, 제2 배선 M27 및 바이어 V24를 통하여, 접지 배선으로서의 제3 배선 M33에 전기적으로 접속되어 있다.
즉, 이 SRAM의 메모리 셀에서는, 비교예에 관한 SRAM의 메모리 셀에서 형성되어 있는 제1 배선 중, 드라이브 트랜지스터와 접지 배선을 전기적으로 접속하기 위해서 형성되어 있는 제1 배선이 형성되어 있지 않다.
한편, 액세스 트랜지스터 T1의 게이트 배선부 GHA1에 전기적으로 접속되는 컨택트 플러그 C1과, 워드선으로서의 제3 배선 M32에 전기적으로 접속되는 바이어 V12는, 제1 배선 M12을 개재(介在)시켜서 전기적으로 접속되어 있다. 또한, 액세스 트랜지스터 T2의 게이트 배선부 GHA2에 전기적으로 접속되는 컨택트 플러그 C12와, 워드선으로서의 제3 배선 M32에 전기적으로 접속되는 바이어 V17는, 제1 배선 M19를 개재(介在)시켜 전기적으로 접속되어 있다. 또한 이외의 구성에 대해서는, 도 2 ~ 도 5에 나타내는 반도체 장치와 같으므로, 동일 부재에는 동일 부호를 부여하고 그 설명을 반복하지 않는다.
제2 예에 관한 반도체 장치의 제조 방법은, 제1 배선을 형성하기 위한 포토마스크의 패턴을 변경하는 것만으로, 제1 예에 관한 반도체 장치의 제조 방법과 기본적으로 같다.
상술한 제2 예에 관한 반도체 장치에서는, 제1 예에 관한 반도체 장치와 동일하게, 설계 패턴에 대응한 소망한 제1 배선을 형성할 수 있다. 이것에 대해 설명한다. 우선, 비교예에 관한 반도체 장치에서는, 상대적으로 길이가 짧게 되는 제1 배선 패턴으로서, 제1 배선 M15, M16 외에, 제1 배선 M13, M18이 있다. 제1 배선 M13(M18)은, 로드 트랜지스터 T5(T6)의 소스 또는 드레인의 한쪽에 전기적으로 접속되는 제1 배선이다.
그 제1 배선 M13(M18)에 접근하는 제1 배선 M11(M110)이 형성되지 않는 것으로, 도 21에 나타내듯이, 제1 배선 M13(M18)의 설계 패턴으로서는, 제1 배선 M11(M110)이 위치하고 있는 측을 향하여 그 길이(길이 W)를 늘릴 수 있다. 이것에 의해, 제1 예에 관한 반도체 장치에 대해 설명한 것과 동일하게, 제1 배선 M13(M18)을 포함한 제1 배선을 패터닝하기 위한 포토마스크를 제조할 즈음에, 종래의 반도체 장치의 경우에 비해, 제1 배선 M13, M18의 포토마스크의 패턴에 대해서, 광 근접 효과 보정의 제약이 완화되어, 광 근접 효과 보정을 충분히 행할 수 있다.
이렇게 하여 광 근접 효과 보정이 행해진 포토마스크에서는, 제1 배선 M13, M18의 설계 패턴에 대응한 레지스트 패턴(배선홈의 패턴)을 보다 정밀도 높게 형성할 수 있고, 그러한 레지스트 패턴을 마스크로서 형성된 배선홈에는 동막을 양호하게 충전할 수 있게 된다. 그 결과, 설계 패턴에 대응한 소망한 제1 배선 M13, M18을 보다 정밀도 높게 형성할 수 있고, SRAM의 메모리 셀로서의 기능을 발휘시킬 수 있다.
또한, 제2 예에 관한 반도체 장치에서는, 도 21에 나타내듯이, 바이어 VS3(VS4)이 직접 접촉하는 컨택트 플러그 CPS3(CPS4)으로서, 드라이브 트랜지스터 T3(T4)의 게이트 배선부 GHDL1(GHDL2)이 연장되는 방향으로 영역을 확대시키는 것으로, 바이어 VS3(VS4)을 컨택트 플러그 CPS3(CPS4)에 접속시킬 때의 프로세스 마진을 올릴 수 있다.
게다가, 제1 배선 M11(M110)이 형성되지 않고, 제1 배선 M13(M18)의 설계 패턴을 늘리는 것으로, 제1 배선의 포토마스크의 패턴에 대해서, 세대마다 광 근접 효과 보정을 행할 필요가 없어져, 개발 속도를 올릴 수 있는 것과 동시에, 코스트의 삭감을 도모할 수 있다.
(제3 예) 제3 예에서는, 제1 예에 관한 반도체 장치와 제2 예에 관한 반도체 장치를 조합한 반도체 장치에 대해 설명한다.
제3 예에 관한 반도체 장치의 하나의 메모리 셀에 있어서의 각 트랜지스터와 제1 배선과의 접속 구조를 도 25에 나타내고, 제1 배선과 제2 배선과의 접속 구조를 도 26에 나타낸다. 또한, 제2 배선과 제3 배선과의 접속 구조를 도 27에 나타내며, 그 다층 배선 구조의 전체의 조감도를 도 28에 나타낸다.
도 25, 도 26, 도 27 및 도 28에 나타내듯이, 제3 예에 관한 반도체 장치에서는, 비교예에 관한 반도체 장치에 형성되어 있던 제1 배선 M12(M19)와 제1 배선 M11(M110)(도 20 참조)이 형성되어 있지 않고, 컨택트 플러그 CPS1(CPS2)에 대해서 바이어 VS1(VS2)이 직접 접속되고 있는 것과 동시에, 컨택트 플러그 CPS3에 대해서, 바이어 VS3이 직접 접속되어 있다. 또한 이외의 구성에 대해서는, 도 2 ~ 도 5에 나타내는 반도체 장치와 같으므로, 동일 부재에는 동일 부호를 부여하고 그 설명을 반복하지 않는다.
제3 예에 관한 반도체 장치의 제조 방법은, 제1 배선을 형성하기 위한 포토마스크의 패턴을 변경하는 것만으로, 제1 예에 관한 반도체 장치의 제조 방법과 기본적으로 같다.
상술한 제3 예에 관한 반도체 장치에서는, 제1 예 및 제2 예에 대해 설명한 것처럼, 제1 배선 M12(M19)가 형성되지 않기 때문에, 제1 배선 M15(M16)의 설계 패턴을 늘릴 수 있는 것과 동시에, 제1 배선 M11(M110)이 형성되지 않기 때문에, 제1 배선 M13(M18)의 설계 패턴을 늘릴 수 있다. 이것에 의해, 각각 설계 패턴에 대응한 소망한 제1 배선 M15, M16, M13, M18을 보다 정밀도 높게 형성할 수 있고, SRAM의 메모리 셀로서의 기능을 효과적으로 발휘시킬 수 있다.
또한, 제1 예 및 제2 예에 대해 설명한 것처럼, 바이어 VS1(VS2)을 컨택트 플러그 CPS1(CPS2)에 접속시킬 때의 프로세스 마진을 올릴 수 있는 것과 동시에, 바이어 VS3(VS4)을 컨택트 플러그 CPS3(CPS4)에 접속시킬 때의 프로세스 마진을 올릴 수 있다. 게다가 제1 배선의 포토마스크의 패턴에 대해서, 세대마다 광 근접 효과 보정을 실시할 필요가 없어져, 개발 속도를 올릴 수 있는 것과 동시에, 코스트의 삭감을 도모할 수 있다.
실시 형태 2 여기에서는, SRAM의 메모리 셀의 제1 배선 중, 상대적으로 길이가 짧은 제1 배선 그 자체를 없애고, 대응하는 바이어를 컨택트 플러그에 직접 접속시킨 반도체 장치에 대해서, 4개의 변형(제1 예~ 제4 예)을 들어 설명한다.
(제1 예) 제1 예에 관한 반도체 장치에 있어서의 각 트랜지스터와 제1 배선과의 접속 구조를 도 29에 나타내고, 제1 배선과 제2 배선과의 접속 구조를 도 30에 나타낸다. 또한, 제2 배선과 제3 배선과의 접속 구조를 도 31에 나타내고, 그 다층 배선 구조의 전체의 조감도를 도 32에 나타낸다.
도 29, 도 30, 도 31 및 도 32에 나타내듯이, 액세스 트랜지스터 T1에 접속되는 컨택트 플러그 중, 비트선에 접속되게 되는 컨택트 플러그 CPS5에 대해서, 바이어 VS5가 직접 접속되어 있다. 그 바이어 VS5는, 비트선 BL로서의 제2 배선 M23에 전기적으로 접속되어 있다.
또한, 액세스 트랜지스터 T2에 접속되는 컨택트 플러그 중, 비트선에 접속되게 되는 컨택트 플러그 CPS6에 대해서, 바이어 VS6이 직접 접속되어 있다. 그 바이어 VS6은, 비트선 /BL로서의 제2 배선 M25에 전기적으로 접속되어 있다. 또한 이외의 구성에 대해서, 실시 형태 1의 제1 예에 관한 반도체 장치와 동일 부재 또는 제2 예에 관한 반도체 장치와 동일 부재에 대해서는, 동일 부호를 교부하여 그 설명을 반복하지 않는다.
다음으로, 상술한 반도체 장치의 제조 방법의 일례에 대해 설명한다. 도 33에 나타내듯이, 반도체 기판 SUB에 있어서의 소정의 영역에 소자 분리 절연막 EB가 형성된다. 다음으로, SRAM의 메모리 셀이 형성되는 메모리 셀 영역 SR에서는, 소자 분리 절연막 EB에 의해서 규정되는 소자 형성 영역 EFA, EFB(도 29 참조)를 횡단하도록, 게이트 배선부 GHA1을 포함한 소정의 게이트 배선부 GHA2, GHDL1, GHDL2(도 29 참조)가 형성된다.
한편, 논리 회로가 형성되는 논리 회로 영역 LR에서는, 논리 회로를 구성하는 트랜지스터의 게이트 배선부 GHL이 형성된다. 다음으로, 게이트 배선부 GHA1 등 및 게이트 배선부 GHL을 덮도록, 예를 들어, 실리콘 질화막 등에 의한 라이너막 LL1이 형성된다. 다음으로, 그 라이너막 LL1을 덮도록, 예를 들어, TEOS막 혹은 HDP막 등에 의한 컨택트 층간 절연막 CSL이 형성된다.
다음으로, 도 34에 나타내듯이, 소정의 사진제판 처리를 가하는 것에 의해, 컨택트홀을 형성하기 위한 포토레지스트막 RM1이 형성된다. 다음으로, 도 35에 나타내듯이, 포토레지스트막 RM1을 마스크로서 컨택트 층간 절연막 CSL에 에칭을 행함으로써, 메모리 셀 영역 SR에서는, 소자 형성 영역(활성 영역)을 노출하는 컨택트홀 CHS가 형성된다. 한편, 논리 회로 영역 LR에서는, 게이트 배선부 GHL을 노출하는 컨택트홀 CHL이 형성된다. 그 후, 포토레지스트막 RM1이 제거된다.
다음으로, 도 36에 나타내듯이, 메모리 셀 영역 SR에서는, 컨택트홀 CHS 내에, 예를 들어, 텅스텐막 등에 의한 컨택트 플러그 CPS5가 형성된다. 논리 회로 영역 LR에서는, 컨택트홀 CHL 내에, 컨택트 플러그 CPL이 형성된다. 다음으로, 컨택트 플러그 CPS5, CPL을 덮도록, 실리콘 질화막 등에 의한 라이너막 LL2가 형성된다. 다음으로, 그 라이너막 LL2를 덮도록, 예를 들어, Low-k막에 의한 M1 층간 절연막 M1SL이 형성된다.
다음으로, 도 37에 나타내듯이, 제1 배선을 위한 배선홈을 형성하기 위한 포토레지스트막 RM2가 형성된다. 이 때, 컨택트 플러그 CPS5(CPS6)에 접속되는 제1 배선은 형성되지 않기 때문에, 포토레지스트막 RM2는, 컨택트 플러그 CPS5(CPS6)의 바로 위쪽에 위치하는 M1층간 절연막 M1SL의 부분을 덮도록 형성된다. 다음으로, 포토레지스트막 RM2를 마스크로서, M1층간 절연막 M1SL에 에칭을 행함으로써 배선홈 HTL1(도 38 참조) 등이 형성된다. 그 후, 포토레지스트막 RM2가 제거된다.
다음으로, 배선홈 HTL1 등을 충전하도록, 도금법 등에 의해 동막이 형성된다. 다음으로, 도 38에 나타내듯이, 그 동막에 화학적 기계 연마 처리를 가하는 것에 의해, 배선홈 HTL1 내에 배선 M1L 등이 형성된다. 다음으로, 도 39에 나타내듯이, 배선 M1L 등을 덮도록, M1층간 절연막 M1SL 위에 실리콘 질화막 등에 의한 라이너막 LL3이 형성된다. 다음으로, 라이너막 LL3을 덮도록, Low－k막에 의한 V1층간 절연막 V1SL이 형성된다. 다음으로, V1층간 절연막 V1SL을 덮도록, 실리콘 질화막 등에 의한 라이너막 LL4이 형성된다. 다음으로, 라이너막 LL4을 덮도록, Low－k막에 의한 M2층간 절연막 M2SL이 형성된다.
다음으로, 도 40에 나타내듯이, 컨택트 플러그 CPS5(CPS6)에 접속되는 바이어를 형성하기 위한 포토레지스트막 RM3이 형성된다. 다음으로, 포토레지스트막 RM3을 마스크로서, M2층간 절연막 M2SL 등에 에칭을 행함으로써, 라이너막 LL2를 노출하는 바이어 홀 VHS이 형성된다. 그 후, 포토레지스트막 RM3이 제거된다.
다음으로, 도 41에 나타내듯이, 제1 배선에 접속되는 바이어를 형성하기 위한 포토레지스트막 RM4가 형성된다. 이 때, 이미 형성되어 있는 바이어 홀 VHS에는, 포토레지스트막 RM4의 일부가 충전되어 보호막으로서 기능하게 된다. 다음으로, 포토레지스트막 RM4를 마스크로서, M2층간 절연막 M2SL 등에 에칭을 행함으로써, 논리 회로 영역 LR에서는, 라이너막 LL3을 노출하는 바이어 홀 VHL이 형성된다.
또한, 이 때, 메모리 셀 영역 MR에서는, 제1 배선(미도시)의 바로 위쪽에 위치하는 라이너막 LL3의 부분을 노출하는 바이어 홀(미도시)이 형성된다. 또한, 바이어 홀 VHS에는, 포토레지스트막 RM4의 일부가 충전되어 있는 것에 의해서, 바이어 홀 VHL을 형성할 때의 에칭에 의해 바이어 홀 VHS의 밑 부분 등이 데미지를 받는 것을 억제할 수 있다.
다음으로, 도 42에 나타내듯이, 제2 배선을 위한 배선홈을 형성하기 위한 포토레지스트막 RM5가 형성된다. 다음으로, 그 포토레지스트막 RM5를 마스크로서, M2층간 절연막 M2SL에 에칭 처리를 가하는 것에 의해, 메모리 셀 영역 SR에서는, 배선홈 HTS가 형성된다. 논리 회로 영역 LR에서는, 배선홈 HTL2가 형성된다. 그 후, 포토레지스트막 RM5가 제거된다.
다음으로, 배선홈 HTS, HTL2 등을 충전하도록, 도금법 등에 의해 동막이 형성된다. 다음으로, 도 43에 나타내듯이, 그 동막에 화학적 기계 연마 처리를 가하는 것에 의해, 메모리 셀 영역 SR에서는, 배선홈 HTS 내에 제2 배선 M23이 형성된다. 또한, 메모리 셀 영역 SR에서는, 이 제2 배선 M23 외에, M21, M22, M24 ~ M27(도 30 및 도 32 참조)이 형성된다. 논리 회로 영역 LR에서는, 배선홈 HTL2 내에 제2 배선 M2L이 형성된다.
다음으로, 배선 HTS, HTL2 등을 덮도록, 라이너막(미도시), V2 층간 절연막(미도시) 및 M3 층간 절연막(미도시)이 형성된다. 다음으로, 전술한 V1 층간 절연막 V1SL 및 M2층간 절연막 M2SL에 바이어와 배선을 형성하는 공정과 같은 공정을 거쳐서, 메모리 셀 영역 SR에서는, V2 층간 절연막에 바이어 V21 ~ V24(도 32 참조)가 형성되고, M3층간 절연막에 제3 배선 M31 ~ M33(도 32 참조)이 형성된다. 또한, 논리 회로 영역 LR에서는, 소정의 바이어와 배선(모두 미도시)이 형성된다. 이상의 공정을 거쳐서, SRAM의 메모리 셀을 구비한 반도체 장치의 주요 부분이 형성되게 된다.
전술한 것처럼, 종래의 반도체 장치(비교예)에서는, 상대적으로 길이가 짧게 되는 제1 배선 M15(M16)를 패터닝하기 위한 포토마스크를 제조할 즈음에, 이 제1 배선 M15, M16에 인접해서 배치되는 다른 제1 배선과의 관계로 광 근접 효과 보정을 충분히 행하지 못하는 것이 있다. 그 결과, 소망한 제1 배선 M15, M16을 형성하지 못하고, SRAM의 메모리 셀로서의 기능을 발휘시키지 못하는 것이 있다.
이것에 대해서, 본 실시 형태에 관한 반도체 장치(제1 예)에서는, 비교예에 관한 반도체 장치에 대해 형성되어 있는 제1 배선 M15, M16(도 20 참조)이 형성되어 있지 않다. 즉, 도 32에 나타내듯이, 액세스 트랜지스터 T1(T2)의 소스 또는 드레인의 한쪽에 전기적으로 접속되는 컨택트 플러그 CPS5(CPS6)와 바이어 VS5(VS6)가 직접 접속되어 있다.
컨택트 플러그 CPS5(CPS6)와 바이어 VS5(VS6)가, 상대적으로 길이가 짧고, 충분한 광 근접 효과 보정을 행하는 것이 어렵다고 하는 제1 배선 M15(M16)(도 20 참조)을 개재시키는 일 없이 접속되어 있는 것으로, 액세스 트랜지스터 T1(T2)와 비트선 BL(/BL)의 전기적인 접속이 확실히 행해져서, SRAM의 메모리 셀로서의 기능을 충분히 발휘시킬 수 있다.
또한, 제1 예에 관한 반도체 장치에서는, 도 29에 나타내듯이, 바이어 VS5(VS6)가 직접 접촉하는 컨택트 플러그 CPS5(CPS6)로서, 액세스 트랜지스터 T1(T2)의 게이트 배선부 GHA1(GHA2)이 연장되는 방향으로 영역을 확대시키는 것으로, 바이어 VS5(VS6)를 컨택트 플러그 CPS5(CPS6)에 접속시킬 때의 프로세스 마진을 올릴 수 있다.
게다가, 제1 예에 관한 반도체 장치에서는, 제1 배선 M15(M16)(도 20 참조)가 형성되지 않는 것으로, 세대마다 광 근접 효과 보정을 행할 필요가 없어지고, 개발 속도를 올릴 수 있는 것과 동시에, 코스트의 삭감을 도모할 수 있다.
(제2 예) 제1 예에서는, 상대적으로 길이가 짧게 되는 제1 배선으로서, 제1 배선 M15, M16(도 20 참조)이 형성되어 있지 않은 구조에 대해 설명했다. 제2 예에서는, 상대적으로 길이가 짧게 되는 제1 배선으로서 제1 배선 M13, M18(도 20 참조)이 형성되지 않는 구조에 대해 설명한다.
제2 예에 관한 반도체 장치의 하나의 메모리 셀에 있어서의 각 트랜지스터와 제1 배선과의 접속 구조를 도 44에 나타내고, 제1 배선과 제2 배선과의 접속 구조를 도 45에 나타낸다. 또한, 제2 배선과 제3 배선과의 접속 구조를 도 46에 나타내고, 그 다층 배선 구조의 전체의 조감도를 도 47에 나타낸다.
도 44, 도 45, 도 46 및 도 47에 나타내듯이, 이 반도체 장치에 있어서의 SRAM의 메모리 셀에서는, 로드 트랜지스터 T5에 접속되는 컨택트 플러그 중, 전원 배선에 접속되게 되는 컨택트 플러그 CPS7에 대해서, 바이어 VS7이 직접 접속되어 있다. 그 바이어 VS7은, 전원 배선으로서의 제2 배선 M24에 전기적으로 접속되어 있다.
또한, 로드 트랜지스터 T6에 접속되는 컨택트 플러그 중, 전원 배선에 접속되게 되는 컨택트 플러그 CPS8에 대해서, 바이어 VS8이 직접 접속되어 있다. 그 바이어 VS8은, 전원 배선으로서의 제2 배선 M24에 전기적으로 접속되어 있다.
즉, 이 SRAM의 메모리 셀에서는, 비교예에 관한 SRAM의 메모리 셀에서 형성되어 있는 제1 배선 중, 로드 트랜지스터와 전원 배선을 전기적으로 접속하기 위해서 형성되어 있는 제1 배선이 형성되어 있지 않다. 또한 이외의 구성에 대해서, 실시 형태 1의 제1 예에 관한 반도체 장치와 동일 부재 또는 제2 예에 관한 반도체 장치와 동일 부재에 대해서는, 동일 부호를 교부하여 그 설명을 반복하지 않는다.
제2 예에 관한 반도체 장치의 제조 방법은, 제1 배선을 형성하기 위한 포토마스크의 패턴을 변경하는 것만으로, 제1 예에 관한 반도체 장치의 제조 방법과 기본적으로 같다.
상술한 제2 예에 관한 반도체 장치에서는, 컨택트 플러그 CPS7(CPS8)과 바이어 VS7(VS8)이, 상대적으로 길이가 짧고, 충분한 광 근접 효과 보정을 행하는 것이 어렵다고 하는 제1 배선 M13(M18)(도 20 참조)을 개재시키는 일 없이 접속되어 있다. 이것에 의해, 제1 예에 관한 반도체 장치와 같이, 로드 트랜지스터 T5(T6)와 전원 배선으로서의 제2 배선 M24의 전기적인 접속이 확실히 행해져서, SRAM의 메모리 셀로서의 기능을 충분히 발휘시킬 수 있다.
또한, 제2 예에 관한 반도체 장치에서는, 도 44에 나타내듯이, 바이어 VS7(VS8)이 직접 접촉하는 컨택트 플러그 CPS7(CPS8)로서, 로드 트랜지스터 T5(T6)의 게이트 배선부 GHDL1(GHDL2)이 연장되는 방향으로 영역을 확대시키는 것으로, 바이어 VS7(VS8)을 컨택트 플러그 CPS7(CPS8)에 접속시킬 때의 프로세스 마진을 올릴 수 있다.
게다가, 제2 예에 관한 반도체 장치에서는, 제1 배선 M13(M18)(도 20 참조)이 형성되지 않는 것으로, 세대마다 광 근접 효과 보정을 행할 필요가 없어져서, 개발 속도를 올릴 수 있는 것과 동시에, 코스트의 삭감을 도모할 수 있다.
(제3 예) 제3 예에서는, 제1 예에 관한 반도체 장치와 제2 예에 관한 반도체 장치를 조합한 반도체 장치에 대해 설명한다.
제3 예에 관한 반도체 장치의 하나의 메모리 셀에 있어서의 각 트랜지스터와 제1 배선과의 접속 구조를 도 48에 나타내고, 제1 배선과 제2 배선의 접속 구조를 도 49에 나타낸다. 또한, 제1 배선과 제3 배선의 접속 구조를 도 50에 나타내고, 그 다층 배선 구조의 전체의 조감도를 도 51에 나타낸다.
도 48, 도 49, 도 50 및 도 51에 나타내듯이, 제3 예에 관한 반도체 장치에서는, 비교예에 관한 반도체 장치에 형성되어 있는 제1 배선 M15, M16과 제1 배선 M13, M18(도 20 참조)이 형성되지 않고, 컨택트 플러그 CPS5(CPS6)에 대해서 바이어 VS5(VS6)가 직접 접속되고, 컨택트 플러그 CPS7(CPS8)에 대해서 바이어 VS7(VS8)이 직접 접속되어 있다. 또한 이외의 구성에 대해서, 실시 형태 1의 제1 예에 관한 반도체 장치와 동일 부재 또는 제2 예에 관한 반도체 장치와 동일 부재에 대해서는, 동일 부호를 교부하여 그 설명을 반복하지 않는다.
제3 예에 관한 반도체 장치의 제조 방법은, 제1 배선을 형성하기 위한 포토마스크의 패턴을 변경하는 것만으로, 제1 예에 관한 반도체 장치의 제조 방법과 기본적으로 같다.
상술한 제3 예에 관한 반도체 장치에서는, 컨택트 플러그 CPS5(CPS6)와 바이어 VS5(VS6)가, 상대적으로 길이가 짧고, 충분한 광 근접 효과 보정을 실시하는 것이 어렵다고 하는 제1 배선 M15(M16)(도 20 참조)를 개재시키는 일 없이 접속되어 있다. 또한, 컨택트 플러그 CPS7(CPS8)과 바이어 VS7(VS8)이, 상대적으로 길이가 짧고, 충분한 광 근접 효과 보정을 행하는 것이 어렵다고 하는 제1 배선 M13(M18)(도 20 참조)을 개재시키는 일 없이 접속되어 있다.
이것에 의해, 제1 예 및 제2 예에 대해 설명한 것처럼, 액세스 트랜지스터 T1(T2)과 비트선 BL(/BL)의 전기적인 접속을 확실히 실시할 수 있는 것과 동시에, 로드 트랜지스터 T5(T6)와 제2 배선 M24의 전기적인 접속을 확실히 행할 수 있다. 그 결과, SRAM의 메모리 셀로서의 기능을 한층 더 효과적으로 발휘시킬 수 있다.
또한, 컨택트 플러그 CPS5(CPS6), CPS7(CPS8)의 영역을 소정의 방향으로 확대시키는 것으로, 바이어 VS5(VS6), VS7(VS8)을 컨택트 플러그 CPS5(CPS6), CPS7(CPS8)에 접속시킬 때의 프로세스 마진을 올릴 수 있다. 게다가, 제1 배선을 패터닝하기 위한 포토마스크에 관해서, 세대마다 광 근접 효과 보정을 행할 필요가 없어지고, 개발 속도를 올릴 수 있는 것과 동시에, 코스트의 삭감을 도모할 수 있다.
(제4 예) 제4 예에서는, 전술한 제3 예에 관한 반도체 장치와, 실시 형태 1에 대해 설명한 제3 예에 관한 반도체 장치를 조합한 반도체 장치에 대해 설명한다.
제4 예에 관한 반도체 장치의 하나의 메모리 셀에 있어서의 각 트랜지스터와 제1 배선과의 접속 구조를 도 52에 나타내고, 제1 배선과 제2 배선과의 접속 구조를 도 53에 나타낸다. 또한, 제1 배선과 제3 배선과의 접속 구조를 도 54에 나타내고, 그 다층 배선 구조의 전체의 조감도를 도 55에 나타낸다.
도 52, 도 53, 도 54 및 도 55에 나타내듯이, 컨택트 플러그 CPS5, CPS6, CPS7, CPS8에 대해서, 대응하는 바이어 VS5, VS6, VS7, VS8이 직접 접속되어 있는 것과 동시에, 컨택트 플러그 CPS1, CPS2, CPS3, CPS4에 대해서, 대응하는 바이어 VS1, VS2, VS3, VS4가 직접 접속되어 있다.
이것에 의해, 이미 설명한 것처럼, SRAM의 메모리 셀로서의 기능을 한층 더 효과적으로 발휘시킬 수 있다. 또한, 컨택트 플러그에 대한 대응하는 바이어의 프로세스 마진을 올릴 수 있다. 게다가, 개발 속도도 올릴 수 있는 것과 동시에, 코스트의 삭감을 도모할 수 있다.
이번 개시된 실시 형태는 예시이며 이것에 제한되는 것은 아니다. 본 발명은 위에서 설명한 범위가 아니고, 특허 청구 범위에 의해서 나타내고, 특허 청구 범위와 균등의 의미 및 범위로의 모든 변경이 포함되는 것이 의도된다.
본 발명은, SRAM의 메모리 셀을 구비한 반도체 장치에 유효하게 이용된다.
T1, T2 액세스 트랜지스터, T3, T4 드라이브 트랜지스터,
T5, T6 로드 트랜지스터, SN1, SN2 기억 노드,
BL, /BL 비트선, WL 워드선,
SUB 반도체 기판, EB 소자 분리 절연막,
EFA 소자 형성 영역, EFB 소자 형성 영역,
AG1, AG2, DG1, DG2, LG1, LG2 게이트 전극,
GHA1 게이트 배선부, GHA2 게이트 배선부,
GHDL1 게이트 배선부, GHDL2 게이트 배선부,
C1~C10 컨택트 플러그, M11~M110 제1 배선,
V11~V18 바이어, M21~M27 제2 배선,
V21~V24 바이어, M31~M33 제3 배선,
LR 논리 회로 영역, SR SRAM 메모리 셀 영역,
LL1 라이너막, CSL 컨택트 층간 절연막,
RM1 포토레지스트막,
CHS 컨택트홀, CHL 컨택트홀,
LL2 라이너막, M1SL M1층간 절연막,
RM2 포토레지스트막,
HTL1 배선홈, M1L 배선,
LL3 라이너막, V1SL V1층간 절연막,
LL4 라이너막, M2SL M2층간 절연막,
RM3 포토레지스트막,
VHS 바이어 홀, RM4 포토레지스트막,
VHL 바이어 홀, RM5 포토레지스트막,
HTS 배선홈, HTL2 배선홈,
V1L 바이어, M2L 배선,
CPS1, CPS2 컨택트 플러그, CPS3, CPS4 컨택트 플러그,
VS1, VS2 바이어, VS3, VS4 바이어,
VS5, VS6 바이어, VS7, VS8 바이어,
CPL 컨택트 플러그

Claims (10)

  1. 스태틱 랜덤 액세스 메모리 셀을 구비한 반도체 장치로서,
    반도체 기판의 주표면에 각각 규정된 복수의 소자 형성 영역과,
    복수의 상기 소자 형성 영역에 있어서의 소정의 소자 형성 영역에 각각 형성된, 제1 액세스 트랜지스터 및 제2 액세스 트랜지스터를 포함한 액세스 트랜지스터, 제1 드라이브 트랜지스터 및 제2 드라이브 트랜지스터를 포함한 드라이브 트랜지스터 및, 제1 로드 트랜지스터 및 제2 로드 트랜지스터를 포함한 로드 트랜지스터와, 상기 액세스 트랜지스터, 상기 드라이브 트랜지스터 및 상기 로드 트랜지스터의 각각에 있어서의 소정의 부위에 전기적으로 접속되도록 형성된 복수의 컨택트 플러그와,
    복수의 상기 컨택트 플러그 중, 소정의 컨택트 플러그에 각각 전기적으로 접속되도록 형성된 복수의 제1 배선과,
    복수의 상기 컨택트 플러그에 대해, 각각 소정의 컨택트 플러그에 전기적으로 접속되도록 형성된 복수의 제1 바이어(via)와,
    복수의 상기 제1 바이어에 대해, 각각 소정의 제1 바이어에 전기적으로 접속되도록 형성되고, 데이터의 입출력을 행하는 비트선으로서 제1 비트선 및 제2 비트선을 포함한 복수의 제2 배선과,
    복수의 상기 제2 배선에 대해, 각각 소정의 제2 배선에 전기적으로 접속되도록 형성되고, 워드선, 전원 배선 및 접지 배선을 포함한 복수의 제3 배선을 구비하며,
    상기 제1 액세스 트랜지스터는, 데이터를 기억하는 제1 기억 노드와 상기 제1 비트선 사이에 전기적으로 접속되는 것과 동시에, 상기 제2 액세스 트랜지스터는, 데이터를 기억하는 제2 기억 노드와 상기 제2 비트선 사이에 전기적으로 접속되고,
    상기 제1 액세스 트랜지스터의 게이트 및 상기 제2 액세스 트랜지스터의 게이트는 상기 워드선에 전기적으로 접속되며,
    상기 제1 드라이브 트랜지스터는, 상기 제1 기억 노드와 상기 접지 배선 사이에 전기적으로 접속되는 것과 동시에, 상기 제2 드라이브 트랜지스터는, 상기 제2 기억 노드와 상기 접지 배선 사이에 전기적으로 접속되고,
    상기 제1 로드 트랜지스터는, 상기 제1 기억 노드와 상기 전원 배선 사이에 전기적으로 접속되는 것과 동시에, 상기 제2 로드 트랜지스터는, 상기 제2 기억 노드와 상기 전원 배선 사이에 전기적으로 접속되며,
    복수의 상기 컨택트 플러그 중, 상기 액세스 트랜지스터의 게이트에 전기적으로 접속되고 있는 제1 컨택트 플러그 및 상기 드라이브 트랜지스터에 대해 상기 접지 배선에 접속되는 측에 위치하는 제2 컨택트 플러그 중 적어도 어느 하나와, 복수의 상기 제1 바이어 중, 상기 제1 컨택트 플러그 및 상기 제2 컨택트 플러그의 어느 것과 복수의 상기 제2 배선 중 소정의 제2 배선 제1 부를 전기적으로 접속하는 제1 바이어 제1 부는, 상기 제1 바이어 제1 부가 상기 제1 컨택트 플러그 및 상기 제2 컨택트 플러그의 어느 것에 직접 접하는 형태로 전기적으로 접속된 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 바이어 제1 부는, 상기 제1 컨택트 플러그에 직접 접하는 형태로 전기적으로 접속되고,
    복수의 상기 컨택트 플러그 중, 상기 액세스 트랜지스터에 있어서 상기 비트선에 접속되어 있는 측에 위치하는 제3 컨택트 플러그에 대해, 복수의 상기 제1 배선 중 소정의 제1 배선 제1 부가 접속되며,
    상기 제3 컨택트 플러그와, 복수의 상기 제1 바이어 중, 상기 제3 컨택트 플러그와 복수의 상기 제2 배선 중 소정의 제2 배선 제2 부를 전기적으로 접속하는 소정의 제1 바이어 제2 부는, 상기 제1 바이어 제2 부와 상기 제3 컨택트 플러그 사이에 상기 제1 배선 제1 부를 개재시키는 형태로 전기적으로 접속된 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 바이어 제1 부는, 상기 제2 컨택트 플러그에 직접 접하는 형태로 전기적으로 접속되며,
    복수의 상기 컨택트 플러그 중, 상기 로드 트랜지스터에 있어서 상기 전원 배선에 접속되어 있는 측에 위치하는 제4 컨택트 플러그에 대해, 복수의 상기 제1 배선 중 소정의 제1 배선 제2 부가 접속되고,
    상기 제4 컨택트 플러그와, 복수의 상기 제1 바이어 중, 상기 제4 컨택트 플러그와 복수의 상기 제2 배선 중 소정의 제2 배선 제3 부를 전기적으로 접속하는 소정의 제1 바이어 제3 부는, 상기 제1 바이어 제3 부와 상기 제4 컨택트 플러그 사이에 상기 제1 배선 제2 부를 개재시키는 형태로 전기적으로 접속된 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 바이어 제1 부는, 상기 제1 컨택트 플러그에 직접 형성되도록 형성되는 것과 동시에, 상기 제2 컨택트 플러그에 직접 접하도록 형성되며,
    복수의 상기 컨택트 플러그 중, 상기 액세스 트랜지스터에 있어서 상기 비트선에 접속되어 있는 측에 위치하는 제3 컨택트 플러그에 대해, 복수의 상기 제1 배선 중 소정의 제1 배선 제1 부가 접속되고,
    상기 제3 컨택트 플러그와, 복수의 상기 제1 바이어 중, 상기 제3 컨택트 플러그와 복수의 상기 제2 배선 중 소정의 제2 배선 제2 부를 전기적으로 접속하는 소정의 제1 바이어 제2 부는, 상기 제1 바이어 제2 부와 상기 제3 컨택트 플러그와의 사이에 상기 제1 배선 제1 부를 개재시키는 형태로 전기적으로 접속되며,
    복수의 상기 컨택트 플러그 중, 상기 로드 트랜지스터에 있어서 상기 전원 배선에 접속되어 있는 측에 위치하는 제4 컨택트 플러그에 대해, 복수의 상기 제1 배선 중 소정의 제1 배선 제2 부가 접속되고,
    상기 제4 컨택트 플러그와, 복수의 상기 제1 바이어 중, 상기 제4 컨택트 플러그와 복수의 상기 제2 배선 중 소정의 제2 배선 제3 부를 전기적으로 접속하는 소정의 제1 바이어 제3 부는, 상기 제1 바이어 제3 부와 상기 제4 컨택트 플러그와의 사이에 상기 제1 배선 제2 부를 개재시키는 형태로 전기적으로 접속된 반도체 장치.
  5. 스태틱 랜덤 액세스 메모리 셀을 구비한 반도체 장치로서,
    반도체 기판의 주표면에 각각 규정된 복수의 소자 형성 영역과,
    복수의 상기 소자 형성 영역에 있어서의 소정의 소자 형성 영역에 각각 형성된, 제1 액세스 트랜지스터 및 제2 액세스 트랜지스터를 포함한 액세스 트랜지스터, 제1 드라이브 트랜지스터 및 제2 드라이브 트랜지스터를 포함한 드라이브 트랜지스터 및, 제1 로드 트랜지스터 및 제2 로드 트랜지스터를 포함한 로드 트랜지스터와,
    상기 액세스 트랜지스터, 상기 드라이브 트랜지스터 및 상기 로드 트랜지스터의 각각에 있어서의 소정의 부위에 전기적으로 접속되도록 형성된 복수의 컨택트 플러그와,
    복수의 상기 컨택트 플러그 중, 소정의 컨택트 플러그에 각각 전기적으로 접속되도록 형성된 복수의 제1 배선과,
    복수의 상기 컨택트 플러그에 대해, 각각 소정의 컨택트 플러그에 전기적으로 접속되도록 형성된 복수의 제1 바이어와,
    복수의 상기 제1 바이어에 대해, 각각 소정의 제1 바이어에 전기적으로 접속되도록 형성되고, 데이터의 입출력을 행하는 비트선으로서 제1 비트선 및 제2 비트선을 포함한 복수의 제2 배선과,
    복수의 상기 제2 배선에 대해, 각각 소정의 제2 배선에 전기적으로 접속되도록, 복수의 상기 제2 배선의 위쪽에 거리를 두고 형성되고, 워드선, 전원 배선 및 접지 배선을 포함한 복수의 제3 배선을 구비하며,
    상기 제1 액세스 트랜지스터는, 데이터를 기억하는 제1 기억 노드와 상기 제1 비트선의 사이에 전기적으로 접속되는 것과 동시에, 상기 제2 액세스 트랜지스터는, 데이터를 기억하는 제2 기억 노드와 상기 제2 비트선 사이에 전기적으로 접속되며,
    상기 제1 액세스 트랜지스터의 게이트 및 상기 제2 액세스 트랜지스터의 게이트는 상기 워드선에 전기적으로 접속되고,
    상기 제1 드라이브 트랜지스터는, 상기 제1 기억 노드와 상기 접지 배선의 사이에 전기적으로 접속되는 것과 동시에, 상기 제2 드라이브 트랜지스터는, 상기 제2 기억 노드와 상기 접지 배선의 사이에 전기적으로 접속되며,
    상기 제1 로드 트랜지스터는, 상기 제1 기억 노드와 상기 전원 배선의 사이에 전기적으로 접속되는 것과 동시에, 상기 제2 로드 트랜지스터는, 상기 제2 기억 노드와 상기 전원 배선 사이에 전기적으로 접속되고,
    복수의 상기 컨택트 플러그 중, 상기 액세스 트랜지스터에 있어서 상기 비트선에 접속되는 측에 위치하는 제1 컨택트 플러그 및 상기 로드 트랜지스터에 있어서 상기 전원 배선에 접속되는 측에 위치하는 제2 컨택트 플러그 중 적어도 어느 하나와, 복수의 상기 제1 바이어 중, 상기 제1 컨택트 플러그 및 상기 제2 컨택트 플러그의 어느 것과 복수의 상기 제2 배선 중 소정의 제2 배선 제1 부를 전기적으로 접속하는 제1 바이어 제1 부는, 상기 제1 바이어 제1 부가 상기 제1 컨택트 플러그 및 상기 제2 컨택트 플러그의 어느 것에 직접 접하는 형태로 전기적으로 접속된 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제1 바이어 제1 부는, 상기 제1 컨택트 플러그에 직접 접하는 형태로 전기적으로 접속된 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제1 바이어 제1 부는, 상기 제2 컨택트 플러그에 직접 접하는 형태로 전기적으로 접속된 반도체 장치.
  8. 제 5 항에 있어서,
    상기 제1 바이어 제1 부는, 상기 제1 컨택트 플러그에 직접 접하는 형태로 전기적으로 접속되는 것과 동시에, 상기 제2 컨택트 플러그에 직접 접하는 형태로 전기적으로 접속된 반도체 장치.
  9. 제 8 항에 있어서,
    복수의 상기 컨택트 플러그 중, 상기 액세스 트랜지스터의 게이트에 전기적으로 접속되어 있는 제3 컨택트 플러그와, 복수의 상기 제1 바이어 중, 상기 제3 컨택트 플러그와 복수의 상기 제2 배선 중 소정의 제2 배선 제2 부를 전기적으로 접속하는 제1 바이어 제2 부는, 상기 제1 바이어 제2 부가 상기 제3 컨택트 플러그에 직접 접하는 형태로 전기적으로 접속되고,
    복수의 상기 컨택트 플러그 중, 상기 드라이브 트랜지스터에 있어서 상기 접지 배선에 접속되는 측에 위치하는 제4 컨택트 플러그와, 복수의 상기 제1 바이어 중, 상기 제4 컨택트 플러그와 복수의 상기 제2 배선 중 소정의 제2 배선 제3 부를 전기적으로 접속하는 제1 바이어 제3 부는, 상기 제1 바이어 제3 부가 상기 제4 컨택트 플러그에 직접 접하는 형태로 전기적으로 접속된 반도체 장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    소정의 유전율을 가지고, 복수의 상기 제1 배선의 패턴에 대응한 배선홈이 형성된 층간 절연막을 구비하고,
    복수의 상기 제1 배선은, 상기 배선홈에 형성된 동배선인 반도체 장치.
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