KR100526884B1 - 듀얼 포트 에스램의 레이아웃 구조 및 그에 따른 형성방법 - Google Patents

듀얼 포트 에스램의 레이아웃 구조 및 그에 따른 형성방법 Download PDF

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Abstract

본 발명은 리드 비트라인과 상보 리드 비트라인이 인접배치되고, 라이트 비트라인과 상보 라이트 비트라인이 인접배치되도록 레이아웃을 형성하여, 리드 및 라이트 동작시 발생되는 크로스 토크(Cross Talk) 현상을 방지하는 듀얼 포트 에스램의 레이아웃 구조 및 그에 따른 방법에 관한 것이다. 본 발명에 따른 듀얼 포트 에스램의 레이아웃 구조는 듀얼 포트 에스램 셀의 Y방향을 따라 리드 비트라인과 상보 리드 비트라인이 인접배치되고, 상기 듀얼 포트 에스램 셀에 연결된 리드 비트라인 페어; 상기 리드 비트라인 페어와 서로 나란히 배치되고, 라이트 비트라인과 상보 라이트 비트라인이 인접배치되며, 상기 듀얼 포트 에스램 셀에 연결된 라이트 비트라인 페어; 상기 리드 비트라인 페어와 상기 라이트 비트라인 페어간을 쉴딩하기 위해 상기 리드 비트라인 페어와 라이트 비트라인 페어 사이에 배치되는 전원라인; 및 상기 듀얼 포트 에스램 셀에 적어도 하나 이상의 웰 바이어스를 삽입하기 위하여 상기 듀얼 포트 에스램 셀의 웰 영역과 상기 전원라인이 교차되는 부분에 배치되는 콘택들을 구비함을 특징으로 한다.

Description

듀얼 포트 에스램의 레이아웃 구조 및 그에 따른 형성방법{Layout structure of dual port sram and method therefore}
본 발명은 반도체 소자의 레이아웃(layout)에 관한 것으로서, 더 상세하게는 포트를 이중으로 구현하여 리드 및 라이트 동작이 듀얼모드(dual mode)로 가능한 듀얼 포트 에스램의 레이아웃에 관한 것이다.
반도체 소자에 관한 기술은 반도체 사용자들의 적극적인 요구와 반도체 생산업자들의 끊임없는 노력으로 인하여 전세계적으로 눈부신 성장을 거듭하고, 계속적인 발전을 이루고 있다. 또한, 반도체 생산업자들은 여기에 만족하지 않고 반도체 소자들이 더욱 미세화, 고집적화 및 대용량화되기 위하여 노력하는 한편, 보다 안정적이고 원활한 동작이 수행되면서 더욱 고속화되도록 연구개발에 박차를 가하고 있다. 이러한 반도체 생산업자들의 노력은 미세 공정 기술, 초소형 소자 기술 및 회로 설계 기술의 진전을 가져와 디램(DRAM: Dynamic Random Access Memory)이나 에스램(SRAM: Static Random Access Memory)과 같은 반도체 메모리 셀들의 기술에서 두드러진 성과들이 나타나고 있다.
특히 에스램 분야에 있어서, 기존의 단일 포트 에스램(single port sram)과 비교하여 고속도의 리드 및 라이트 동작 수행이 가능한 듀얼 포트 에스램(dual port sram)이 개발되었다. 통상의 단일 포트 에스램은 하나의 단위 메모리 셀이 6개의 트랜지스터, 즉 2개의 부하 트랜지스터, 2개의 구동 트랜지스터 및 2개의 액티브 트랜지스터로 구성되어 리드 및 라이트 동작을 순차적으로 수행할 수 있는 반면, 듀얼 포트 에스램은 통상의 단일 포트 에스램에 2개의 액티브 트랜지스터를 추가하여 리드 및 라이트 동작을 듀얼모드로 수행할 수 있도록 구성되어 초고속을 요구하는 메모리 장치에 사용되고 있다. 다만, 듀얼 포트 에스램은 리드 및 라이트 동작이 동시에 수행되는 관계로 리드 및 라이트 동작 수행시 리드 및 라이트 동작이 서로 간섭을 받아 반도체 메모리 셀의 특성저하를 일으키는 문제점이 발생된다.
이하에서는 종래의 기술에 따른 듀얼 포트 에스램의 레이아웃 구조가 상술한 문제점을 중심으로 설명된다.
도 1은 종래의 기술에 따른 듀얼 포트 에스램 셀의 회로구성을 나타내고 있는 도면으로서, 이를 참조하여 구체적으로 살펴보면 다음과 같다.
도 1을 참조하면, 단위 듀얼 포트 에스램 셀에 2개의 부하 트랜지스터(load transistor: TL1,TL2), 2개의 구동 트랜지스터(drive transistor: TD1,TD2) 및 4개의 액티브 트랜지스터(active transistor: TA1,TA2,TA3,TA4)들이 연결되어 구성된 모습이 보여진다. 상기 제1 및 제2 부하 트랜지스터(TL1,TL2)와 상기 제1 및 제2 구동 트랜지스터(TD1,TD2)는 서로 각각 연결되어 2개의 인버터를 구성하고, 상기 2개의 인버터가 크로스 커플된(cross coupled) 래치(10) 형태로 데이터를 저장한다. 상기 제1 액티브 트랜지스터(TA1)는 리드 비트라인(BLR)과 연결되고, 상기 제3 액티브 트랜지스터(TA3)는 상기 리드 비트라인(BLR)과 인접배치된 라이트 비트라인(BLW)과 연결된다. 또한, 상기 제2 액티브 트랜지스터(TA2)는 상보 리드 비트라인(BL_R)과 연결되고, 상기 제4 액티브 트랜지스터(TA4)는 상기 상보 리드 비트라인(BL_R)과 인접배치된 상보 라이트 비트라인(BL_W)과 연결된다. 또한, 리드 워드라인(WLR)은 리드 비트라인(BLR)과 연결되는 제1 액티브 트랜지스터(TA1), 및 상보 리드 비트라인(BL_R)과 연결되는 제2 액티브 트랜지스터(TA2)와 공유되며, 라이트 워드라인(WLW)은 라이트 비트라인(BLW)과 연결되는 제3 액티브 트랜지스터(TA3), 및 상보 라이트 비트라인(BL_W)과 연결되는 제4 액티브 트랜지스터(TA4)에 공유된다.
도 2는 종래의 기술에 따른 듀얼 포트 에스램 셀의 레이아웃 구조를 나타내는 평면도로서, 리드 비트라인(BLR)과 라이트 비트라인(BLW)이 인접배치되어 비트라인 페어(20)가 구성되고, 상보 리드 비트라인(BL_R)과 상보 라이트 비트라인(BL_W)이 인접배치되어 상보 비트라인 페어(22)가 구성된 모습이 보여진다.
상기와 같이 구성된 듀얼 포트 에스램은 리드 및 라이트 동작을 독립적으로 수행하면서 데이터를 동시에 쓰거나 읽을 수 있으므로 그에 관련된 동작이 간단히 아래에 설명된다.
먼저 리드 동작을 살펴보면, 외부로부터 리드 어드레스 신호(read address signal)를 입력받아 이를 디코딩(decoding)하고, 그 디코딩 결과에 따라 리드 동작을 위한 워드라인 신호가 논리 'H'로 인에이블(enable)되면, 제1 및 제2 액티브 트랜지스터(TA1,TA2)가 턴-온(turn-on)되어 래치(10)에 저장되어 있던 데이터가 비트라인 및 상보 비트라인으로 읽혀진다. 마찬가지로 라이트 동작시에는 외부로부터 라이트 어드레스 신호(write address signal)를 입력받아 이를 디코딩하고, 그 디코딩 결과에 따라 라이트 동작을 위한 워드라인 신호가 논리 'H'로 인에이블되면 제3 및 제4 액티브 트랜지스터(TA3,TA4)가 턴-온되어 비트라인 및 상보 비트라인에 실려온 데이터가 래치에 저장된다.
이와 같이 종래의 기술에 의하면, 리드 비트라인과 라이트 비트라인이 인접배치되고, 상보 리드 비트라인과 상보 라이트 비트라인이 인접배치된 구조로 비트라인이 형성되어 리드 및 라이트 동작을 수행하는 경우, 리드 동작시 라이트 동작에 영향을 받고, 라이트 동작시 리드 동작에 영향을 받는 크로스 토크(cross talk) 현상이 발생하여 듀얼 포트 에스램 셀의 특성저하를 발생시킨다. 특히, 리드 비트라인과 인접하게 라이트 비트라인이 배치되고 상보 리드 비트라인과 인접하게 상보 라이트 비트라인이 배치된 경우에는 라이트 동작의 영향에 의하여 리드 비트라인과의 크로스 토크 현상이 더욱 빈번하게 발생되는 문제가 있다.
또한, 듀얼 포트 에스램 셀을 구성하는 트랜지스터들 및 각 활성영역들이 동일한 방향으로 배치되어 있지 않을 뿐만 아니라 이격배치되어 있는 구조를 가짐에 의하여 각 상호연결을 위한 별도의 국부 상호연결배선들이 필요하게 된다. 또한, 워드라인들 역시 별개로 구성되어 있어 게이트라인과 워드라인간의 상호연결 및 각각의 셀들과 워드라인들을 상호연결하는 별도의 국부 상호연결배선들이 필요하게 된다. 따라서, 상기 셀 노드(cell node)들을 상호연결하는 국부 상호연결배선이 늘어남에 기인하여 배선공정이 증가함과 동시에 콘택수가 늘어나고, 늘어나는 콘택수에 따라 레이아웃의 면적이 증가하는 문제가 발생한다. 특히 메모리 셀의 디자인 룰이 계속 축소되는 추세에 있어서 콘택수의 증가는 메모리 셀의 특성향상에 주요한 걸림돌이 되고 있다.
따라서, 본 발명의 목적은 종래의 문제점을 해결할 수 있는 듀얼 포트 에스램의 레이아웃 구조 및 그에 따른 형성방법을 제공함에 있다.
본 발명의 다른 목적은 리드 비트라인 페어와 라이트 비트라인 페어를 쉴딩(shielding)하기 위해 리드 비트라인 페어와 라이트 비트라인 페어 사이에 전원라인들을 배치하여 동작속도를 향상시키고 안정적으로 동작을 수행할 수 있는 듀얼 포트 에스램의 레이아웃 구조 및 그에 따른 형성방법을 제공함에 있다.
삭제
본 발명의 또 다른 목적은 반도체 기판의 웰 영역에 웰 바이어스를 삽입하여 웰 저항을 낮춤에 의해 래치업(latch-up) 현상을 방지할 수 있는 듀얼 포트 에스램의 레이아웃 구조 및 그에 따른 형성방법을 제공함에 있다.
본 발명의 또 다른 목적은 리드 및 라이트 워드라인을 각각 하나의 동일라인으로 배치하여 별도의 국부 상호연결배선없이 각 듀얼 포트 에스램 셀들의 워드라인 및 게이트라인들을 상호연결할 수 있는 듀얼 포트 에스램의 레이아웃 구조 및 그에 따른 형성방법을 제공함에 있다.
본 발명의 또 다른 목적은 듀얼 포트 에스램 셀을 구성하는 트랜지스터들 및 각 활성영역들을 동일방향으로 배치하여 하나의 메탈층으로 각 활성영역 및 게이트라인들을 상호연결을 할 수 있는 듀얼 포트 에스램의 레이아웃 구조 및 그에 따른 형성방법을 제공함에 있다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 듀얼 포트 에스램의 레이아웃 구조는: 듀얼 포트 에스램 셀의 Y방향을 따라 리드 비트라인과 상보 리드 비트라인이 인접배치되고, 상기 듀얼 포트 에스램 셀에 연결된 리드 비트라인 페어; 상기 리드 비트라인 페어와 서로 나란히 배치되고, 라이트 비트라인과 상보 라이트 비트라인이 인접배치되며, 상기 듀얼 포트 에스램 셀에 연결된 라이트 비트라인 페어; 상기 리드 비트라인 페어와 상기 라이트 비트라인 페어간을 쉴딩하기 위해 상기 리드 비트라인 페어와 라이트 비트라인 페어 사이에 배치되는 전원라인; 및 상기 듀얼 포트 에스램 셀에 적어도 하나 이상의 웰 바이어스를 삽입하기 위하여 상기 듀얼 포트 에스램 셀의 웰 영역과 상기 전원라인이 교차되는 부분에 배치되는 콘택들을 구비함을 특징으로 한다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 듀얼 포트 에스램의 레이아웃 구조는: 듀얼 포트 에스램 셀들의 Y방향을 따라 서로 나란히 배치되고, 상기 복수의 듀얼 포트 에스램 셀 각각에 연결되는 리드 비트라인 페어들; 상기 Y방향을 따라 서로 나란히 배치되고, 상기 복수의 듀얼 포트 에스램 셀 각각에 연결되는 라이트 비트라인 페어들; 상기 리드 비트라인 페어와 라이트 비트라인 페어간을 쉴딩하기 위해 상기 리드 비트라인 페어와 상기 라이트 비트라인 페어 사이에 배치된 전원라인들; 및 상기 전원라인들에 단위 셀마다 적어도 하나 이상의 웰 바이어스를 삽입하기 위해 상기 듀얼 포트 에스램 셀의 웰 영역과 상기 전원라인들이 교차되는 부분에 각각 배치되는 콘택들을 구비함을 특징으로 한다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 듀얼 포트 에스램의 레이아웃 구조는: 복수의 듀얼 포트 에스램 셀 각각에 연결된 리드 비트라인 페어들 및 라이트 비트라인 페어들과, 상기 리드 비트라인 페어 및 라이트 비트라인 페어 사이에 상기 리드 비트라인 페어 및 라이트 비트라인 페어와 평행하게 배치된 전원라인들; 상기 리드 및 라이트 비트라인 페어들과 상기 전원라인들의 하부에 배치되어 상기 복수의 듀얼 포트 에스램 셀 각각에 연결되고, 상기 비트라인 페어들과는 수직되며, 각각 동일한 하나의 라인으로 형성된 리드 워드라인들 및 라이트 워드라인들; 및 상기 리드 및 라이트 워드라인의 하부에 게이트들, 드레인 및 소오스 영역들을 가지고, 상기 리드 및 라이트 비트라인 페어들과는 평행하게 형성된 트랜지스터들의 활성영역을 구비함을 특징으로 한다.
삭제
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 듀얼 포트 에스램의 레이아웃 형성방법은: 듀얼 포트 에스램 셀의 Y방향을 따라 리드 비트라인과 상보 리드 비트라인을 인접배치하여 리드 비트라인 페어를 형성하고, 상기 듀얼 포트 에스램 셀에 각각 연결하는 단계; 라이트 비트라인과 상보 라이트 비트라인을 인접배치하여 상기 리드 비트라인 페어와 서로 평행하게 라이트 비트라인 페어를 형성하고, 상기 듀얼 포트 에스램 셀에 각각 연결하는 단계; 상기 리드 비트라인 페어와 라이트 비트라인 페어간을 쉴딩하기 위해 상기 리드 비트라인 페어와 라이트 비트라인 페어 사이에 배치되는 전원라인들을 형성하는 단계; 및 상기 전원라인에 단위 셀마다 적어도 하나 이상의 웰 바이어스를 삽입하기 위한 콘택들을 형성하는 단계를 구비함을 특징으로 한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.
도 3은 본 발명에 따른 듀얼 포트 에스램 셀의 회로구성을 나타내고 있는 도면으로서, 이를 참조하여 구체적으로 살펴보면 다음과 같다.
도 3을 참조하면, 단위 듀얼 포트 에스램 셀에 2개의 부하 트랜지스터(load transistor: TL1,TL2), 2개의 구동 트랜지스터(drive transistor: TD1,TD2) 및 4개의 액티브 트랜지스터(active transistor: TA1,TA2,TA3,TA4)들이 연결되어 구성된 모습이 보여진다. 또한, 상기 2개의 부하 트랜지스터(TL1,TL2)는 PMOS 트랜지스터로 구성되며, 상기 2개의 구동 트랜지스터(TD1,TD2) 및 4개의 액티브 트랜지스터(TA1,TA2,TA3,TA4)는 NMOS 트랜지스터로 구성된다.
상기 제1 및 제2 부하 트랜지스터(TL1,TL2)와 상기 제1 및 제2 구동 트랜지스터(TD1,TD2)는 서로 각각 연결되어 2개의 인버터를 구성하고, 상기 2개의 인버터가 크로스 커플된(cross coupled) 래치(latch: 30) 형태로 데이터를 저장한다. 상기 제1 액티브 트랜지스터(TA1)는 리드 비트라인(BLR)과 연결되고, 상기 제2 액티브 트랜지스터(TA2)는 상기 리드 비트라인(BLR)과 인접배치된 상보 리드 비트라인(BL_R)과 연결되어 리드 동작을 위한 워드라인 신호에 응답하여 래치(30)에 저장된 데이터를 읽는 액세스(access) 동작을 수행한다. 또한, 상기 제3 액티브 트랜지스터(TA3)는 라이트 비트라인(BLW)과 연결되고, 상기 제4 액티브 트랜지스터(TA4)는 상기 라이트 비트라인(BLW)과 인접배치된 상보 라이트 비트라인(BL_W)과 연결되어 라이트 동작을 위한 워드라인 신호에 응답하여 라이트 비트라인에 실린 데이터를 래치(30)에 쓰는 액세스 동작을 수행한다. 또한, 리드 워드라인(WLR)은 리드 비트라인(BLR)과 연결되는 제1 액티브 트랜지스터(TA1), 및 상보 리드 비트라인(BL_R)과 연결되는 제2 액티브 트랜지스터(TA2)와 공유되며, 라이트 워드라인(WLW)은 라이트 비트라인(BLW)과 연결되는 제3 액티브 트랜지스터(TA3), 및 상보 라이트 비트라인(BL_W)과 연결되는 제4 액티브 트랜지스터(TA4)와 공유된다.
도 3의 회로구성에서 보여지는 바와 같이, 리드 비트라인(BLR)과 상보 리드 비트라인(BL_R)이 인접배치되어 리드 비트라인 페어(32)가 구성되고, 라이트 비트라인(BLW)과 상보 라이트 비트라인(BL_W)이 인접배치되어 라이트 비트라인 페어(34)가 구성된 모습이 보여진다.
도 4는 후술되는 본 발명의 실시예에 한정적용되는 레이아웃의 범례도로서, 도 5 내지 도 13에 한정적용되는 레이아웃의 범례를 나타낸다. 본 발명의 실시예에 따른 듀얼 포트 에스램의 레이아웃도에서는 활성영역(110), 게이트라인(120), 제1 메탈라인(130), 제2 메탈라인(140) 및 제3 메탈라인(150)이 구분되어 도시된다. 또한, 상기 활성영역 또는 각 라인들이 연결되는 제1 콘택(160), 제2 콘택(170) 및 제3 콘택(180)이 구분되어 도시된다.
도 5는 후술하는 본 발명의 실시예에 적용되는 간략한 레이아웃의 계층구조를 나타낸 도면으로서, 이를 참조하여 간략히 살펴보면 다음과 같다.
도 5에서 보여지는 바와 같이, 상기 레이아웃의 계층구조는 리드 및 라이트 비트라인들과 전원라인들이 동일한 제3 메탈층(M1)으로 배치되고, 상기 제3 메탈층(M1) 하부에는 리드 및 라이트 워드라인들이 동일한 제2 메탈층(M0P)으로 배치되며, 상기 제2 메탈층(M0P) 하부에는 제1 메탈층(M0)이 배치된다. 이어서 제1 메탈층(M0) 하부에 듀얼 포트 에스램 셀을 구성하는 트랜지스터들의 활성영역(ACT) 및 게이트라인들(도면 미도시)이 배치된다. 또한, 상기 제3 메탈층(M1)과 제2 메탈층(M0P)이 연결되는 제3 콘택(MC)이 배치되고, 상기 제2 메탈층(M0P)과 제1 메탈층(M0)이 연결되는 제2 콘택(WCP)이 배치되며, 상기 제1 메탈층(M0)과 활성영역(ACT)이 연결되는 제1 콘택(WC,AC)이 배치된 모습이 보여진다. 그밖에 각 계층의 공정시에 필수적으로 들어가는 산화막 및 절연막 등은 상기 도 5에서는 생략한 계층구조가 보여진다.
또한, 상기 제1 콘택은 상기 제1 메탈층(M0)과 활성영역(ACT)의 원활한 연결을 위해 이중콘택(WC,AC)으로 배치되었으나 단일콘택(WC)으로 형성될 수도 있으며, 도면에는 도시하지 않았지만 상기 제1 메탈층(M0)과 활성영역(ACT) 사이에 별도의 배선층을 형성한 후에 연결콘택(WC,AC)을 사용하여 배치될 수 있다.
도 6 내지 도 9는 본 발명의 제1 실시예를 따른 단위 듀얼 포트 에스램 셀을 구성하는 트랜지스터들의 활성영역들, 게이트라인들 및 메탈라인들의 배치구조를 계층별로 순차적으로 나타내는 평면도이다. 또한, 도 10은 본 발명의 제1 실시예를 따른 단위 듀얼 포트 에스램 셀의 레이아웃 구조를 나타내는 평면도로서, 복수의 듀얼 포트 에스램 셀의 레이아웃 구조의 일부를 나타내고 있다.
본 발명에 따른 듀얼 포트 에스램의 레이아웃 구조의 핵심은 리드 비트라인과 상보 리드 비트라인이 인접배치되어 리드 비트라인 페어를 구성하고, 라이트 비트라인과 상보 라이트 비트라인이 인접배치되어 라이트 비트라인 페어를 구성하며, 상기 리드 및 라이트 비트라인 페어들이 듀얼 포트 에스램 셀의 Y방향을 따라 서로 나란히 배치되도록 듀얼 포트 에스램 셀들의 레이아웃 구조를 형성함에 있다. 또한, 상기 리드 비트라인 페어와 라이트 비트라인 페어간을 쉴딩하기 위해 상기 리드 비트라인 페어와 라이트 비트라인 페어 사이에 전원라인들이 더 배치되도록 레이아웃 구조를 형성함에 있다.
먼저 도 6은 본 발명의 제1 실시예에 따른 단위 듀얼 포트 에스램 셀을 구성하는 2개의 부하 트랜지스터(TL1,TL2), 2개의 구동 트랜지스터(TD1,TD2) 및 4개의 액티브 트랜지스터(TA1,TA2,TA3,TA4)들과 각 트랜지스터들의 활성영역들 및 게이트라인들의 레이아웃 구조를 나타내고 있다.
도 6에서 보여지는 바와 같이, 상기 트랜지스터들을 형성하기 위한 활성영역들이 듀얼 포트 에스램 셀의 Y방향과 동일방향으로 서로 나란히 이격배치된다. 상기 제1 및 제2 부하 트랜지스터(TL1,TL2)의 소오스영역은 공통 소오스영역(110)으로 구성되고, 제1 구동 트랜지스터(TD1)의 드레인영역과 제1 액티브 트랜지스터(TA1)의 드레인영역은 공통 드레인영역(112a)으로 구성되며, 제2 구동 트랜지스터(TD2)의 드레인영역과 제4 액티브 트랜지스터(TA4)의 드레인영역은 공통 드레인영역(114a)으로 구성된다. 본 발명의 제1 실시예가 명확히 설명되기 위하여 도 5에 도시되지는 않았지만, PMOS 트랜지스터로 구성된 제1 및 제2 부하 트랜지스터(TL1,TL2)와 그 활성영역들의 하부에는 N웰 영역이 형성되고, NMOS 트랜지스터로 구성된 2개의 구동 트랜지스터(TD1,TD2) 및 4개의 액티브 트랜지스터(TA1,TA2,TA3,TA4)와 그 활성영역들의 하부에는 P웰 영역이 형성됨은 본 발명의 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이다.
상기 제1 부하 트랜지스터(TL1)와 제1 구동 트랜지스터(TD1)의 공통 게이트라인(116)은 'ㅜ'형으로 배치되고, 상기 제2 부하 트랜지스터(TL2)와 제2 구동 트랜지스터(TD2)의 공통 게이트라인(117)은 상기 'ㅜ'형의 공통 게이트라인(116)과 이격되어 'ㅗ'형으로 배치된다. 또한, 제1 및 제2 액티브 트랜지스터(TA1,TA2)의 공통 게이트라인(118)은 'ㄷ'형으로 배치되고, 제3 및 제4 액티브 트랜지스터(TA3,TA4)의 공통 게이트라인(119)은 상기 'ㄷ'형의 공통 게이트라인과 X방향으로 평행하게 이격되어 형으로 배치된다.
상기 도 6의 결과물로서, 상기 트랜지스터들과 활성영역들의 방향이 모두 듀얼 포트 에스램 셀의 Y방향과는 동일방향으로 배치되고, 제1 구동 및 제1 액티브 트랜지스터(TD1,TA1)의 공통 드레인영역(112a), 제1 부하 트랜지스터(TL1)의 드레인 영역(112b), 및 제3 액티브 트랜지스터(TA3)의 드레인영역(112c)이 X방향으로 나란히 일직선상에 이격배치되며, 제2 구동 및 제4 액티브 트랜지스터(TD2,TA4)의 공통 드레인영역(114a), 제2 부하 트랜지스터(TL2)의 드레인 영역(114b), 및 제2 액티브 트랜지스터(TA2)의 드레인영역(114c)이 X방향으로 나란히 일직선상에 배치된 모습이 보여진다.
도 7은 본 발명의 제1 실시예에 따른 단위 듀얼 포트 에스램 셀을 구성하는 제1 메탈라인 및 제1 콘택들의 레이아웃 구조를 나타내고 있다.
도 7에서 보여지는 바와 같이, 상기 제1 메탈라인들은 상기 트랜지스터들의 활성영역들 및 게이트라인들의 상부에 동일한 메탈층(M0)으로 형성되고, 상기 제1 콘택들은 상기 활성영역들 또는 게이트라인들을 제1 메탈라인과 연결되도록 배치된다. 상기 제1 메탈라인 중 하나(120)에는 제1 액티브 및 제1 구동 트랜지스터의 공통 드레인영역(112a)과 연결되는 콘택(160a)이 형성되고, 제1 부하 트랜지스터의 드레인영역(112b)과 연결되는 콘택(160b)이 형성되며, 제3 액티브 트랜지스터의 드레인영역(112c)과 연결되는 콘택(160c)과, 제2 부하 및 제2 구동 트랜지스터의 공통 게이트라인(117)과 연결되는 콘택(160d)이 형성된다.
또한, 상기 제1 메탈라인 중 다른 하나(122)에는 제4 액티브 및 제2 구동 트랜지스터의 공통 드레인영역(114a)과 연결되는 콘택(162a)이 형성되고, 제2 부하 트랜지스터의 드레인영역(114b)과 연결되는 콘택(162b)이 형성되며, 제2 액티브 트랜지스터의 드레인영역(114c)과 연결되는 콘택(162c)과, 제1 부하 및 제1 구동 트랜지스터의 공통 게이트라인(116)과 연결되는 콘택(162d)이 형성된다. 또한, 제1 메탈라인 중 또 다른 하나(124)에는 상기 제1 및 제2 부하 트랜지스터의 공통 소오스영역(110)과 연결되는 콘택(164)이 형성되고, 또 다른 메탈라인(126,128)에는 제1 및 제2 구동 트랜지스터의 소오스영역과 각각 연결되는 콘택들(166,168)이 형성된다.
도 8은 본 발명의 제1 실시예에 따른 단위 듀얼 포트 에스램 셀을 구성하는 워드라인들의 레이아웃 구조를 나타내고 있다.
도 8에서 보여지는 바와 같이, 상기 워드라인은 리드 및 라이트 워드라인(WLR,WLW)의 워드라인 페어(130)로 구성되며, 상기 활성영역들의 방향과 수직방향으로 나란히 배치된다. 또한, 상기 리드 및 라이트 워드라인(WLR,WLW)은 상기 제1 메탈층(M0)의 상부에 배치되어 동일한 메탈층(M0P)으로 형성되고, 리드 및 라이트 워드라인 각각은 하나의 동일라인으로 배치된다. 또한, 상기 리드 워드라인(WLR)에는 리드 동작을 수행하는 제1 및 제2 액티브 트랜지스터(TA1,TA2)의 공통 게이트라인(118)과 연결되는 콘택(172)이 형성되고, 상기 라이트 워드라인(WLW)에는 라이트 동작을 수행하는 제3 및 제4 액티브 트랜지스터(TA3,TA4)의 공통 게이트라인(119)과 연결되는 콘택(170)이 형성된다. 그리고, 상기 제1 및 제2 부하 트랜지스터(TL1,TL2)의 공통 소오스영역(110)과 연결되는 콘택(174)이 형성된다.
다음으로 도 9는 본 발명의 제1 실시예에 따른 하나의 듀얼 포트 에스램 셀을 구성하는 비트라인 페어들 및 전원라인들의 레이아웃 구조를 나타내고 있다.
도 9에서 보여지는 바와 같이, 리드 비트라인(BLR)과 상보 리드 비트라인(BL_R)이 인접배치되어 리드 비트라인 페어(140)가 구성되고, 라이트 비트라인(BLW)과 상보 라이트 비트라인(BL_W)이 인접배치되어 라이트 비트라인 페어(142)가 구성되며, 상기 리드 및 라이트 비트라인 페어들(140,142)이 상기 활성영역들과 수평방향으로 서로 나란히 배치된다. 또한, 상기 리드 비트라인 페어(140)와 라이트 비트라인 페어(142)간을 쉴딩(shielding)하기 위해 상기 리드 비트라인 페어와 라이트 비트라인 페어 사이에 전원라인들이 상기 비트라인 페어들(140,142)과 나란히 배치되며, 상기 전원라인들은 VDD라인 또는 VSS라인이 교대로 배치된다. 또한, 상기 비트라인 페어들(140,142) 및 전원라인들(VDD,VSS)은 상기 워드라인 페어(130)의 상부에 동일한 메탈층(M1)으로 형성되고, 비트라인 페어들 및 전원라인들 각각은 하나의 동일라인으로 배치된다.
또한, 상기 VDD라인에는 상기 듀얼 포트 에스램 셀에 적어도 하나 이상의 N웰 바이어스를 삽입하기 위한 콘택(180b,180c)이 형성되며, 상기 제1 및 제2 부하 트랜지스터(TL1,TL2)의 공통 소오스영역(110)과 연결되는 콘택(180a)이 형성된다. 또한, 상기 VSS라인에는 상기 듀얼 포트 에스램 셀에 적어도 하나 이상의 P웰 바이어스를 삽입하기 위한 콘택(181a,182a)이 형성되며, 상기 제1 또는 제2 구동 트랜지스터(TD1,TD2)의 소오스영역들과 연결되는 콘택(181b,182b)이 형성된다.
그리고, 상기 리드 비트라인(BLR)에는 제1 액티브 트랜지스터(TA1)의 소오스영역과 연결되는 콘택(183)이 형성되고, 상기 상보 리드 비트라인(BL_R)에는 제2 액티브 트랜지스터(TA2)의 소오스영역과 연결되는 콘택(184)이 형성된다. 또한, 상기 라이트 비트라인(BLW)에는 제3 액티브 트랜지스터(TA3)의 소오스영역과 연결되는 콘택(185)이 형성되고, 상기 상보 라이트 비트라인(BL_W)에는 제4 액티브 트랜지스터(TA4)의 소오스영역과 연결되는 콘택(186)이 형성된다.
도 9의 결과물로서 리드 비트라인은 상보 리드 비트라인과 인접되고, 라이트 비트라인은 상보 라이트 비트라인과 인접되며, 상기 리드 비트라인 페어와 상기 라이트 비트라인 페어 사이에는 전원라인들이 동일한 메탈층에 배치된 레이아웃 구조가 보여진다. 또한, 단위 셀에 적어도 하나 이상의 웰 바이어스를 삽입하기 위한 콘택이 형성된 모습이 보여진다.
도 10는 상기 도 6 내지 도 9에서 계층별로 순차적으로 나타낸 레이아웃들을 단위 듀얼 포트 에스램 셀의 레이아웃 구조로 나타낸 평면도로서, 복수의 듀얼 포트 에스램 셀의 레이아웃 구조의 일부를 나타내고 있다. 상기 도 10에서는 본 발명의 제1 실시예를 명확히 표현하기 위하여 참조부호들이 생략되어 도시되며, 아래에 설명된 참조부호들은 상기 도 6 내지 도 9의 참조부호임을 밝혀둔다.
이를 구체적으로 살펴보면 먼저, 상기 제1 및 제2 부하 트랜지스터(TL1,TL2)의 소오스영역은 공통 소오스영역(110)으로 배치되며, 제1 구동 트랜지스터(TD1)의 드레인영역과 제1 액티브 트랜지스터(TA1)의 드레인영역은 공통 드레인영역(112a)으로 배치되며, 제2 구동 트랜지스터(TD2)의 드레인영역과 제4 액티브 트랜지스터(TA4)의 드레인영역은 공통 드레인영역(114a)으로 배치된다.
이어서, 상기 제1 액티브 및 제1 구동 트랜지스터의 공통 드레인영역(112a)과 연결되는 콘택(160a), 제1 부하 트랜지스터의 드레인영역(112b)과 연결되는 콘택(160b), 제3 액티브 트랜지스터의 드레인영역(112c)과 연결되는 콘택(160c), 제2 부하 및 제2 구동 트랜지스터의 공통 게이트라인(117)과 연결되는 콘택(160d)이 공통연결되는 하나의 제1 메탈라인(120)이 배치되고, 상기 제4 액티브 및 제2 구동 트랜지스터의 공통 드레인영역(114a)과 연결되는 콘택(162a), 제2 부하 트랜지스터의 드레인영역(114b)과 연결되는 콘택(162b), 제2 액티브 트랜지스터의 드레인영역(114c)과 연결되는 콘택(162c), 제1 부하 및 제1 구동 트랜지스터의 공통 게이트라인(116)과 연결되는 콘택(162d)이 공통연결되는 다른 제1 메탈라인(122)이 배치된다. 또한, 제1 또는 제2 구동 트랜지스터의 소오스영역과 VSS라인이 콘택들로 연결되는 또 다른 메탈라인들(126,128)이 배치되고, 상기 제1 및 제2 부하 트랜지스터의 공통 소오스영역(110)과 연결되는 콘택(164)이 배치된다. 상기 제1 메탈라인은 상기 트랜지스터들의 활성영역들 및 게이트라인들의 상부에 배치되어 동일한 메탈층(M0)에 배치된다.
다음으로, 상기 제1 메탈라인들의 상부에 상기 듀얼 포트 에스램 셀의 X방향으로 리드 및 라이트 워드라인(WLR,WLW)이 나란히 배치된다. 상기 리드 및 라이트 워드라인(WLR,WLW)은 동일한 메탈층(M0P)으로 형성되고, 리드 및 라이트 워드라인 각각은 하나의 동일라인으로 배치된다. 또한, 상기 리드 워드라인(WLR)에는 리드 동작을 수행하는 제1 및 제2 액티브 트랜지스터의 공통 게이트라인(118)과 연결되는 콘택(172)이 배치되고, 상기 라이트 워드라인(WLW)에는 라이트 동작을 수행하는 제3 및 제4 액티브 트랜지스터의 공통 게이트라인(119)과 연결되는 콘택(170)이 배치되며, 상기 제1 및 제2 부하 트랜지스터의 공통 소오스영역(110)과 연결되는 콘택(174)이 배치된다.
이어서, 상기 리드 및 라이트 워드라인(WLR,WLW)의 상부에 리드 비트라인(BLR)과 상보 리드 비트라인(BL_R)이 인접된 리드 비트라인 페어(140)가 배치되고, 라이트 비트라인(BLW)과 상보 라이트 비트라인(BL_W)이 인접된 라이트 비트라인 페어(142)가 배치되며, 상기 리드 및 라이트 비트라인 페어들(140,142)이 듀얼 포트 에스램 셀의 Y방향을 따라 서로 나란히 배치된다. 또한, 상기 리드 비트라인 페어(140)와 라이트 비트라인 페어(142)간을 쉴딩하기 위해 상기 리드 비트라인 페어와 라이트 비트라인 페어 사이에 전원라인들(VDD,VSS)이 상기 비트라인 페어들과 나란히 배치되며, 상기 전원라인들은 VDD라인 또는 VSS라인이 교대로 배치된다.
또한, 상기 비트라인 페어들(140,142) 및 전원라인들(VDD,VSS)은 상기 워드라인 페어의 상부에 배치되어 동일한 메탈층(M1)으로 형성되고, 비트라인 페어들 및 전원라인들 각각은 하나의 동일라인으로 배치된다. 또한, 상기 리드 비트라인(BLR)에는 제1 액티브 트랜지스터(TA1)의 소오스영역과 연결되는 콘택(183)이 배치되고, 상기 상보 리드 비트라인(BL_R)에는 제2 액티브 트랜지스터(TA2)의 소오스영역과 연결되는 콘택(184)이 배치된다. 또한, 상기 라이트 비트라인(BLW)에는 제3 액티브 트랜지스터(TA3)의 소오스영역과 연결되는 콘택(185)이 배치되고, 상기 상보 라이트 비트라인(BL_W)에는 제4 액티브 트랜지스터(TA4)의 소오스영역과 연결되는 콘택(186)이 배치된다. 다음으로, 상기 전원라인(VDD,VSS)에는 상기 듀얼 포트 에스램 셀에 적어도 하나 이상의 웰 바이어스를 삽입하기 위한 콘택들이 배치되며, 상기 제1 및 제2 부하 트랜지스터의 공통 소오스영역(110)과 연결되는 콘택(180a)이 배치됨으로써 비로소 도 10과 같은 결과물이 얻어진다.
종래의 기술에 의하면, 듀얼 포트 에스램 셀을 구성하는 트랜지스터들 및 각 활성영역들이 서로 다른 방향으로 배치되고, 이격배치되는 구조를 가짐에 의하여 각 상호연결을 위한 별도의 국부 상호연결배선들이 필요하게 된다. 또한, 워드라인들 역시 별개로 구성되어 있어 게이트라인과 워드라인간의 상호연결 및 워드라인을 각 셀들에 상호연결하는 별도의 국부 상호연결배선들이 필요하게 된다. 따라서, 상기 셀 노드(cell node)들을 상호연결하는 국부 상호연결배선이 늘어남에 기인하여 배선공정이 증가함과 동시에 콘택수가 늘어나고, 늘어나는 콘택수에 따라 레이아웃의 면적이 증가하는 문제가 발생한다. 특히, 메모리 셀의 디자인 룰이 계속 축소되는 추세에 있어서 콘택수의 증가는 메모리 셀의 특성향상에 영향을 주고 있다.
또한, 듀얼 포트 에스램 셀의 레이아웃 구조에 있어서 리드 비트라인과 라이트 비트라인이 인접배치되고, 상보 리드 비트라인과 상보 라이트 비트라인이 인접배치된 구조로 형성되어 리드 및 라이트 동작을 수행하는 경우, 리드 동작시 라이트 동작에 영향을 받고, 라이트 동작시 리드 동작에 영향을 받는 크로스 토크 현상이 발생하여 듀얼 포트 에스램 셀의 특성저하를 발생시킨다. 특히, 라이트 동작의 영향에 의하여 리드 비트라인과의 크로스 토크 현상이 더욱 빈번하게 발생되는 문제가 있다.
반면, 본 발명의 제1 실시예에 의하면, 듀얼 포트 에스램 셀을 구성하는 트랜지스터들의 길이(Length) 및 각 활성영역들이 동일한 방향으로 배치되어 하나의 메탈층으로 상호 연결이 가능함에 의해 상호연결을 위한 별도의 국부 상호연결배선 공정이 불필요할 뿐만 아니라 듀얼 포트 에스램 셀들의 리드 및 라이트 동작이 안정되고 원활하게 수행될 수 있다.
또한, 리드 및 라이트 워드라인이 각각 하나의 동일라인으로 복수의 듀얼 포트 에스램 셀들의 게이트라인들과 각각 연결됨에 의하여 각 셀들의 워드라인 및 게이트라인들을 연결하기 위한 별도의 국부 상호연결배선이 불필요하게 된다. 따라서, 국부 상호연결배선을 위한 공정이 줄어들며, 불필요한 콘택을 형성하지 않아도 되므로 레이아웃 면적을 줄일 수 있다. 따라서, 그 결과로서 반도체 기판의 웰 영역에 웰 바이어스를 삽입할 수 있어 웰 저항을 낮춤에 의해 래치업(latch-up) 현상을 방지할 수 있는 본 발명의 다른 특징이 있다.
아울러, 리드 동작과 라이트 동작을 서로 간섭하지 않도록 리드 비트라인과 상보 리드 비트라인이 인접된 리드 비트라인 페어를 배치하고, 라이트 비트라인과 상보 라이트 비트라인이 인접된 라이트 비트라인 페어를 각각 배치하여 리드 및 라이트 동작시에 발생하는 크로스 토크 현상을 방지 또는 억제할 수 있다. 또한 상기 리드 비트라인 페어와 라이트 비트라인 페어 사이에 전원라인들을 상기 비트라인 페어들과 나란히 배치하여 상기 리드 비트라인 페어와 라이트 비트라인 페어가 쉴딩되도록 하여 리드 및 라이트 동작시 속도를 향상시키고 안정적인 동작이 가능하도록 한 본 발명의 중요한 특징이 여기서 나타난다.
도 11은 본 발명의 제1 실시예에 따른 복수의 듀얼 포트 에스램 셀의 레이아웃 구조를 나타내는 도면으로서, 4개의 듀얼 포트 에스램 셀이 연결된 레이아웃 구조가 보여진다.
도 11에서 보여지는 바와 같이, 리드 비트라인과 상보 리드 비트라인이 인접배치된 리드 비트라인 페어들이 구성되고, 라이트 비트라인 및 상보 라이트 비트라인이 인접배치된 라이트 비트라인 페어들이 구성되며, 리드 비트라인 페어 및 라이트 비트라인 페어를 쉴딩하는 전원라인들이 리드 비트라인 페어 및 라이트 비트라인 페어 사이에 교차로 배치된 모습이 보여진다. 또한, 리드 및 라이트 워드라인이 각각 하나의 동일라인으로 배치되고, 각 셀들의 게이트라인과 연결된 모습이 또한 보여진다.
도 12는 본 발명의 제1 실시예에 따른 복수의 듀얼 포트 에스램 셀의 배열을 나타내고 있는 도면으로서, 이를 참조하여 구체적으로 살펴보면 다음과 같다.
도 12를 참조하면, 리드 비트라인과 상보 리드 비트라인이 인접배치된 리드 비트라인 페어들이 듀얼 포트 에스램 셀들 각각에 연결되고, 상기 듀얼 포트 에스램 셀의 Y방향을 따라 서로 나란히 배치된다. 또한, 라이트 및 상보 라이트 비트라인이 인접배치된 라이트 비트라인 페어들이 듀얼 포트 에스램 셀들 각각에 연결되고, 상기 듀얼 포트 에스램 셀의 Y방향을 따라 서로 나란히 배치된다. 또한, 상기 리드 비트라인 페어와 라이트 비트라인 페어간을 쉴딩하기 위해 상기 리드 비트라인 페어와 라이트 비트라인 페어 사이에 전원라인들이 상기 비트라인 페어들과 나란히 배치된다.
상기 복수의 듀얼 포트 에스램 셀 중 제1 듀얼 포트 에스램 셀(157)에 연결된 제1 리드 비트라인 페어(153)는 상기 제1 듀얼 포트 에스램 셀(157)에 인접하는 제2 듀얼 포트 에스램 셀(158)에 연결된 제2 리드 비트라인 페어(154)와 인접배치되고, 상기 제1 듀얼 포트 에스램 셀(157)에 연결된 제1 라이트 비트라인 페어(152)는 제3 듀얼 포트 에스램 셀(156)에 연결된 제3 라이트 비트라인 페어(151)와 인접배치된다.
도 13는 본 발명의 제2 실시예에 따른 복수의 듀얼 포트 에스램 셀의 레이아웃 구조를 나타내는 도면으로서, 4개의 듀얼 포트 에스램 셀이 연결된 레이아웃 구조가 보여진다.
도 13에서 보여지는 바와 같이, 리드 비트라인(BLR)과 상보 리드 비트라인(BL_R)이 인접배치된 리드 비트라인 페어들(160,163)이 구성되고, 라이트 비트라인(BLW) 및 상보 라이트 비트라인(BL_W)이 인접배치된 라이트 비트라인 페어들(161,162)이 구성되며, 리드 비트라인 페어 및 라이트 비트라인 페어를 쉴딩하는 전원라인들(VDD,VSS)이 리드 비트라인 페어 및 라이트 비트라인 페어 사이에 배치된 모습이 보여진다.
본 발명에 따른 듀얼 포트 에스램의 레이아웃 구조는 상기 제1 및 제2 실시예에 의한 설계방식에 한정되지 않고 다양하게 설계되어 형성될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이므로 상기 제1 및 제2 실시예에 의한 설계방식에 한정되지 않고 다양하게 설계될 수 있음을 명백히 밝혀둔다.
상술한 바와 같이, 본 발명은 리드 및 상보 리드 비트라인을 인접배치하고 라이트 및 상보 라이트 비트라인을 인접배치하여 크로스 토크 현상을 최소화 또는 방지하는 효과를 갖는다.
또한, 본 발명은 리드 비트라인 페어와 라이트 비트라인 페어를 쉴딩(shielding)하기 위해 리드 비트라인 페어와 라이트 비트라인 페어 사이에 전원라인들을 배치하여 안정적으로 동작을 수행하고, 동작속도를 향상시키는 효과를 갖는다.
또한, 본 발명은 반도체 기판의 웰 영역에 웰 바이어스를 삽입하여 웰 저항을 낮춤에 의해 래치업(latch-up) 현상을 방지하는 효과를 갖는다.
또한, 본 발명은 리드 및 라이트 워드라인을 각각 하나의 동일라인으로 배치하여 별도의 국부 상호연결배선없이 각 듀얼 포트 에스램 셀들의 워드라인 및 게이트라인들을 상호연결하는 효과를 갖는다.
또한, 본 발명은 듀얼 포트 에스램 셀을 구성하는 트랜지스터들 및 각 활성영역들을 동일방향으로 배치하여 하나의 메탈층으로 각 활설영역 및 게이트라인들을 상호연결하는 효과를 갖는다.
도 1은 종래의 기술에 따른 듀얼 포트 에스램 셀의 회로구성을 나타내는 회로도
도 2는 종래의 기술에 따른 듀얼 포트 에스램 셀의 레이아웃 구조를 나타내는 평면도
도 3은 본 발명에 따른 듀얼 포트 에스램 셀의 회로구성을 나타내는 회로도
도 4는 본 발명의 실시예에 한정적용되는 레이아웃의 범례도
도 5는 본 발명의 실시예에 적용되는 간략한 레이아웃의 계층구조를 나타내는 단면도
도 6 내지 도 9는 본 발명의 제1 실시예에 따른 단위 듀얼 포트 에스램 셀의 레이아웃 구조를 계층별로 순차적으로 나타내는 평면도들
도 10은 본 발명의 제1 실시예를 따른 단위 듀얼 포트 에스램 셀의 레이아웃 구조를 나타내는 평면도
도 11은 본 발명의 제1 실시예에 따른 복수의 듀얼 포트 에스램 셀의 레이아웃 구조를 나타내는 평면도
도 12는 본 발명의 제1 실시예에 따른 복수의 듀얼 포트 에스램 셀의 배열을 나타내는 도면
도 13은 본 발명의 제2 실시예에 따른 복수의 듀얼 포트 에스램 셀의 레이아웃 구조를 나타내는 평면도
<도면의 주요부분에 대한 부호의 설명>
BLR : 리드 비트라인 BL_R : 상보 리드 비트라인
BLW : 라이트 비트라인 BL_W : 상보 라이트 비트라인
WLR : 리드 워드라인 WLW : 라이트 워드라인
110 : 활성영역 120 : 게이트라인
130 : 제1 메탈라인(M0) 140 : 제2 메탈라인(M0P)
150 : 제3 메탈라인(M1) 160 : 제1 콘택(WC)
170 : 제2 콘택(WCP) 180 : 제3 콘택(MC)

Claims (28)

  1. 리드 및 라이트 동작이 듀얼모드로 가능한 듀얼 포트 에스램의 레이아웃 구조에 있어서:
    듀얼 포트 에스램 셀의 Y방향을 따라 리드 비트라인과 상보 리드 비트라인이 인접배치되고, 상기 듀얼 포트 에스램 셀에 연결된 리드 비트라인 페어;
    상기 리드 비트라인 페어와 서로 나란히 배치되고, 라이트 비트라인과 상보 라이트 비트라인이 인접배치되며, 상기 듀얼 포트 에스램 셀에 연결된 라이트 비트라인 페어;
    상기 리드 비트라인 페어와 상기 라이트 비트라인 페어간을 쉴딩하기 위해 상기 리드 비트라인 페어와 라이트 비트라인 페어 사이에 배치되는 전원라인; 및
    상기 듀얼 포트 에스램 셀에 적어도 하나 이상의 웰 바이어스를 삽입하기 위하여 상기 듀얼 포트 에스램 셀의 웰 영역과 상기 전원라인이 교차되는 부분에 배치되는 콘택들을 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
  2. (삭제)
  3. 제 1항에 있어서,
    상기 전원라인은 VDD라인 또는 VSS라인임을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
  4. (삭제)
  5. 제 1항에 있어서,
    상기 리드 및 라이트 비트라인 페어와 상기 전원라인은 동일 메탈층으로 형성됨을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
  6. 제 1항에 있어서,
    상기 리드 및 라이트 비트라인 페어와 전원라인의 하부에 상기 리드 및 라이트 비트라인 페어와는 수직하게 배치된 리드 및 라이트 워드라인을 더 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
  7. 제 6항에 있어서,
    상기 리드 및 라이트 워드라인은 서로 평행하게 배치되고, 각각 동일한 하나의 메탈라인으로 형성됨을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
  8. 제 6항에 있어서,
    상기 리드 및 라이트 워드라인의 하부에 각 활성영역 및 게이트라인들을 연결하는 메탈라인들을 더 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
  9. 제 1항에 있어서,
    상기 듀얼 포트 에스램 셀의 트랜지스터들의 길이 및 각 활성영역들은 모두 동일방향으로 배치됨을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
  10. 제 9항에 있어서,
    상기 활성영역들은 상기 리드 및 라이트 비트라인 페어와 평행하게 배치됨을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
  11. 듀얼 포트 에스램의 레이아웃 구조에 있어서:
    듀얼 포트 에스램 셀들의 Y방향을 따라 서로 나란히 배치되고, 상기 복수의 듀얼 포트 에스램 셀 각각에 연결되는 리드 비트라인 페어들;
    상기 Y방향을 따라 서로 나란히 배치되고, 상기 복수의 듀얼 포트 에스램 셀 각각에 연결되는 라이트 비트라인 페어들;
    상기 리드 비트라인 페어와 라이트 비트라인 페어간을 쉴딩하기 위해 상기 리드 비트라인 페어와 상기 라이트 비트라인 페어 사이에 배치된 전원라인들; 및
    상기 전원라인들에 단위 셀마다 적어도 하나 이상의 웰 바이어스를 삽입하기 위해 상기 듀얼 포트 에스램 셀의 웰 영역과 상기 전원라인들이 교차되는 부분에 각각 배치되는 콘택들을 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
  12. 제 11항에 있어서,
    상기 전원라인들은 VDD라인 또는 VSS라인이 교대로 배치되고, 적어도 하나 이상의 듀얼 포트 에스램 셀과 연결됨을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
  13. (삭제)
  14. 제 11항에 있어서,
    상기 리드 및 라이트 비트라인 페어들과 전원라인들은 동일 메탈층으로 형성됨을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
  15. 제 11항에 있어서,
    복수의 듀얼 포트 에스램 셀 각각에 연결되는 리드 워드라인들 및 라이트 워드라인들을 상기 비트라인들 및 전원라인들의 하부에 상기 비트라인들과는 수직되게 더 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
  16. 제 15항에 있어서,
    상기 리드 및 라이트 워드라인들은 각각 동일한 하나의 라인으로 형성되고, 동일 메탈층으로 형성됨을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
  17. 제 15항에 있어서,
    상기 리드 및 라이트 워드라인의 하부에 각 활성영역 및 게이트라인들을 단일 메탈층으로 연결하는 메탈라인들을 더 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
  18. 제 17항에 있어서,
    상기 메탈라인들의 하부에 각 활성영역들의 방향이 상기 리드 및 라이트 비트라인들과 동일방향으로 형성된 트랜지스터들을 더 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
  19. (삭제)
  20. 라이트 및 리드동작이 듀얼모드로 가능한 듀얼 포트 에스램의 레이아웃 구조에 있어서:
    복수의 듀얼 포트 에스램 셀 각각에 연결된 리드 비트라인 페어들 및 라이트 비트라인 페어들과, 상기 리드 비트라인 페어 및 라이트 비트라인 페어 사이에 상기 리드 비트라인 페어 및 라이트 비트라인 페어와 평행하게 배치된 전원라인들;
    상기 리드 및 라이트 비트라인 페어들과 상기 전원라인들의 하부에 배치되어 상기 복수의 듀얼 포트 에스램 셀 각각에 연결되고, 상기 비트라인 페어들과는 수직되며, 각각 동일한 하나의 라인으로 형성된 리드 워드라인들 및 라이트 워드라인들; 및
    상기 리드 및 라이트 워드라인의 하부에 게이트들, 드레인 및 소오스 영역들을 가지고, 상기 리드 및 라이트 비트라인 페어들과는 평행하게 형성된 트랜지스터들의 활성영역을 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
  21. 제 20항에 있어서,
    상기 리드 및 라이트 워드라인들의 하부에 상기 각 활성영역 및 게이트라인들을 단일 메탈층으로 연결하는 메탈라인들을 더 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
  22. (삭제)
  23. 리드 및 라이트 동작이 듀얼모드로 가능한 듀얼 포트 에스램의 레이아웃 형성방법에 있어서:
    듀얼 포트 에스램 셀의 Y방향을 따라 리드 비트라인과 상보 리드 비트라인을 인접배치하여 리드 비트라인 페어를 형성하고, 상기 듀얼 포트 에스램 셀에 각각 연결하는 단계;
    라이트 비트라인과 상보 라이트 비트라인을 인접배치하여 상기 리드 비트라인 페어와 서로 평행하게 라이트 비트라인 페어를 형성하고, 상기 듀얼 포트 에스램 셀에 각각 연결하는 단계;
    상기 리드 비트라인 페어와 라이트 비트라인 페어간을 쉴딩하기 위해 상기 리드 비트라인 페어와 라이트 비트라인 페어 사이에 배치되는 전원라인들을 형성하는 단계; 및
    상기 전원라인들 각각에 단위 셀마다 적어도 하나 이상의 웰 바이어스를 삽입하기 위한 콘택들을 형성하는 단계를 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 형성방법.
  24. (삭제)
  25. (삭제)
  26. 제 23항에 있어서,
    복수의 듀얼 포트 에스램 셀 각각에 연결되는 리드 워드라인들 및 라이트 워드라인들을 상기 비트라인들 및 전원라인들의 하부에 상기 비트라인들과는 수직되게 형성하는 단계를 더 포함함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 형성방법.
  27. 제 26항에 있어서,
    상기 리드 및 라이트 워드라인의 하부에 각 활성영역 및 게이트라인들을 단일 메탈층으로 연결하는 메탈라인들을 형성하는 단계를 더 포함함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 형성방법.
  28. 제 27항에 있어서,
    상기 메탈라인들의 하부에 각 활성영역들의 방향이 상기 리드 및 라이트 비트라인들과 동일방향으로 배치된 트랜지스터들을 형성하는 단계를 더 포함함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 형성방법.
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