JP3897916B2 - Ｃｍｏｓスタティックランダムアクセスメモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に、ＣＭＯＳスタティックランダムアクセスメモリ（ＳＲＡＭ）装置に関する。
【０００２】
【従来の技術】
通常のＳＲＡＭセルは、第１及び第２ストレージノードと接地との間にドレイン−ソース通路がそれぞれ接続されている第１及び第２駆動トランジスタと、前記第１及び第２ストレージノードと電源との間に接続されている第１及び第２負荷素子と、前記第１及び第２ストレージノードと一対のデータライン（又はビットライン）との間にドレイン−ソース通路がそれぞれ接続されている第１及び第２スイッチングトランジスタとから構成される。
第１及び第２駆動トランジスタのゲートは、第２及び第１ストレージノードとそれぞれ接続され、第１及び第２スイッチングトランジスタのゲートはワードラインと接続される。
【０００３】
一般に、ＳＲＡＭセルは、前記負荷素子の製造形態に応じて下記の３種に分類することができる。すなわち、四つのトランジスタ（すなわち、第１及び第２駆動トランジスタと第１及び第２スイッチングトランジスタ）が形成されている半導体基板の絶縁層上に形成された多結晶シリコンのような高抵抗物質層を負荷素子として用いる高抵抗ＳＲＡＭセルと、前記四つのトランジスタが形成されている半導体基板の絶縁層上に形成された薄膜トランジスタを負荷素子として用いる薄膜トランジスタＳＲＡＭセルと、第１及び第２駆動トランジスタと相補関係にあるトランジスタを負荷素子として用いるために半導体基板に形成されたＣＭＯＳＳＲＡＭセルとがある。前記ＣＭＯＳ ＳＲＡＭセルを一般に完全ＣＭＯＳ ＳＲＡＭセルという。
【０００４】
完全ＣＭＯＳ ＳＲＡＭセルは、高抵抗及び薄膜トランジスタＳＲＡＭセルと比較すると、低電源で低い待機電流、高速動作、良好な動作の安定性及びアルファ粒子の耐久性などの利点を有する。したがって、完全ＣＭＯＳ ＳＲＡＭセルは、上述した利点によりパソコン用のカシー記憶装置（cache memory）、直接アクセス貯蔵装置用の不揮発性バッファメモリ、ロジックＬＳＩ及びマイクロプロセッサ貯蔵装置の分野で広く用いられる。しかしながら、完全ＣＭＯＳ ＳＲＡＭセルは、高密度ＳＲＡＭを実現するためにはそのセルの面積が非常に広いという問題点を有する。
【０００５】
完全ＣＭＯＳ ＳＲＡＭセルにおけるセルの面積を縮小する技術は、アメリカ特許第５，５２１，８６０号に開示されている。この従来の技術によるＳＲＡＭセルは、セル領域の中心に対称となるようにそれぞれ配列された第１及び第２駆動トランジスタ、第１及び第２負荷トランジスタ及び第１及び第２スイッチングトランジスタを備えている。前記第１及び第２駆動トランジスタと第１及び第２スイッチングトランジスタは、Ｎチャンネル型のトランジスタであり、前記第１及び第２負荷トランジスタは、Ｐチャンネル型のトランジスタである。
【０００６】
前記第１及び第２スイッチングトランジスタのゲート電極として作用する第１及び第２ワードラインは、平行に配列されている。前記第１駆動トランジスタと前記第１負荷トランジスタのゲート電極として作用する第１内側セル配線は、前記第２駆動トランジスタと前記第２負荷トランジスタのドレイン領域と接続され、前記第２駆動トランジスタと前記第２負荷トランジスタのゲート電極として作用する第２内側セル配線は、前記第１駆動トランジスタと前記第１負荷トランジスタのドレイン領域と接続される。
【０００７】
前記第１及び第２内側セル配線は、前記ワードラインに垂直となるように前記ワードラインの間に平行に配列されている。前記第１及び第２駆動トランジスタのソース領域と接続された接地配線と前記第１及び第２負荷トランジスタのソース領域と接続された電源供給配線は、絶縁層を介して前記ワードラインと前記第１及び第２内側セル配線上に配列されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、前記従来の技術によるＳＲＡＭセルでは、第１及び第２内側セル配線と第１及び第２ワードラインは同一の層上に配列され、前記第１及び第２ワードラインとは垂直であり、そのワードラインの間に配列された第１及び第２内側セル配線は、前記平行な二つのワードラインから離隔されるので、その縦横比（セル領域の垂直長対水平長の比）が増加する。したがって、前記ワードラインに垂直なビットライン対の長さが増えることにより、ビットラインの抵抗と寄生容量の増加により、前記セルからデータを高速で読み出し前記セルにデータを高速で書き込む動作は困難であるという問題点が発生する。
【０００９】
さらに、二つの接地配線とこの間の電源供給配線が前記第１及び第２ワードラインと前記第１及び第２内側セル配線にある絶縁層上に配列されるので、セルの垂直長の縮小は、前記接地配線と電源供給配線の各配線幅を縮小することとなり、前記配線の抵抗を増加させる。したがって、各配線の抵抗増加による電圧降下により読み出し及び書き込み動作時、誤動作のおそれがあるので、セルのサイズを縮小することは困難である。
【００１０】
従って、本発明の目的は、ＣＭＯＳ ＳＲＡＭセルの縦横比を縮小することができる半導体メモリ装置を提供することにある。
本発明の他の目的は、接地配線と電源供給配線の電圧降下を防止するように前記各配線の幅を十分に大きくする半導体メモリ装置を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するための本発明は、Ｎチャンネル型の第１及び第２伝達トランジスタ、第１及び第２駆動トランジスタ及びＰチャンネル型の第１及び第２負荷トランジスタを備え、前記各トランジスタは半導体基板内に形成されたソース、チャンネル及びドレイン領域とチャンネル領域上のゲートを有するＳＲＡＭセルにおいて、直列接続された前記第１伝達トランジスタと前記第１駆動トランジスタのドレイン領域により決められた第１共通領域と、直列接続された前記第２伝達トランジスタと前記第２駆動トランジスタのドレイン領域により決められた第２共通領域と、前記第１及び第２共通領域のうち、第１共通領域に隣接する前記第１負荷トランジスタのドレイン領域と、前記第１負荷トランジスタと前記第２共通領域との間に位置する前記第２負荷トランジスタのドレイン領域と、前記第１駆動トランジスタ及び前記第１負荷トランジスタのゲートと前記第２駆動トランジスタ及び前記第２負荷トランジスタのゲートとしてそれぞれ作用するように平行に配列され、第１層の導電層からなる第１及び第２ゲート電極層と、前記第１共通領域を前記第１負荷トランジスタのドレイン領域と前記第２ゲート電極層に接続し、前記第２共通領域を前記第２負荷トランジスタのドレイン領域と前記第１ゲート電極層に接続するように前記第１層とは異なる第２層の導電層からなる第１及び第２配線層とを備えることを特徴とするＳＲＡＭセルを提供する。
【００１２】
また、本発明は半導体基板のセル領域に位置する少なくとも一つのメモリセルを備え、前記メモリセルは第１及び第２伝達トランジスタ、第１及び第２駆動トランジスタ及び第１及び第２負荷トランジスタを備え、前記各トランジスタは前記半導体基板に形成されたチャンネル領域の両側にあるソース及びドレイン領域と前記チャンネル領域上にあるゲートを有し、前記第１伝達トランジスタのソース及びドレイン領域中の一つは第１共通領域を提供するために前記第１駆動トランジスタのソース及びドレイン領域中の一つと直列接続され、前記第２伝達トランジスタのソース及びドレイン領域中の一つは第２共通領域を提供するために前記第２駆動トランジスタのソース及びドレイン領域中の一つと直列接続され、前記第１共通領域は前記第１負荷トランジスタのソース及びドレイン領域中の一つと前記第２負荷トランジスタ及び前記第２駆動トランジスタのゲートに接続され、前記第２共通領域は前記第２負荷トランジスタのソース及びドレイン領域中の一つ、前記第１負荷トランジスタ及び前記第１駆動トランジスタのソース及びドレイン領域中の一つ及び前記第１負荷トランジスタ及び前記第１駆動トランジスタのゲートに接続され、前記第１及び第２伝達トランジスタのそれぞれの前記ソース及びドレイン領域中のもう一つは一対のデータラインにそれぞれ接続される半導体メモリ装置において、前記セル領域の前記半導体基板に形成され、前記第１伝達トランジスタ及び前記第１駆動トランジスタの前記ソース及びドレイン領域中のもう一つとチャンネル領域及び前記第１共通領域を提供するために第１方向に伸びる第１活性領域と、前記セル領域の前記半導体基板に前記第１活性領域から離隔形成され、前記第２伝達トランジスタ及び前記第２駆動トランジスタの前記ソース及びドレイン領域中のもう一つとチャンネル領域及び前記第２共通領域を提供するために前記第１方向に伸びる第２活性領域とを含むことを特徴とする半導体メモリ装置を提供する。
【００１３】
さらに、本発明は半導体基板上の複数のセル領域にそれぞれ形成された複数のメモリセルを備え、前記複数のセル領域はその各境界線を決める複数の行と列ラインにより決められ、前記複数の行ラインは交代する第１及び第２行ラインより分割され、前記複数の列ラインは交代する第１及び第２行ラインに分割され、各メモリセルは交差接続された第１及び第２インバータを有するフリップフロップと、このフリップフロップと接続された第１及び第２伝達トランジスタとを備え、前記第１及び第２インバータは接地源と接続するように前記半導体基板内に形成された第１及び第２拡散領域をそれぞれ有する半導体装置において、前記半導体基板に形成された複数の第１ブリッジ領域を備え、各第１ブリッジ領域は前記複数の第１行ラインと前記複数の第１列ラインの各交差点を通してその各交差点に接する四つのセル領域にそれぞれある前記第１拡散領域と接続され、前記半導体基板に形成された複数の第２ブリッジ領域を備え、各第２ブリッジ領域は前記複数の第２行ラインと前記複数の第２列ラインの各交差点を通してその各交差点に接する四つのセル領域にそれぞれある前記第２拡散領域と接続されることにより、各第２行ラインを交差する第２ブリッジ領域は前記各第２行ラインに隣接する二つの第１行ラインをそれぞれ交差する第１ブリッジ領域とずれるように配列されることを特徴とする半導体装置を提供する。
【００１４】
【発明の実施の形態】
本発明の１実施の形態による完全ＣＭＯＳ ＳＲＡＭセルを、添付図面を参照して詳しく説明する。下記の説明においては、特定のエネルギーレベル、厚さ及び導電型といった特定の詳細が提供される。しかしながら、本発明は、これらに限るものでなく、各種の変形が当該技術分野における通常の知識を持つ者により可能であるのは明らかである。図面において、同一の構成要素又は部分には同一の参照番号又は符号を使用する。
【００１５】
図４は、本発明の１実施の形態による一つのＣＭＯＳ ＳＲＡＭセルのレイアウトを示す拡大平面図であり、図１は、図４の回路図である。
図１及び図４を参照すれば、本発明のＣＭＯＳ ＳＲＡＭセルは、交差接続された第１及び第２インバータＩＮＶ１，ＩＮＶ２を有するフリップフロップと、このフリップフロップと接続された第１及び第２伝達トランジスタＱｔ１，Ｑｔ２とから構成される。
【００１６】
前記第１インバータＩＮＶ１は、第１負荷トランジスタＱｌ１と第１駆動トランジスタＱｄ１を、前記第２インバータＩＮＶ２は、第２負荷トランジスタＱｌ２と第２駆動トランジスタＱｄ２を含む。ここで、第１及び第２伝達トランジスタＱｔ１，Ｑｔ２と第１及び第２駆動トランジスタＱｄ１，Ｑｄ２は第１導電型のチャンネル、すなわちＮチャンネル型の絶縁ゲート電界効果トランジスタであり、第１及び第２負荷トランジスタＱｌ１，Ｑｌ２は第２導電型のチャンネル、すなわちＰチャンネル型の絶縁ゲート電界効果トランジスタである。
【００１７】
前記第１及び第２インバータＩＮＶ１，ＩＮＶ２は、それぞれ接地源（又は接地電圧Ｖss）と接続される第１及び第２拡散領域、すなわち第１及び第２駆動トランジスタＱｄ１，Ｑｄ２のソース領域を含む。また、前記第１及び第２インバータＩＮＶ１，ＩＮＶ２はそれぞれ電源（又は電源電圧Ｖcc）と接続される第３及び第４拡散領域、すなわち第１及び第２負荷トランジスタＱｌ１，Ｑｌ２のソース領域を含む。
【００１８】
半導体基板上のセル領域１０は、２．０×３．２μｍ2 の長方形状を有する。第１及び第２活性領域１２，１４は、半導体基板内に形成され、行方向に長く伸びる。前記第１活性領域１２は、右側角から上部に伸びる部分１７を有しており、前記第２活性領域１４は、左側角から下部に伸びる部分２０を有している。
【００１９】
前記第１活性領域１２には、第１駆動トランジスタＱｄ１のソース及びドレイン領域２２，２４とこれらの間のチャンネル領域及び第１伝達トランジスタＱｔ１のソース及びドレイン領域２６，２８とこれらの間のチャンネル領域が形成される。前記第１伝達トランジスタＱｔ１のドレイン領域２８は、前記第１駆動トランジスタＱｄ１のドレイン領域２４と第１ストレージノード領域Ｎ１を通して共通に接続されている。
【００２０】
前記第２活性領域１４には、第２駆動トランジスタＱｄ２のソース及びドレイン領域３０，３２とこれらの間のチャンネル領域及び第２伝達トランジスタＱｔ２のソース及びドレイン領域３４，３６とこれらの間のチャンネル領域が形成されている。前記第２伝達トランジスタＱｔ２のドレイン領域３６は前記第２駆動トランジスタＱｄ２のドレイン領域３２と第２ストレージノード領域Ｎ２を通して直列に接続されている。
【００２１】
第３活性領域１６は、半導体基板内に形成され、前記第１及び第２活性領域１２，１４のうち、第１活性領域１２と隣接するように行方向に伸びる。前記第３活性領域１６には、第１負荷トランジスタＱｌ１のソース及びドレイン領域３８，４０とこれらの間のチャンネル領域が形成されている。前記第１負荷トランジスタＱｌ１のソース及びドレイン領域３８，４０、チャンネル領域と、前記第１駆動トランジスタＱｄ１のソース及びドレイン領域２２，２４、チャンネル領域は、それぞれ列方向に整列されている。
【００２２】
第４活性領域１８は、半導体基板内に形成され、前記第１及び第２活性領域１２，１４のうち、第２活性領域１４と隣接するように行方向に伸びる。前記第４活性領域１８には、第２負荷トランジスタＱｌ２のソース及びドレイン領域４２，４４、これらの間のチャンネル領域が前記第２駆動トランジスタＱｄ２のソース及びドレイン領域３０，３２、チャンネル領域と列方向に整列されるように形成されている。
【００２３】
第１乃至第４活性領域１２，１４，１６，１８は、分離領域８により分離されている。上述したように、前記第１乃至第４活性領域１２，１４，１６，１８は、セル領域１０内で相互隣接して行方向に伸びるので、従来の技術と比較すると、縦横比の縮小が可能であるという利点を有する。また、第１駆動トランジスタＱｄ１、第１伝達トランジスタＱｔ１及び第１負荷トランジスタＱｌ１のソースとドレイン及びチャンネル領域は、セル領域１０の中心軸Ｃに対して第２駆動トランジスタＱｄ２、第２伝達トランジスタＱｔ２及び第２負荷トランジスタＱｌ２のソースとドレイン及びチャンネル領域とそれぞれ殆ど対称となるように配列されている。したがって、第１及び第２ストレージノード領域Ｎ１，Ｎ２に貯蔵される電荷の貯蔵状態は安定する。
【００２４】
第１ゲート電極層４６は、第１駆動トランジスタＱｄ１のチャンネル領域と第１負荷トランジスタＱｌ１のチャンネル領域上のゲート酸化膜を介して列方向に伸びる。また、第２ゲート電極層４８は、第２駆動トランジスタＱｄ２と第２負荷トランジスタＱｌ２のチャンネル領域上のゲート酸化膜を介して列方向に伸びる。第３ゲート電極層５８は、ゲート酸化膜を介して第１伝達トランジスタＱｔ１のチャンネル領域上で列方向に伸び、セル領域１０の上部角と接するように配列される。第４ゲート電極層６０は、ゲート酸化膜を介して第２伝達トランジスタＱｔ２のチャンネル領域上で列方向に伸び、セル領域１０の下部角と接するように配列される。前記第１乃至第４ゲート電極層４６，４８，５８，６０は、それぞれ同一の物質からなる第１層の導電層である。
【００２５】
前記第１ゲート電極層４６の一端部５０は、第２負荷トランジスタＱｌ２のドレイン領域４４の端部と重なるように分離領域８上に位置する。前記一端部５０は、前記ドレイン領域４４の端部と隣接することもある。また、前記第２ゲート電極層４８の一端部５２は、第１負荷トランジスタＱｌ１のドレイン領域４０の端部と重なるように分離領域８上に位置する。前記一端部５２は、前記ドレイン領域４０の端部と隣接することもある。前記第１ゲート電極層４６、第３ゲート電極層５８は、中心軸Ｃに対して第２ゲート電極層４８、第４ゲート電極層６０とそれぞれ殆ど対称となるように配列される。
【００２６】
第１配線層５４は、第１ストレージ領域Ｎ１を第１負荷トランジスタＱｌ１のドレイン領域４０及び第２ゲート電極層４８と連結するためにＬ字形状を有する。また、第２配線層５６は、第２ストレージ領域Ｎ２を第２負荷トランジスタＱｌ２のドレイン領域４４及び第１ゲート電極層４６と連結するためにＬ字形状を有する。ここで、前記第１及び第２配線層５４，５６は、それぞれ同一な物質からなる第２層の導電層である。また、前記第１配線層５４は、中心軸Ｃに対して第２配線層５６と殆ど対称となるように配列されている。
【００２７】
ワードライン層６２（ＷＬ）は、第１層間絶縁層上で列方向に長く伸びる。前記ワードライン層６２は、上部角に位置する１／２接続開口部６４と下部角に位置する１／２接続開口部６６を通して第３ゲート電極層５８と第４ゲート電極層６０にそれぞれ接続される。前記ワードライン層６２と第１層間絶縁層上には、第２層間絶縁層が沈積される。後述するように、第２層間絶縁層上には、接地配線層と電源配線層が交代に配列される。
【００２８】
図４には電源配線層６８が示されている。前記電源配線層６８は、右側角に位置する１／２接続開口７２を通して第１負荷トランジスタＱｌ１のソース領域３８と接続され、左側角に位置する１／２接続開口７４を通して第２負荷トランジスタＱｌ２のソース領域４２と接続されている。
【００２９】
１／４接続開口７６は、上部の右側角に位置し、セル領域１０内の第１駆動トランジスタＱｄ１のソース領域２２に接地電圧を提供するために右側角に接するセル領域上の接地配線層と接続される。また、１／４接続開口７８は、下部の左側角に位置し、セル領域１０内の第２駆動トランジスタＱｄ２のソース領域３０に接地電圧を提供するために左側角に接するセル領域上の接地配線層と接続される。
【００３０】
電源配線層６８、接地配線層及び第２層間絶縁層上には、第３層間絶縁層が沈積される。前記第３層間絶縁層上には、一対のデータライン８０，８２（ＤＬ，ＤＬ（反転））が行方向に長く伸びるように形成される。前記一対のデータライン８０，８２は相補関係を有する。ここで、データライン８０は、左側角に位置する１／２接続開口８４を通して第１伝達トランジスタＱｔ１のソース領域２６と接続され、データライン８２は、右側角に位置する１／２接続開口８６を通して第２伝達トランジスタＱｔ２のソース領域３４と接続されている。
【００３１】
図２及び図３はこれらの組み合わせにより四つの隣接するセルの拡大平面図である。図２の上部右側のセル領域１０ａは図４のセル領域と同一である。
図２及び図３を参照すれば、四つのセル領域１０ａ〜１０ｄは行ライン１００ａ，１００ｂ，１００ｃと列ライン１０２ａ，１０２ｂ，１０２ｃにより限られる。図示の便宜上、四つの隣接するセルを示したが、多数の四つの隣接するセルが相互接するように行と列で配列される。したがって、セル領域はメモリセルのそれぞれを境界とする多数の行ラインと多数の列ラインにより決められる。行ラインは交代する第１行ラインと第２行ラインに分割され、列ラインは交代する第１列ラインと第２列ラインに分割される。第１行ラインのそれぞれの両側には第１活性領域の対が配列され、第２行ラインのそれぞれの両側には第２活性領域の対が配列されている。
【００３２】
セル領域１０ｂは、列ライン１０２ｂに対してセル領域１０ａと殆ど対称となるように配列され、セル領域１０ｃは、行ライン１００ｂに対してセル領域１０ａと殆ど対称となるように配列されている。また、セル領域１０ｄは、行ライン１００ｂと列ライン１０２ｂの交差点に対してセル領域１０ａと殆ど対称となるように配列されている。したがって、第１行ライン１００ａ，１００ｃのそれぞれの両側には一対の第１活性領域１２が行方向に伸びるように配列される（前記行ライン１００ａの上側の第１活性領域と行ライン１００ｃの下側の第１活性領域は図示せず）。
【００３３】
また、第２行ライン１００ｂの両側には、一対の第２活性領域１４が行方向に伸びるように配列されている。一対の第１活性領域１２を相互連結する第１ブリッジ領域１０４が第１列ライン１０２ａ，１０２ｃに応じて第１列ライン１０２ａ，１０２ｃ及び第１行ライン１００ａ，１００ｃの交差点を通るように、半導体基板内に形成されている。また、第２列ライン１０２ｂと第２行ライン１００ｂとの交差点には、前記一対の第２活性領域１４を相互連結する第２ブリッジ領域１０６が第２列ライン１０２ｂに応じて半導体基板内に形成されている。
【００３４】
したがって、第２行ライン１００ｂ上の第２ブリッジ領域１０６は、隣接する第１行ライン１００ａ又は１００ｃ上の第１ブリッジ領域１０４とずれるように配列されている。したがって、第２ブリッジ領域１０６と接続開口６５を通して接続される接地配線層７０は、隣接する四つのセルの第２駆動トランジスタＱｄ２のソース領域（又は第２接地領域）１４と接続される。
【００３５】
隣接する四つのセルの第２駆動トランジスタＱｄ２のソース領域１４を前記第２ブリッジ領域１０６が共有するので、前記隣接する四つのセルは、第２ブリッジ領域１０６上の接続開口６５の１／４をそれぞれ要する。また、第１行ライン１００ａ，１００ｃ上の第１ブリッジ領域１０４は、それぞれ四つの隣接するセルの第１駆動トランジスタＱｄ１のソース領域（又は第１接地領域）２２を共有する。したがって、前記隣接する四つのセルは、それぞれ第１ブリッジ領域１０４上の接続開口７５の１／４を要するので、接続開口の数を低減することができる。
【００３６】
すなわち、配線のための接続開口７５，６５は、第１行ラインと第１列ラインの交差点及び第２行ラインと第２列ラインの交差点に位置する。かつ、二つの隣接する列ライン上の接続開口７５，６５は、ずれるように配列されている。接地配線層７０は、前記接続開口７５，６５を通して第１及び第２ブリッジ領域１０４，１０６と接続される。
【００３７】
二つの隣接する第１負荷トランジスタＱｌ１のソース領域１６は、第１列ライン１０２ａ，１０２ｃのうち、対応するラインの両側に位置する（ライン１０２ａの右側のソース領域１６とライン１０２ｃの左側のソース領域は図示せず）。したがって、第１列ライン１０２ａにおいて相互隣接する第１負荷トランジスタＱｌ１のソース領域１６は、接続開口１１４を通して電源配線層６８と接続される。かつ、第２列ライン１０２ｂにおいて相互隣接する第２負荷トランジスタＱｌ２のソース領域１８は、接続開口１１０を通して電源配線層６８と接続される。これにより、各行に配列されたセル領域で接続開口１１４と接続開口１１０はずれるように配列される。
【００３８】
電源配線層６８は、接地配線層と交代に配列されて列方向に伸び、各電源配線層６８は、接続開口１１０，１１４を通して第１及び第２負荷トランジスタＱｌ１、Ｑｌ２のソース領域と接続される。したがって、各電源配線層から供給される電源は、二つの隣接する列の負荷トランジスタに印加される。
【００３９】
上述したように、各列に配列されたメモリセル上に電源配線層又は接地配線層が位置する。したがって、各セルの面積の縮小にもかかわらず、電源配線層と接地配線層の各幅が十分に増加するので、電源配線層と接地配線層の抵抗を低減することができる。
【００４０】
第１伝達トランジスタＱｔ１のソース領域２６が共通に接続される領域、すなわち第１接触領域２５は、第２列ライン１０２ｂと交差する。前記第１接触領域２５は、接続開口１２０を通して行方向に伸びて対応するデータライン８０（ＤＬ）と接続される。かつ、第２伝達トランジスタＱｔ２のソース領域３４が共通に接続される領域、すなわち第２接続領域３５は、第１列ライン１０２ａ，１０２ｃと交差する。前記第２接続領域３５は、接続開口１２４を通して行方向に伸びて対応するデータライン８２（ＤＬ）と接続される。
【００４１】
以下、図４乃至図１０を参照して本発明の実施例による完全ＣＭＯＳ ＳＲＡＭセルの製造方法を説明する。
図１０は図３のライン９−９’による断面図であり、図５乃至図９は図４のＣＭＯＳ ＳＲＡＭセルの製造過程における順次的な層を示す平面図である。
【００４２】
Ｐ型の半導体基板１の表面に通常の薄いトレンチ分離技術を用いて素子を分離するためのトレンチ分離層２が形成される。トレンチは、０．４〜０．６μｍの範囲の深さを有する。トレンチ内にはＴＥＯＳのＳｉＯ2 が充填される。前記トレンチ分離層２は、通常のＬＯＣＯＳ技術により形成することもできる。前記トレンチ分離層２の形成後、Ｎ型のウェル３とＰ型のウェル４が形成される。前記Ｎ型のウェル３は、約１×１０13イオン／ｃｍ2 のドーズ、３００〜４００Ｋｅｖのエネルギーで砒素のイオン注入により約０．４μｍの深さで形成される。
【００４３】
前記Ｐ型のウェル４は約３×１０13イオン／ｃｍ2 のドーズ、１７０〜２００Ｋｅｖのエネルギーでボロンのイオン注入により約０．６μｍの深さで形成される。図５に示したように、Ｎチャンネル型のＩＧＦＥＴを形成するための第１及び第２活性領域１２，１４は、トレンチ分離層２により決められ、Ｐチャンネル型のＩＧＦＥＴを形成するための第３及び第４活性領域１６，１８は、トレンチ分離層２により決められる。
【００４４】
基板の表面には、ゲート酸化膜層６が約６０Åの厚さで形成される。ゲート酸化膜層６上には、多結晶シリコン層が沈積され、通常の写真食刻工程により図６に示したように、ゲート電極層４６，４８，５８，６０用のパターンが形成される。その後、低濃度でドーピングされたソース及びドレイン領域を形成するために低濃度のイオン注入が行われる。低濃度のＮ、すなわちＮ−のイオン注入を行うために第３及び第４活性領域１６，１８の上にイオン注入マスキング層が形成される。
【００４５】
その後、１〜５×１０13イオン／ｃｍ2 のドーズ、２０〜３０Ｋｅｖのエネルギーで砒素のイオン注入が図６の第１及び第２活性領域１２，１４で行われる。前記イオン注入マスキングの除去後、Ｐ−のイオン注入のために、第１及び第２活性領域１２，１４の上にイオン注入マスキング層が形成される。その後、１〜５×１０13イオン／ｃｍ2 のドーズ、３０〜４０ＫｅｖのエネルギーでＢＦ2 のイオン注入が図６の第３及び第４活性領域１６，１８で行われる。前記イオン注入マスキング層の除去後、ゲート電極層４６，４８，５８，６０の側壁上に側壁スペーサ７が形成される。その後、高濃度のイオン注入が行われる。
【００４６】
高濃度のＮ、すなわちＮ＋のイオン注入は第１及び第２活性領域１２，１４で行われる。高濃度のＰ、すなわちＰ＋イオン注入は第３及び第４活性領域１６，１８で行われる。Ｎ＋イオン注入は砒素イオンにより１〜７×１０15イオン／ｃｍ2 のドーズ、５０〜７０Ｋｅｖのエネルギーで行われ、Ｐ＋イオン注入はボロンイオンにより１〜７×１０15イオン／ｃｍ2 のドーズ、５０〜７０Ｋｅｖのエネルギーで行われる。
【００４７】
高濃度でドーピングされた多結晶層上には、高融点金属又は多結晶シリサイド層が形成できる。その後、約２００Åの厚さを有するシリコン窒化膜層９が全面に沈積される。次に、通常のボーダレス接続（borderless contact）技術を用いて第１及び第２配線層５４，５６と接地層及び電源層とデータライン層を接続するための接続部が図７に示したように形成される。図７からわかるように、接触窓のそれぞれが接続される領域により取り囲まれた縁部を要しないので、集積密度が増加する。通常の写真食刻法により接触窓が形成された後、ＴｉとＴｉＮの２層が通常のスパッタリングにより約５００Åの厚さで沈積され、図７に示したようにパタニングされる。その後、基板の表面には約８０００Åの厚さを有するＴＥＯＳのような第１層間絶縁層９が沈積される。
【００４８】
図８に示したように、接続開口６４，６６が下部の第３及び第４ゲート電極層５８，６０を露出するために第１層間絶縁層９内に形成される。通常のタングステンダマシン（Damascene ）技術によりタングステン金属のワードラインが形成される。次いで、約４０００Åの厚さを有するＴＥＯＳのような第２層間絶縁層１４０が沈積される。その後、図９に示したように、接続開口７２，７４，７６，７８，７９が形成され、タングステンプラグがその接続開口内に形成される。また、約６０００Åの厚さのアルミニウム層がその全面に沈積される。その後、電源配線層７０と接地配線層６８及びデータラインと接続パッド層１３２，１３４が通常の写真食刻法により形成される。絶縁層の沈積後、化学機械研磨法（ＣＭＰ）を用いて平坦化した後、約４０００Åの厚さを有するＴＥＯＳのような第３層間絶縁層１５０が形成される。
【００４９】
その後、図４に示したように、データライン８０，８２を形成するために接続開口８４，８６が形成され、タングステンプラグが接続開口８４，８６内に形成される。その後、約６０００Åの厚さのアルミニウムがその全面に沈積され、データライン８０，８２を形成するためにパタニングされる。
【００５０】
【発明の効果】
上述したように、本発明によるＳＲＡＭセル領域は、行方向に伸びる複数対の第１活性領域と複数対の第２活性領域を備え、各対の第１活性領域を連結する第１ブリッジ領域と各対の第２活性領域を連結する第２ブリッジ領域を備える。前記第１ブリッジ領域はそれぞれ四つの隣接するセルの第１駆動トランジスタのソース領域と接続され、前記第２ブリッジ領域はそれぞれ四つの隣接するセルの第２駆動トランジスタのソース領域と接続される。
【００５１】
したがって、前記第１及び第２ブリッジ領域に形成される接続開口はそれぞれ四つの隣接するセルを共有するので、接地接続開口の数を低減することができる。
【００５２】
また、接地配線層と電源配線層は交代に列方向に伸びて対応する列のメモリセル上に形成されるので、接地配線層と電源配線層の各幅を各メモリセルのサイズの縮小にもかかわらず、増加させることができる。これにより、接地配線層と電源配線層の各抵抗を減少させることができる。
【００５３】
さらに、第１及び第２ゲート電極層はそれぞれ駆動トランジスタと伝達トランジスタの直列接続領域、すなわち共通ドレイン領域をオーバーラップせず、ＳＲＡＭセルを構成する構成要素が形成される活性領域を一方向に伸び、半導体基板内に形成されるので、セルのサイズを縮小することができる。ＳＲＡＭセルを構成する構成要素は所定の軸に対して対称となるように配列されるので、データの貯蔵状態は安定する。
【図面の簡単な説明】
【図１】 本発明による完全ＣＭＯＳ ＳＲＡＭセルの等価回路図である。
【図２】 本発明による四つの隣接するセルの平面図である。
【図３】 本発明による四つの隣接するセルの平面図である。
【図４】 本発明による一つのセルの平面図である。
【図５】 本発明による図２及び図３のセルを製造するための層を示す平面図である。
【図６】 本発明による図２及び図３のセルを製造するための層を示す平面図である。
【図７】 本発明による図２及び図３のセルを製造するための層を示す平面図である。
【図８】 本発明による図２及び図３のセルを製造するための層を示す平面図である。
【図９】 本発明による図２及び図３のセルを製造するための層を示す平面図である。
【図１０】 図４のライン９−９’による断面図である。
【符号の説明】
ＩＮＶ１，ＩＮＶ２…第１、第２インバータ、
Ｑｔ１，Ｑｔ２…第１、第２伝達トランジスタ、
ＱＩ１，ＱＩ２…第１、第２負荷トランジスタ、
Ｑｄ１，Ｑｄ２…第１、第２駆動トランジスタ、
８…分離領域、
１０（１０ａ〜１０ｄ）…セル領域、
１２，１４，１６，１８…第１、第２、第３、第４活性領域、
２２，２６，３０，３４，３８…ソース領域、
２４，２８，３２，３６，４０，４４…ドレイン領域、
４６，４８，５８，６０…第１、第２、第３、第４ゲート電極層、
５４，５６…第１、第２配線層、
６２…ワードライン層、
６４，６６…１／２接続開口、
６８…電源配線層、
７６，７８…１／４接続開口、
８０，８２…データライン、
１００ａ〜１００ｃ…行ライン、
１０２ａ〜１０２ｃ…列ライン。
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に、ＣＭＯＳスタティックランダムアクセスメモリ（ＳＲＡＭ）装置に関する。
【０００２】
【従来の技術】
通常のＳＲＡＭセルは、第１及び第２ストレージノードと接地との間にドレイン−ソース通路がそれぞれ接続されている第１及び第２駆動トランジスタと、前記第１及び第２ストレージノードと電源との間に接続されている第１及び第２負荷素子と、前記第１及び第２ストレージノードと一対のデータライン（又はビットライン）との間にドレイン−ソース通路がそれぞれ接続されている第１及び第２スイッチングトランジスタとから構成される。
第１及び第２駆動トランジスタのゲートは、第２及び第１ストレージノードとそれぞれ接続され、第１及び第２スイッチングトランジスタのゲートはワードラインと接続される。
【０００３】
一般に、ＳＲＡＭセルは、前記負荷素子の製造形態に応じて下記の３種に分類することができる。すなわち、四つのトランジスタ（すなわち、第１及び第２駆動トランジスタと第１及び第２スイッチングトランジスタ）が形成されている半導体基板の絶縁層上に形成された多結晶シリコンのような高抵抗物質層を負荷素子として用いる高抵抗ＳＲＡＭセルと、前記四つのトランジスタが形成されている半導体基板の絶縁層上に形成された薄膜トランジスタを負荷素子として用いる薄膜トランジスタＳＲＡＭセルと、第１及び第２駆動トランジスタと相補関係にあるトランジスタを負荷素子として用いるために半導体基板に形成されたＣＭＯＳＳＲＡＭセルとがある。前記ＣＭＯＳ ＳＲＡＭセルを一般に完全ＣＭＯＳ ＳＲＡＭセルという。
【０００４】
完全ＣＭＯＳ ＳＲＡＭセルは、高抵抗及び薄膜トランジスタＳＲＡＭセルと比較すると、低電源で低い待機電流、高速動作、良好な動作の安定性及びアルファ粒子の耐久性などの利点を有する。したがって、完全ＣＭＯＳ ＳＲＡＭセルは、上述した利点によりパソコン用のカシー記憶装置（cache memory）、直接アクセス貯蔵装置用の不揮発性バッファメモリ、ロジックＬＳＩ及びマイクロプロセッサ貯蔵装置の分野で広く用いられる。しかしながら、完全ＣＭＯＳ ＳＲＡＭセルは、高密度ＳＲＡＭを実現するためにはそのセルの面積が非常に広いという問題点を有する。
【０００５】
完全ＣＭＯＳ ＳＲＡＭセルにおけるセルの面積を縮小する技術は、アメリカ特許第５，５２１，８６０号に開示されている。この従来の技術によるＳＲＡＭセルは、セル領域の中心に対称となるようにそれぞれ配列された第１及び第２駆動トランジスタ、第１及び第２負荷トランジスタ及び第１及び第２スイッチングトランジスタを備えている。前記第１及び第２駆動トランジスタと第１及び第２スイッチングトランジスタは、Ｎチャンネル型のトランジスタであり、前記第１及び第２負荷トランジスタは、Ｐチャンネル型のトランジスタである。
【０００６】
前記第１及び第２スイッチングトランジスタのゲート電極として作用する第１及び第２ワードラインは、平行に配列されている。前記第１駆動トランジスタと前記第１負荷トランジスタのゲート電極として作用する第１内側セル配線は、前記第２駆動トランジスタと前記第２負荷トランジスタのドレイン領域と接続され、前記第２駆動トランジスタと前記第２負荷トランジスタのゲート電極として作用する第２内側セル配線は、前記第１駆動トランジスタと前記第１負荷トランジスタのドレイン領域と接続される。
【０００７】
前記第１及び第２内側セル配線は、前記ワードラインに垂直となるように前記ワードラインの間に平行に配列されている。前記第１及び第２駆動トランジスタのソース領域と接続された接地配線と前記第１及び第２負荷トランジスタのソース領域と接続された電源供給配線は、絶縁層を介して前記ワードラインと前記第１及び第２内側セル配線上に配列されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、前記従来の技術によるＳＲＡＭセルでは、第１及び第２内側セル配線と第１及び第２ワードラインは同一の層上に配列され、前記第１及び第２ワードラインとは垂直であり、そのワードラインの間に配列された第１及び第２内側セル配線は、前記平行な二つのワードラインから離隔されるので、その縦横比（セル領域の垂直長対水平長の比）が増加する。したがって、前記ワードラインに垂直なビットライン対の長さが増えることにより、ビットラインの抵抗と寄生容量の増加により、前記セルからデータを高速で読み出し前記セルにデータを高速で書き込む動作は困難であるという問題点が発生する。
【０００９】
さらに、二つの接地配線とこの間の電源供給配線が前記第１及び第２ワードラインと前記第１及び第２内側セル配線にある絶縁層上に配列されるので、セルの垂直長の縮小は、前記接地配線と電源供給配線の各配線幅を縮小することとなり、前記配線の抵抗を増加させる。したがって、各配線の抵抗増加による電圧降下により読み出し及び書き込み動作時、誤動作のおそれがあるので、セルのサイズを縮小することは困難である。
【００１０】
従って、本発明の目的は、ＣＭＯＳ ＳＲＡＭセルの縦横比を縮小することができる半導体メモリ装置を提供することにある。
本発明の他の目的は、接地配線と電源供給配線の電圧降下を防止するように前記各配線の幅を十分に大きくする半導体メモリ装置を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するための本発明は、Ｎチャンネル型の第１及び第２伝達トランジスタ、第１及び第２駆動トランジスタ及びＰチャンネル型の第１及び第２負荷トランジスタを備え、前記各トランジスタは半導体基板内に形成されたソース、チャンネル及びドレイン領域とチャンネル領域上のゲートを有するＳＲＡＭセルにおいて、直列接続された前記第１伝達トランジスタと前記第１駆動トランジスタのドレイン領域により決められた第１共通領域と、直列接続された前記第２伝達トランジスタと前記第２駆動トランジスタのドレイン領域により決められた第２共通領域と、前記第１及び第２共通領域のうち、第１共通領域に隣接する前記第１負荷トランジスタのドレイン領域と、前記第１負荷トランジスタと前記第２共通領域との間に位置する前記第２負荷トランジスタのドレイン領域と、前記第１駆動トランジスタ及び前記第１負荷トランジスタのゲートと前記第２駆動トランジスタ及び前記第２負荷トランジスタのゲートとしてそれぞれ作用するように平行に配列され、第１層の導電層からなる第１及び第２ゲート電極層と、前記第１共通領域を前記第１負荷トランジスタのドレイン領域と前記第２ゲート電極層に接続し、前記第２共通領域を前記第２負荷トランジスタのドレイン領域と前記第１ゲート電極層に接続するように前記第１層とは異なる第２層の導電層からなる第１及び第２配線層とを備えることを特徴とするＳＲＡＭセルを提供する。
【００１２】
また、本発明は半導体基板のセル領域に位置する少なくとも一つのメモリセルを備え、前記メモリセルは第１及び第２伝達トランジスタ、第１及び第２駆動トランジスタ及び第１及び第２負荷トランジスタを備え、前記各トランジスタは前記半導体基板に形成されたチャンネル領域の両側にあるソース及びドレイン領域と前記チャンネル領域上にあるゲートを有し、前記第１伝達トランジスタのソース及びドレイン領域中の一つは第１共通領域を提供するために前記第１駆動トランジスタのソース及びドレイン領域中の一つと直列接続され、前記第２伝達トランジスタのソース及びドレイン領域中の一つは第２共通領域を提供するために前記第２駆動トランジスタのソース及びドレイン領域中の一つと直列接続され、前記第１共通領域は前記第１負荷トランジスタのソース及びドレイン領域中の一つと前記第２負荷トランジスタ及び前記第２駆動トランジスタのゲートに接続され、前記第２共通領域は前記第２負荷トランジスタのソース及びドレイン領域中の一つ、前記第１負荷トランジスタ及び前記第１駆動トランジスタのソース及びドレイン領域中の一つ及び前記第１負荷トランジスタ及び前記第１駆動トランジスタのゲートに接続され、前記第１及び第２伝達トランジスタのそれぞれの前記ソース及びドレイン領域中のもう一つは一対のデータラインにそれぞれ接続される半導体メモリ装置において、前記セル領域の前記半導体基板に形成され、前記第１伝達トランジスタ及び前記第１駆動トランジスタの前記ソース及びドレイン領域中のもう一つとチャンネル領域及び前記第１共通領域を提供するために第１方向に伸びる第１活性領域と、前記セル領域の前記半導体基板に前記第１活性領域から離隔形成され、前記第２伝達トランジスタ及び前記第２駆動トランジスタの前記ソース及びドレイン領域中のもう一つとチャンネル領域及び前記第２共通領域を提供するために前記第１方向に伸びる第２活性領域とを含むことを特徴とする半導体メモリ装置を提供する。
【００１３】
さらに、本発明は半導体基板上の複数のセル領域にそれぞれ形成された複数のメモリセルを備え、前記複数のセル領域はその各境界線を決める複数の行と列ラインにより決められ、前記複数の行ラインは交代する第１及び第２行ラインより分割され、前記複数の列ラインは交代する第１及び第２行ラインに分割され、各メモリセルは交差接続された第１及び第２インバータを有するフリップフロップと、このフリップフロップと接続された第１及び第２伝達トランジスタとを備え、前記第１及び第２インバータは接地源と接続するように前記半導体基板内に形成された第１及び第２拡散領域をそれぞれ有する半導体装置において、前記半導体基板に形成された複数の第１ブリッジ領域を備え、各第１ブリッジ領域は前記複数の第１行ラインと前記複数の第１列ラインの各交差点を通してその各交差点に接する四つのセル領域にそれぞれある前記第１拡散領域と接続され、前記半導体基板に形成された複数の第２ブリッジ領域を備え、各第２ブリッジ領域は前記複数の第２行ラインと前記複数の第２列ラインの各交差点を通してその各交差点に接する四つのセル領域にそれぞれある前記第２拡散領域と接続されることにより、各第２行ラインを交差する第２ブリッジ領域は前記各第２行ラインに隣接する二つの第１行ラインをそれぞれ交差する第１ブリッジ領域とずれるように配列されることを特徴とする半導体装置を提供する。
【００１４】
【発明の実施の形態】
本発明の１実施の形態による完全ＣＭＯＳ ＳＲＡＭセルを、添付図面を参照して詳しく説明する。下記の説明においては、特定のエネルギーレベル、厚さ及び導電型といった特定の詳細が提供される。しかしながら、本発明は、これらに限るものでなく、各種の変形が当該技術分野における通常の知識を持つ者により可能であるのは明らかである。図面において、同一の構成要素又は部分には同一の参照番号又は符号を使用する。
【００１５】
図４は、本発明の１実施の形態による一つのＣＭＯＳ ＳＲＡＭセルのレイアウトを示す拡大平面図であり、図１は、図４の回路図である。
図１及び図４を参照すれば、本発明のＣＭＯＳ ＳＲＡＭセルは、交差接続された第１及び第２インバータＩＮＶ１，ＩＮＶ２を有するフリップフロップと、このフリップフロップと接続された第１及び第２伝達トランジスタＱｔ１，Ｑｔ２とから構成される。
【００１６】
前記第１インバータＩＮＶ１は、第１負荷トランジスタＱｌ１と第１駆動トランジスタＱｄ１を、前記第２インバータＩＮＶ２は、第２負荷トランジスタＱｌ２と第２駆動トランジスタＱｄ２を含む。ここで、第１及び第２伝達トランジスタＱｔ１，Ｑｔ２と第１及び第２駆動トランジスタＱｄ１，Ｑｄ２は第１導電型のチャンネル、すなわちＮチャンネル型の絶縁ゲート電界効果トランジスタであり、第１及び第２負荷トランジスタＱｌ１，Ｑｌ２は第２導電型のチャンネル、すなわちＰチャンネル型の絶縁ゲート電界効果トランジスタである。
【００１７】
前記第１及び第２インバータＩＮＶ１，ＩＮＶ２は、それぞれ接地源（又は接地電圧Ｖss）と接続される第１及び第２拡散領域、すなわち第１及び第２駆動トランジスタＱｄ１，Ｑｄ２のソース領域を含む。また、前記第１及び第２インバータＩＮＶ１，ＩＮＶ２はそれぞれ電源（又は電源電圧Ｖcc）と接続される第３及び第４拡散領域、すなわち第１及び第２負荷トランジスタＱｌ１，Ｑｌ２のソース領域を含む。
【００１８】
半導体基板上のセル領域１０は、２．０×３．２μｍ2 の長方形状を有する。第１及び第２活性領域１２，１４は、半導体基板内に形成され、行方向に長く伸びる。前記第１活性領域１２は、右側角から上部に伸びる部分１７を有しており、前記第２活性領域１４は、左側角から下部に伸びる部分２０を有している。
【００１９】
前記第１活性領域１２には、第１駆動トランジスタＱｄ１のソース及びドレイン領域２２，２４とこれらの間のチャンネル領域及び第１伝達トランジスタＱｔ１のソース及びドレイン領域２６，２８とこれらの間のチャンネル領域が形成される。前記第１伝達トランジスタＱｔ１のドレイン領域２８は、前記第１駆動トランジスタＱｄ１のドレイン領域２４と第１ストレージノード領域Ｎ１を通して共通に接続されている。
【００２０】
前記第２活性領域１４には、第２駆動トランジスタＱｄ２のソース及びドレイン領域３０，３２とこれらの間のチャンネル領域及び第２伝達トランジスタＱｔ２のソース及びドレイン領域３４，３６とこれらの間のチャンネル領域が形成されている。前記第２伝達トランジスタＱｔ２のドレイン領域３６は前記第２駆動トランジスタＱｄ２のドレイン領域３２と第２ストレージノード領域Ｎ２を通して直列に接続されている。
【００２１】
第３活性領域１６は、半導体基板内に形成され、前記第１及び第２活性領域１２，１４のうち、第１活性領域１２と隣接するように行方向に伸びる。前記第３活性領域１６には、第１負荷トランジスタＱｌ１のソース及びドレイン領域３８，４０とこれらの間のチャンネル領域が形成されている。前記第１負荷トランジスタＱｌ１のソース及びドレイン領域３８，４０、チャンネル領域と、前記第１駆動トランジスタＱｄ１のソース及びドレイン領域２２，２４、チャンネル領域は、それぞれ列方向に整列されている。
【００２２】
第４活性領域１８は、半導体基板内に形成され、前記第１及び第２活性領域１２，１４のうち、第２活性領域１４と隣接するように行方向に伸びる。前記第４活性領域１８には、第２負荷トランジスタＱｌ２のソース及びドレイン領域４２，４４、これらの間のチャンネル領域が前記第２駆動トランジスタＱｄ２のソース及びドレイン領域３０，３２、チャンネル領域と列方向に整列されるように形成されている。
【００２３】
第１乃至第４活性領域１２，１４，１６，１８は、分離領域８により分離されている。上述したように、前記第１乃至第４活性領域１２，１４，１６，１８は、セル領域１０内で相互隣接して行方向に伸びるので、従来の技術と比較すると、縦横比の縮小が可能であるという利点を有する。また、第１駆動トランジスタＱｄ１、第１伝達トランジスタＱｔ１及び第１負荷トランジスタＱｌ１のソースとドレイン及びチャンネル領域は、セル領域１０の中心軸Ｃに対して第２駆動トランジスタＱｄ２、第２伝達トランジスタＱｔ２及び第２負荷トランジスタＱｌ２のソースとドレイン及びチャンネル領域とそれぞれ殆ど対称となるように配列されている。したがって、第１及び第２ストレージノード領域Ｎ１，Ｎ２に貯蔵される電荷の貯蔵状態は安定する。
【００２４】
第１ゲート電極層４６は、第１駆動トランジスタＱｄ１のチャンネル領域と第１負荷トランジスタＱｌ１のチャンネル領域上のゲート酸化膜を介して列方向に伸びる。また、第２ゲート電極層４８は、第２駆動トランジスタＱｄ２と第２負荷トランジスタＱｌ２のチャンネル領域上のゲート酸化膜を介して列方向に伸びる。第３ゲート電極層５８は、ゲート酸化膜を介して第１伝達トランジスタＱｔ１のチャンネル領域上で列方向に伸び、セル領域１０の上部角と接するように配列される。第４ゲート電極層６０は、ゲート酸化膜を介して第２伝達トランジスタＱｔ２のチャンネル領域上で列方向に伸び、セル領域１０の下部角と接するように配列される。前記第１乃至第４ゲート電極層４６，４８，５８，６０は、それぞれ同一の物質からなる第１層の導電層である。
【００２５】
前記第１ゲート電極層４６の一端部５０は、第２負荷トランジスタＱｌ２のドレイン領域４４の端部と重なるように分離領域８上に位置する。前記一端部５０は、前記ドレイン領域４４の端部と隣接することもある。また、前記第２ゲート電極層４８の一端部５２は、第１負荷トランジスタＱｌ１のドレイン領域４０の端部と重なるように分離領域８上に位置する。前記一端部５２は、前記ドレイン領域４０の端部と隣接することもある。前記第１ゲート電極層４６、第３ゲート電極層５８は、中心軸Ｃに対して第２ゲート電極層４８、第４ゲート電極層６０とそれぞれ殆ど対称となるように配列される。
【００２６】
第１配線層５４は、第１ストレージ領域Ｎ１を第１負荷トランジスタＱｌ１のドレイン領域４０及び第２ゲート電極層４８と連結するためにＬ字形状を有する。また、第２配線層５６は、第２ストレージ領域Ｎ２を第２負荷トランジスタＱｌ２のドレイン領域４４及び第１ゲート電極層４６と連結するためにＬ字形状を有する。ここで、前記第１及び第２配線層５４，５６は、それぞれ同一な物質からなる第２層の導電層である。また、前記第１配線層５４は、中心軸Ｃに対して第２配線層５６と殆ど対称となるように配列されている。
【００２７】
ワードライン層６２（ＷＬ）は、第１層間絶縁層上で列方向に長く伸びる。前記ワードライン層６２は、上部角に位置する１／２接続開口部６４と下部角に位置する１／２接続開口部６６を通して第３ゲート電極層５８と第４ゲート電極層６０にそれぞれ接続される。前記ワードライン層６２と第１層間絶縁層上には、第２層間絶縁層が沈積される。後述するように、第２層間絶縁層上には、接地配線層と電源配線層が交代に配列される。
【００２８】
図４には電源配線層６８が示されている。前記電源配線層６８は、右側角に位置する１／２接続開口７２を通して第１負荷トランジスタＱｌ１のソース領域３８と接続され、左側角に位置する１／２接続開口７４を通して第２負荷トランジスタＱｌ２のソース領域４２と接続されている。
【００２９】
１／４接続開口７６は、上部の右側角に位置し、セル領域１０内の第１駆動トランジスタＱｄ１のソース領域２２に接地電圧を提供するために右側角に接するセル領域上の接地配線層と接続される。また、１／４接続開口７８は、下部の左側角に位置し、セル領域１０内の第２駆動トランジスタＱｄ２のソース領域３０に接地電圧を提供するために左側角に接するセル領域上の接地配線層と接続される。
【００３０】
電源配線層６８、接地配線層及び第２層間絶縁層上には、第３層間絶縁層が沈積される。前記第３層間絶縁層上には、一対のデータライン８０，８２（ＤＬ，ＤＬ（反転））が行方向に長く伸びるように形成される。前記一対のデータライン８０，８２は相補関係を有する。ここで、データライン８０は、左側角に位置する１／２接続開口８４を通して第１伝達トランジスタＱｔ１のソース領域２６と接続され、データライン８２は、右側角に位置する１／２接続開口８６を通して第２伝達トランジスタＱｔ２のソース領域３４と接続されている。
【００３１】
図２及び図３はこれらの組み合わせにより四つの隣接するセルの拡大平面図である。図２の上部右側のセル領域１０ａは図４のセル領域と同一である。
図２及び図３を参照すれば、四つのセル領域１０ａ〜１０ｄは行ライン１００ａ，１００ｂ，１００ｃと列ライン１０２ａ，１０２ｂ，１０２ｃにより限られる。図示の便宜上、四つの隣接するセルを示したが、多数の四つの隣接するセルが相互接するように行と列で配列される。したがって、セル領域はメモリセルのそれぞれを境界とする多数の行ラインと多数の列ラインにより決められる。行ラインは交代する第１行ラインと第２行ラインに分割され、列ラインは交代する第１列ラインと第２列ラインに分割される。第１行ラインのそれぞれの両側には第１活性領域の対が配列され、第２行ラインのそれぞれの両側には第２活性領域の対が配列されている。
【００３２】
セル領域１０ｂは、列ライン１０２ｂに対してセル領域１０ａと殆ど対称となるように配列され、セル領域１０ｃは、行ライン１００ｂに対してセル領域１０ａと殆ど対称となるように配列されている。また、セル領域１０ｄは、行ライン１００ｂと列ライン１０２ｂの交差点に対してセル領域１０ａと殆ど対称となるように配列されている。したがって、第１行ライン１００ａ，１００ｃのそれぞれの両側には一対の第１活性領域１２が行方向に伸びるように配列される（前記行ライン１００ａの上側の第１活性領域と行ライン１００ｃの下側の第１活性領域は図示せず）。
【００３３】
また、第２行ライン１００ｂの両側には、一対の第２活性領域１４が行方向に伸びるように配列されている。一対の第１活性領域１２を相互連結する第１ブリッジ領域１０４が第１列ライン１０２ａ，１０２ｃに応じて第１列ライン１０２ａ，１０２ｃ及び第１行ライン１００ａ，１００ｃの交差点を通るように、半導体基板内に形成されている。また、第２列ライン１０２ｂと第２行ライン１００ｂとの交差点には、前記一対の第２活性領域１４を相互連結する第２ブリッジ領域１０６が第２列ライン１０２ｂに応じて半導体基板内に形成されている。
【００３４】
したがって、第２行ライン１００ｂ上の第２ブリッジ領域１０６は、隣接する第１行ライン１００ａ又は１００ｃ上の第１ブリッジ領域１０４とずれるように配列されている。したがって、第２ブリッジ領域１０６と接続開口６５を通して接続される接地配線層７０は、隣接する四つのセルの第２駆動トランジスタＱｄ２のソース領域（又は第２接地領域）１４と接続される。
【００３５】
隣接する四つのセルの第２駆動トランジスタＱｄ２のソース領域１４を前記第２ブリッジ領域１０６が共有するので、前記隣接する四つのセルは、第２ブリッジ領域１０６上の接続開口６５の１／４をそれぞれ要する。また、第１行ライン１００ａ，１００ｃ上の第１ブリッジ領域１０４は、それぞれ四つの隣接するセルの第１駆動トランジスタＱｄ１のソース領域（又は第１接地領域）２２を共有する。したがって、前記隣接する四つのセルは、それぞれ第１ブリッジ領域１０４上の接続開口７５の１／４を要するので、接続開口の数を低減することができる。
【００３６】
すなわち、配線のための接続開口７５，６５は、第１行ラインと第１列ラインの交差点及び第２行ラインと第２列ラインの交差点に位置する。かつ、二つの隣接する列ライン上の接続開口７５，６５は、ずれるように配列されている。接地配線層７０は、前記接続開口７５，６５を通して第１及び第２ブリッジ領域１０４，１０６と接続される。
【００３７】
二つの隣接する第１負荷トランジスタＱｌ１のソース領域１６は、第１列ライン１０２ａ，１０２ｃのうち、対応するラインの両側に位置する（ライン１０２ａの右側のソース領域１６とライン１０２ｃの左側のソース領域は図示せず）。したがって、第１列ライン１０２ａにおいて相互隣接する第１負荷トランジスタＱｌ１のソース領域１６は、接続開口１１４を通して電源配線層６８と接続される。かつ、第２列ライン１０２ｂにおいて相互隣接する第２負荷トランジスタＱｌ２のソース領域１８は、接続開口１１０を通して電源配線層６８と接続される。これにより、各行に配列されたセル領域で接続開口１１４と接続開口１１０はずれるように配列される。
【００３８】
電源配線層６８は、接地配線層と交代に配列されて列方向に伸び、各電源配線層６８は、接続開口１１０，１１４を通して第１及び第２負荷トランジスタＱｌ１、Ｑｌ２のソース領域と接続される。したがって、各電源配線層から供給される電源は、二つの隣接する列の負荷トランジスタに印加される。
【００３９】
上述したように、各列に配列されたメモリセル上に電源配線層又は接地配線層が位置する。したがって、各セルの面積の縮小にもかかわらず、電源配線層と接地配線層の各幅が十分に増加するので、電源配線層と接地配線層の抵抗を低減することができる。
【００４０】
第１伝達トランジスタＱｔ１のソース領域２６が共通に接続される領域、すなわち第１接触領域２５は、第２列ライン１０２ｂと交差する。前記第１接触領域２５は、接続開口１２０を通して行方向に伸びて対応するデータライン８０（ＤＬ）と接続される。かつ、第２伝達トランジスタＱｔ２のソース領域３４が共通に接続される領域、すなわち第２接続領域３５は、第１列ライン１０２ａ，１０２ｃと交差する。前記第２接続領域３５は、接続開口１２４を通して行方向に伸びて対応するデータライン８２（ＤＬ）と接続される。
【００４１】
以下、図４乃至図１０を参照して本発明の実施例による完全ＣＭＯＳ ＳＲＡＭセルの製造方法を説明する。
図１０は図３のライン９−９’による断面図であり、図５乃至図９は図４のＣＭＯＳ ＳＲＡＭセルの製造過程における順次的な層を示す平面図である。
【００４２】
Ｐ型の半導体基板１の表面に通常の薄いトレンチ分離技術を用いて素子を分離するためのトレンチ分離層２が形成される。トレンチは、０．４〜０．６μｍの範囲の深さを有する。トレンチ内にはＴＥＯＳのＳｉＯ2 が充填される。前記トレンチ分離層２は、通常のＬＯＣＯＳ技術により形成することもできる。前記トレンチ分離層２の形成後、Ｎ型のウェル３とＰ型のウェル４が形成される。前記Ｎ型のウェル３は、約１×１０13イオン／ｃｍ2 のドーズ、３００〜４００Ｋｅｖのエネルギーで砒素のイオン注入により約０．４μｍの深さで形成される。
【００４３】
前記Ｐ型のウェル４は約３×１０13イオン／ｃｍ2 のドーズ、１７０〜２００Ｋｅｖのエネルギーでボロンのイオン注入により約０．６μｍの深さで形成される。図５に示したように、Ｎチャンネル型のＩＧＦＥＴを形成するための第１及び第２活性領域１２，１４は、トレンチ分離層２により決められ、Ｐチャンネル型のＩＧＦＥＴを形成するための第３及び第４活性領域１６，１８は、トレンチ分離層２により決められる。
【００４４】
基板の表面には、ゲート酸化膜層６が約６０Åの厚さで形成される。ゲート酸化膜層６上には、多結晶シリコン層が沈積され、通常の写真食刻工程により図６に示したように、ゲート電極層４６，４８，５８，６０用のパターンが形成される。その後、低濃度でドーピングされたソース及びドレイン領域を形成するために低濃度のイオン注入が行われる。低濃度のＮ、すなわちＮ−のイオン注入を行うために第３及び第４活性領域１６，１８の上にイオン注入マスキング層が形成される。
【００４５】
その後、１〜５×１０13イオン／ｃｍ2 のドーズ、２０〜３０Ｋｅｖのエネルギーで砒素のイオン注入が図６の第１及び第２活性領域１２，１４で行われる。前記イオン注入マスキングの除去後、Ｐ−のイオン注入のために、第１及び第２活性領域１２，１４の上にイオン注入マスキング層が形成される。その後、１〜５×１０13イオン／ｃｍ2 のドーズ、３０〜４０ＫｅｖのエネルギーでＢＦ2 のイオン注入が図６の第３及び第４活性領域１６，１８で行われる。前記イオン注入マスキング層の除去後、ゲート電極層４６，４８，５８，６０の側壁上に側壁スペーサ７が形成される。その後、高濃度のイオン注入が行われる。
【００４６】
高濃度のＮ、すなわちＮ＋のイオン注入は第１及び第２活性領域１２，１４で行われる。高濃度のＰ、すなわちＰ＋イオン注入は第３及び第４活性領域１６，１８で行われる。Ｎ＋イオン注入は砒素イオンにより１〜７×１０15イオン／ｃｍ2 のドーズ、５０〜７０Ｋｅｖのエネルギーで行われ、Ｐ＋イオン注入はボロンイオンにより１〜７×１０15イオン／ｃｍ2 のドーズ、５０〜７０Ｋｅｖのエネルギーで行われる。
【００４７】
高濃度でドーピングされた多結晶層上には、高融点金属又は多結晶シリサイド層が形成できる。その後、約２００Åの厚さを有するシリコン窒化膜層９が全面に沈積される。次に、通常のボーダレス接続（borderless contact）技術を用いて第１及び第２配線層５４，５６と接地層及び電源層とデータライン層を接続するための接続部が図７に示したように形成される。図７からわかるように、接触窓のそれぞれが接続される領域により取り囲まれた縁部を要しないので、集積密度が増加する。通常の写真食刻法により接触窓が形成された後、ＴｉとＴｉＮの２層が通常のスパッタリングにより約５００Åの厚さで沈積され、図７に示したようにパタニングされる。その後、基板の表面には約８０００Åの厚さを有するＴＥＯＳのような第１層間絶縁層９が沈積される。
【００４８】
図８に示したように、接続開口６４，６６が下部の第３及び第４ゲート電極層５８，６０を露出するために第１層間絶縁層９内に形成される。通常のタングステンダマシン（Damascene ）技術によりタングステン金属のワードラインが形成される。次いで、約４０００Åの厚さを有するＴＥＯＳのような第２層間絶縁層１４０が沈積される。その後、図９に示したように、接続開口７２，７４，７６，７８，７９が形成され、タングステンプラグがその接続開口内に形成される。また、約６０００Åの厚さのアルミニウム層がその全面に沈積される。その後、電源配線層７０と接地配線層６８及びデータラインと接続パッド層１３２，１３４が通常の写真食刻法により形成される。絶縁層の沈積後、化学機械研磨法（ＣＭＰ）を用いて平坦化した後、約４０００Åの厚さを有するＴＥＯＳのような第３層間絶縁層１５０が形成される。
【００４９】
その後、図４に示したように、データライン８０，８２を形成するために接続開口８４，８６が形成され、タングステンプラグが接続開口８４，８６内に形成される。その後、約６０００Åの厚さのアルミニウムがその全面に沈積され、データライン８０，８２を形成するためにパタニングされる。
【００５０】
【発明の効果】
上述したように、本発明によるＳＲＡＭセル領域は、行方向に伸びる複数対の第１活性領域と複数対の第２活性領域を備え、各対の第１活性領域を連結する第１ブリッジ領域と各対の第２活性領域を連結する第２ブリッジ領域を備える。前記第１ブリッジ領域はそれぞれ四つの隣接するセルの第１駆動トランジスタのソース領域と接続され、前記第２ブリッジ領域はそれぞれ四つの隣接するセルの第２駆動トランジスタのソース領域と接続される。
【００５１】
したがって、前記第１及び第２ブリッジ領域に形成される接続開口はそれぞれ四つの隣接するセルを共有するので、接地接続開口の数を低減することができる。
【００５２】
また、接地配線層と電源配線層は交代に列方向に伸びて対応する列のメモリセル上に形成されるので、接地配線層と電源配線層の各幅を各メモリセルのサイズの縮小にもかかわらず、増加させることができる。これにより、接地配線層と電源配線層の各抵抗を減少させることができる。
【００５３】
さらに、第１及び第２ゲート電極層はそれぞれ駆動トランジスタと伝達トランジスタの直列接続領域、すなわち共通ドレイン領域をオーバーラップせず、ＳＲＡＭセルを構成する構成要素が形成される活性領域を一方向に伸び、半導体基板内に形成されるので、セルのサイズを縮小することができる。ＳＲＡＭセルを構成する構成要素は所定の軸に対して対称となるように配列されるので、データの貯蔵状態は安定する。
【図面の簡単な説明】
【図１】 本発明による完全ＣＭＯＳ ＳＲＡＭセルの等価回路図である。
【図２】 本発明による四つの隣接するセルの平面図である。
【図３】 本発明による四つの隣接するセルの平面図である。
【図４】 本発明による一つのセルの平面図である。
【図５】 本発明による図２及び図３のセルを製造するための層を示す平面図である。
【図６】 本発明による図２及び図３のセルを製造するための層を示す平面図である。
【図７】 本発明による図２及び図３のセルを製造するための層を示す平面図である。
【図８】 本発明による図２及び図３のセルを製造するための層を示す平面図である。
【図９】 本発明による図２及び図３のセルを製造するための層を示す平面図である。
【図１０】 図４のライン９−９’による断面図である。
【符号の説明】
ＩＮＶ１，ＩＮＶ２…第１、第２インバータ、
Ｑｔ１，Ｑｔ２…第１、第２伝達トランジスタ、
ＱＩ１，ＱＩ２…第１、第２負荷トランジスタ、
Ｑｄ１，Ｑｄ２…第１、第２駆動トランジスタ、
８…分離領域、
１０（１０ａ〜１０ｄ）…セル領域、
１２，１４，１６，１８…第１、第２、第３、第４活性領域、
２２，２６，３０，３４，３８…ソース領域、
２４，２８，３２，３６，４０，４４…ドレイン領域、
４６，４８，５８，６０…第１、第２、第３、第４ゲート電極層、
５４，５６…第１、第２配線層、
６２…ワードライン層、
６４，６６…１／２接続開口、
６８…電源配線層、
７６，７８…１／４接続開口、
８０，８２…データライン、
１００ａ〜１００ｃ…行ライン、
１０２ａ〜１０２ｃ…列ライン。
Claims (5)
- 半導体基板上の複数のセル領域にそれぞれ形成された基幹となる電源配線層を有するメモリセルと、基幹となる接地配線層を有するメモリセル、の二種類かつ複数のメモリセルを備え、前記複数のセル領域は、その各境界線を決める複数の行と列ラインにより決められ、前記複数の行ラインは交代する第１及び第２行ラインに分割され、前記複数の列ラインは交代する第１及び第２列ラインに分割され、各メモリセルは交差接続された第１及び第２インバータを有するフリップフロップと、このフリップフロップと接続された第１及び第２伝達トランジスタとを備え、前記第１及び第２インバータは接地源と接続するように前記半導体基板内に形成された第１及び第２拡散領域をそれぞれ有する半導体装置であって、
前記半導体基板内に形成され、前記複数の第１行ラインと前記複数の第１列ラインの各交差点を通してその各交差点に接する四つのセル領域にそれぞれある前記第１拡散領域と接続される複数の第１ブリッジ領域と、
前記半導体基板内に形成され、前記複数の第２行ラインと前記複数の第２列ラインの各交差点を通してその各交差点に接する四つのセル領域にそれぞれある前記第２拡散領域と接続される複数の第２ブリッジ領域と、を備え、
前記二種類のメモリセルは、行方向に交互に配列され、かつ、前記第１ブリッジ領域と前記第２ブリッジ領域とは行方向及び列方向のいずれにもずれるように配列され、
前記基幹となる電源配線層および接地配線層はメモリセルに対して列方向に延びるように形成され、
前記第１拡散領域及び前記第２拡散領域は、それぞれ、前記第１ブリッジ領域及び前記第２ブリッジ領域を介して、前記基幹となる接地配線層と電気的に接続されることを特徴とする半導体装置。 - 前記各メモリセルの前記第１拡散領域は、前記第１インバータを構成するＮチャンネル型の第１駆動トランジスタのソース領域であり、前記各メモリセルの前記第２拡散領域は、前記第２インバータを構成するＮチャンネル型の第２駆動トランジスタのソース領域であることを特徴とする請求項１に記載の半導体装置。
- 前記各メモリセルの前記第１及び第２インバータは、電源との接続のために前記半導体基板内に形成された第３及び第４拡散領域をそれぞれ備え、各第１列ラインに接するセル領域内の前記第３拡散領域は、前記各第１列ラインの両側に行方向に平行な直線関係で配列され、各第２列ラインに接するセル領域内の前記第４拡散領域は、前記各第２列ラインの両側に前記行方向に平行な直線関係で配列されることを特徴とする請求項１に記載の半導体装置。
- 前記基幹となる接地配線層から行方向に突出して延び、前記接地源を供給するために層間絶縁層に形成された接続開口を通して前記第１及び第２ブリッジ領域と接続される接地配線層と、前記基幹となる電源配線層から行方向に突出して延び、前記電源を供給するために前記層間絶縁層に形成された接続開口を通して前記第３及び第４拡散領域と接続される電源配線層を備えることを特徴とする請求項３に記載の半導体装置。
- 前記接地源を供給するための前記接続開口は、それぞれ前記各交差点に位置し、前記電源を供給するための前記接続開口は、前記直線関係で配列された第３拡散領域と交差する前記第１列ライン上の部分及び前記直線関係で配列された第４拡散領域と交差する第２列ライン上の部分に配列されることを特徴とする請求項４に記載の半導体装置。
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