JP3897916B2 - Cmosスタティックランダムアクセスメモリ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に、CMOSスタティックランダムアクセスメモリ(SRAM)装置に関する。
【0002】
【従来の技術】
通常のSRAMセルは、第1及び第2ストレージノードと接地との間にドレイン−ソース通路がそれぞれ接続されている第1及び第2駆動トランジスタと、前記第1及び第2ストレージノードと電源との間に接続されている第1及び第2負荷素子と、前記第1及び第2ストレージノードと一対のデータライン(又はビットライン)との間にドレイン−ソース通路がそれぞれ接続されている第1及び第2スイッチングトランジスタとから構成される。
第1及び第2駆動トランジスタのゲートは、第2及び第1ストレージノードとそれぞれ接続され、第1及び第2スイッチングトランジスタのゲートはワードラインと接続される。
【0003】
一般に、SRAMセルは、前記負荷素子の製造形態に応じて下記の3種に分類することができる。すなわち、四つのトランジスタ(すなわち、第1及び第2駆動トランジスタと第1及び第2スイッチングトランジスタ)が形成されている半導体基板の絶縁層上に形成された多結晶シリコンのような高抵抗物質層を負荷素子として用いる高抵抗SRAMセルと、前記四つのトランジスタが形成されている半導体基板の絶縁層上に形成された薄膜トランジスタを負荷素子として用いる薄膜トランジスタSRAMセルと、第1及び第2駆動トランジスタと相補関係にあるトランジスタを負荷素子として用いるために半導体基板に形成されたCMOSSRAMセルとがある。前記CMOS SRAMセルを一般に完全CMOS SRAMセルという。
【0004】
完全CMOS SRAMセルは、高抵抗及び薄膜トランジスタSRAMセルと比較すると、低電源で低い待機電流、高速動作、良好な動作の安定性及びアルファ粒子の耐久性などの利点を有する。したがって、完全CMOS SRAMセルは、上述した利点によりパソコン用のカシー記憶装置(cache memory)、直接アクセス貯蔵装置用の不揮発性バッファメモリ、ロジックLSI及びマイクロプロセッサ貯蔵装置の分野で広く用いられる。しかしながら、完全CMOS SRAMセルは、高密度SRAMを実現するためにはそのセルの面積が非常に広いという問題点を有する。
【0005】
完全CMOS SRAMセルにおけるセルの面積を縮小する技術は、アメリカ特許第5,521,860号に開示されている。この従来の技術によるSRAMセルは、セル領域の中心に対称となるようにそれぞれ配列された第1及び第2駆動トランジスタ、第1及び第2負荷トランジスタ及び第1及び第2スイッチングトランジスタを備えている。前記第1及び第2駆動トランジスタと第1及び第2スイッチングトランジスタは、Nチャンネル型のトランジスタであり、前記第1及び第2負荷トランジスタは、Pチャンネル型のトランジスタである。
【0006】
前記第1及び第2スイッチングトランジスタのゲート電極として作用する第1及び第2ワードラインは、平行に配列されている。前記第1駆動トランジスタと前記第1負荷トランジスタのゲート電極として作用する第1内側セル配線は、前記第2駆動トランジスタと前記第2負荷トランジスタのドレイン領域と接続され、前記第2駆動トランジスタと前記第2負荷トランジスタのゲート電極として作用する第2内側セル配線は、前記第1駆動トランジスタと前記第1負荷トランジスタのドレイン領域と接続される。
【0007】
前記第1及び第2内側セル配線は、前記ワードラインに垂直となるように前記ワードラインの間に平行に配列されている。前記第1及び第2駆動トランジスタのソース領域と接続された接地配線と前記第1及び第2負荷トランジスタのソース領域と接続された電源供給配線は、絶縁層を介して前記ワードラインと前記第1及び第2内側セル配線上に配列されている。
【0008】
【発明が解決しようとする課題】
しかしながら、前記従来の技術によるSRAMセルでは、第1及び第2内側セル配線と第1及び第2ワードラインは同一の層上に配列され、前記第1及び第2ワードラインとは垂直であり、そのワードラインの間に配列された第1及び第2内側セル配線は、前記平行な二つのワードラインから離隔されるので、その縦横比(セル領域の垂直長対水平長の比)が増加する。したがって、前記ワードラインに垂直なビットライン対の長さが増えることにより、ビットラインの抵抗と寄生容量の増加により、前記セルからデータを高速で読み出し前記セルにデータを高速で書き込む動作は困難であるという問題点が発生する。
【0009】
さらに、二つの接地配線とこの間の電源供給配線が前記第1及び第2ワードラインと前記第1及び第2内側セル配線にある絶縁層上に配列されるので、セルの垂直長の縮小は、前記接地配線と電源供給配線の各配線幅を縮小することとなり、前記配線の抵抗を増加させる。したがって、各配線の抵抗増加による電圧降下により読み出し及び書き込み動作時、誤動作のおそれがあるので、セルのサイズを縮小することは困難である。
【0010】
従って、本発明の目的は、CMOS SRAMセルの縦横比を縮小することができる半導体メモリ装置を提供することにある。
本発明の他の目的は、接地配線と電源供給配線の電圧降下を防止するように前記各配線の幅を十分に大きくする半導体メモリ装置を提供することにある。
【0011】
【課題を解決するための手段】
前記目的を達成するための本発明は、Nチャンネル型の第1及び第2伝達トランジスタ、第1及び第2駆動トランジスタ及びPチャンネル型の第1及び第2負荷トランジスタを備え、前記各トランジスタは半導体基板内に形成されたソース、チャンネル及びドレイン領域とチャンネル領域上のゲートを有するSRAMセルにおいて、直列接続された前記第1伝達トランジスタと前記第1駆動トランジスタのドレイン領域により決められた第1共通領域と、直列接続された前記第2伝達トランジスタと前記第2駆動トランジスタのドレイン領域により決められた第2共通領域と、前記第1及び第2共通領域のうち、第1共通領域に隣接する前記第1負荷トランジスタのドレイン領域と、前記第1負荷トランジスタと前記第2共通領域との間に位置する前記第2負荷トランジスタのドレイン領域と、前記第1駆動トランジスタ及び前記第1負荷トランジスタのゲートと前記第2駆動トランジスタ及び前記第2負荷トランジスタのゲートとしてそれぞれ作用するように平行に配列され、第1層の導電層からなる第1及び第2ゲート電極層と、前記第1共通領域を前記第1負荷トランジスタのドレイン領域と前記第2ゲート電極層に接続し、前記第2共通領域を前記第2負荷トランジスタのドレイン領域と前記第1ゲート電極層に接続するように前記第1層とは異なる第2層の導電層からなる第1及び第2配線層とを備えることを特徴とするSRAMセルを提供する。
【0012】
また、本発明は半導体基板のセル領域に位置する少なくとも一つのメモリセルを備え、前記メモリセルは第1及び第2伝達トランジスタ、第1及び第2駆動トランジスタ及び第1及び第2負荷トランジスタを備え、前記各トランジスタは前記半導体基板に形成されたチャンネル領域の両側にあるソース及びドレイン領域と前記チャンネル領域上にあるゲートを有し、前記第1伝達トランジスタのソース及びドレイン領域中の一つは第1共通領域を提供するために前記第1駆動トランジスタのソース及びドレイン領域中の一つと直列接続され、前記第2伝達トランジスタのソース及びドレイン領域中の一つは第2共通領域を提供するために前記第2駆動トランジスタのソース及びドレイン領域中の一つと直列接続され、前記第1共通領域は前記第1負荷トランジスタのソース及びドレイン領域中の一つと前記第2負荷トランジスタ及び前記第2駆動トランジスタのゲートに接続され、前記第2共通領域は前記第2負荷トランジスタのソース及びドレイン領域中の一つ、前記第1負荷トランジスタ及び前記第1駆動トランジスタのソース及びドレイン領域中の一つ及び前記第1負荷トランジスタ及び前記第1駆動トランジスタのゲートに接続され、前記第1及び第2伝達トランジスタのそれぞれの前記ソース及びドレイン領域中のもう一つは一対のデータラインにそれぞれ接続される半導体メモリ装置において、前記セル領域の前記半導体基板に形成され、前記第1伝達トランジスタ及び前記第1駆動トランジスタの前記ソース及びドレイン領域中のもう一つとチャンネル領域及び前記第1共通領域を提供するために第1方向に伸びる第1活性領域と、前記セル領域の前記半導体基板に前記第1活性領域から離隔形成され、前記第2伝達トランジスタ及び前記第2駆動トランジスタの前記ソース及びドレイン領域中のもう一つとチャンネル領域及び前記第2共通領域を提供するために前記第1方向に伸びる第2活性領域とを含むことを特徴とする半導体メモリ装置を提供する。
【0013】
さらに、本発明は半導体基板上の複数のセル領域にそれぞれ形成された複数のメモリセルを備え、前記複数のセル領域はその各境界線を決める複数の行と列ラインにより決められ、前記複数の行ラインは交代する第1及び第2行ラインより分割され、前記複数の列ラインは交代する第1及び第2行ラインに分割され、各メモリセルは交差接続された第1及び第2インバータを有するフリップフロップと、このフリップフロップと接続された第1及び第2伝達トランジスタとを備え、前記第1及び第2インバータは接地源と接続するように前記半導体基板内に形成された第1及び第2拡散領域をそれぞれ有する半導体装置において、前記半導体基板に形成された複数の第1ブリッジ領域を備え、各第1ブリッジ領域は前記複数の第1行ラインと前記複数の第1列ラインの各交差点を通してその各交差点に接する四つのセル領域にそれぞれある前記第1拡散領域と接続され、前記半導体基板に形成された複数の第2ブリッジ領域を備え、各第2ブリッジ領域は前記複数の第2行ラインと前記複数の第2列ラインの各交差点を通してその各交差点に接する四つのセル領域にそれぞれある前記第2拡散領域と接続されることにより、各第2行ラインを交差する第2ブリッジ領域は前記各第2行ラインに隣接する二つの第1行ラインをそれぞれ交差する第1ブリッジ領域とずれるように配列されることを特徴とする半導体装置を提供する。
【0014】
【発明の実施の形態】
本発明の1実施の形態による完全CMOS SRAMセルを、添付図面を参照して詳しく説明する。下記の説明においては、特定のエネルギーレベル、厚さ及び導電型といった特定の詳細が提供される。しかしながら、本発明は、これらに限るものでなく、各種の変形が当該技術分野における通常の知識を持つ者により可能であるのは明らかである。図面において、同一の構成要素又は部分には同一の参照番号又は符号を使用する。
【0015】
図4は、本発明の1実施の形態による一つのCMOS SRAMセルのレイアウトを示す拡大平面図であり、図1は、図4の回路図である。
図1及び図4を参照すれば、本発明のCMOS SRAMセルは、交差接続された第1及び第2インバータINV1,INV2を有するフリップフロップと、このフリップフロップと接続された第1及び第2伝達トランジスタQt1,Qt2とから構成される。
【0016】
前記第1インバータINV1は、第1負荷トランジスタQl1と第1駆動トランジスタQd1を、前記第2インバータINV2は、第2負荷トランジスタQl2と第2駆動トランジスタQd2を含む。ここで、第1及び第2伝達トランジスタQt1,Qt2と第1及び第2駆動トランジスタQd1,Qd2は第1導電型のチャンネル、すなわちNチャンネル型の絶縁ゲート電界効果トランジスタであり、第1及び第2負荷トランジスタQl1,Ql2は第2導電型のチャンネル、すなわちPチャンネル型の絶縁ゲート電界効果トランジスタである。
【0017】
前記第1及び第2インバータINV1,INV2は、それぞれ接地源(又は接地電圧Vss)と接続される第1及び第2拡散領域、すなわち第1及び第2駆動トランジスタQd1,Qd2のソース領域を含む。また、前記第1及び第2インバータINV1,INV2はそれぞれ電源(又は電源電圧Vcc)と接続される第3及び第4拡散領域、すなわち第1及び第2負荷トランジスタQl1,Ql2のソース領域を含む。
【0018】
半導体基板上のセル領域10は、2.0×3.2μm2 の長方形状を有する。第1及び第2活性領域12,14は、半導体基板内に形成され、行方向に長く伸びる。前記第1活性領域12は、右側角から上部に伸びる部分17を有しており、前記第2活性領域14は、左側角から下部に伸びる部分20を有している。
【0019】
前記第1活性領域12には、第1駆動トランジスタQd1のソース及びドレイン領域22,24とこれらの間のチャンネル領域及び第1伝達トランジスタQt1のソース及びドレイン領域26,28とこれらの間のチャンネル領域が形成される。前記第1伝達トランジスタQt1のドレイン領域28は、前記第1駆動トランジスタQd1のドレイン領域24と第1ストレージノード領域N1を通して共通に接続されている。
【0020】
前記第2活性領域14には、第2駆動トランジスタQd2のソース及びドレイン領域30,32とこれらの間のチャンネル領域及び第2伝達トランジスタQt2のソース及びドレイン領域34,36とこれらの間のチャンネル領域が形成されている。前記第2伝達トランジスタQt2のドレイン領域36は前記第2駆動トランジスタQd2のドレイン領域32と第2ストレージノード領域N2を通して直列に接続されている。
【0021】
第3活性領域16は、半導体基板内に形成され、前記第1及び第2活性領域12,14のうち、第1活性領域12と隣接するように行方向に伸びる。前記第3活性領域16には、第1負荷トランジスタQl1のソース及びドレイン領域38,40とこれらの間のチャンネル領域が形成されている。前記第1負荷トランジスタQl1のソース及びドレイン領域38,40、チャンネル領域と、前記第1駆動トランジスタQd1のソース及びドレイン領域22,24、チャンネル領域は、それぞれ列方向に整列されている。
【0022】
第4活性領域18は、半導体基板内に形成され、前記第1及び第2活性領域12,14のうち、第2活性領域14と隣接するように行方向に伸びる。前記第4活性領域18には、第2負荷トランジスタQl2のソース及びドレイン領域42,44、これらの間のチャンネル領域が前記第2駆動トランジスタQd2のソース及びドレイン領域30,32、チャンネル領域と列方向に整列されるように形成されている。
【0023】
第1乃至第4活性領域12,14,16,18は、分離領域8により分離されている。上述したように、前記第1乃至第4活性領域12,14,16,18は、セル領域10内で相互隣接して行方向に伸びるので、従来の技術と比較すると、縦横比の縮小が可能であるという利点を有する。また、第1駆動トランジスタQd1、第1伝達トランジスタQt1及び第1負荷トランジスタQl1のソースとドレイン及びチャンネル領域は、セル領域10の中心軸Cに対して第2駆動トランジスタQd2、第2伝達トランジスタQt2及び第2負荷トランジスタQl2のソースとドレイン及びチャンネル領域とそれぞれ殆ど対称となるように配列されている。したがって、第1及び第2ストレージノード領域N1,N2に貯蔵される電荷の貯蔵状態は安定する。
【0024】
第1ゲート電極層46は、第1駆動トランジスタQd1のチャンネル領域と第1負荷トランジスタQl1のチャンネル領域上のゲート酸化膜を介して列方向に伸びる。また、第2ゲート電極層48は、第2駆動トランジスタQd2と第2負荷トランジスタQl2のチャンネル領域上のゲート酸化膜を介して列方向に伸びる。第3ゲート電極層58は、ゲート酸化膜を介して第1伝達トランジスタQt1のチャンネル領域上で列方向に伸び、セル領域10の上部角と接するように配列される。第4ゲート電極層60は、ゲート酸化膜を介して第2伝達トランジスタQt2のチャンネル領域上で列方向に伸び、セル領域10の下部角と接するように配列される。前記第1乃至第4ゲート電極層46,48,58,60は、それぞれ同一の物質からなる第1層の導電層である。
【0025】
前記第1ゲート電極層46の一端部50は、第2負荷トランジスタQl2のドレイン領域44の端部と重なるように分離領域8上に位置する。前記一端部50は、前記ドレイン領域44の端部と隣接することもある。また、前記第2ゲート電極層48の一端部52は、第1負荷トランジスタQl1のドレイン領域40の端部と重なるように分離領域8上に位置する。前記一端部52は、前記ドレイン領域40の端部と隣接することもある。前記第1ゲート電極層46、第3ゲート電極層58は、中心軸Cに対して第2ゲート電極層48、第4ゲート電極層60とそれぞれ殆ど対称となるように配列される。
【0026】
第1配線層54は、第1ストレージ領域N1を第1負荷トランジスタQl1のドレイン領域40及び第2ゲート電極層48と連結するためにL字形状を有する。また、第2配線層56は、第2ストレージ領域N2を第2負荷トランジスタQl2のドレイン領域44及び第1ゲート電極層46と連結するためにL字形状を有する。ここで、前記第1及び第2配線層54,56は、それぞれ同一な物質からなる第2層の導電層である。また、前記第1配線層54は、中心軸Cに対して第2配線層56と殆ど対称となるように配列されている。
【0027】
ワードライン層62(WL)は、第1層間絶縁層上で列方向に長く伸びる。前記ワードライン層62は、上部角に位置する1/2接続開口部64と下部角に位置する1/2接続開口部66を通して第3ゲート電極層58と第4ゲート電極層60にそれぞれ接続される。前記ワードライン層62と第1層間絶縁層上には、第2層間絶縁層が沈積される。後述するように、第2層間絶縁層上には、接地配線層と電源配線層が交代に配列される。
【0028】
図4には電源配線層68が示されている。前記電源配線層68は、右側角に位置する1/2接続開口72を通して第1負荷トランジスタQl1のソース領域38と接続され、左側角に位置する1/2接続開口74を通して第2負荷トランジスタQl2のソース領域42と接続されている。
【0029】
1/4接続開口76は、上部の右側角に位置し、セル領域10内の第1駆動トランジスタQd1のソース領域22に接地電圧を提供するために右側角に接するセル領域上の接地配線層と接続される。また、1/4接続開口78は、下部の左側角に位置し、セル領域10内の第2駆動トランジスタQd2のソース領域30に接地電圧を提供するために左側角に接するセル領域上の接地配線層と接続される。
【0030】
電源配線層68、接地配線層及び第2層間絶縁層上には、第3層間絶縁層が沈積される。前記第3層間絶縁層上には、一対のデータライン80,82(DL,DL(反転))が行方向に長く伸びるように形成される。前記一対のデータライン80,82は相補関係を有する。ここで、データライン80は、左側角に位置する1/2接続開口84を通して第1伝達トランジスタQt1のソース領域26と接続され、データライン82は、右側角に位置する1/2接続開口86を通して第2伝達トランジスタQt2のソース領域34と接続されている。
【0031】
図2及び図3はこれらの組み合わせにより四つの隣接するセルの拡大平面図である。図2の上部右側のセル領域10aは図4のセル領域と同一である。
図2及び図3を参照すれば、四つのセル領域10a〜10dは行ライン100a,100b,100cと列ライン102a,102b,102cにより限られる。図示の便宜上、四つの隣接するセルを示したが、多数の四つの隣接するセルが相互接するように行と列で配列される。したがって、セル領域はメモリセルのそれぞれを境界とする多数の行ラインと多数の列ラインにより決められる。行ラインは交代する第1行ラインと第2行ラインに分割され、列ラインは交代する第1列ラインと第2列ラインに分割される。第1行ラインのそれぞれの両側には第1活性領域の対が配列され、第2行ラインのそれぞれの両側には第2活性領域の対が配列されている。
【0032】
セル領域10bは、列ライン102bに対してセル領域10aと殆ど対称となるように配列され、セル領域10cは、行ライン100bに対してセル領域10aと殆ど対称となるように配列されている。また、セル領域10dは、行ライン100bと列ライン102bの交差点に対してセル領域10aと殆ど対称となるように配列されている。したがって、第1行ライン100a,100cのそれぞれの両側には一対の第1活性領域12が行方向に伸びるように配列される(前記行ライン100aの上側の第1活性領域と行ライン100cの下側の第1活性領域は図示せず)。
【0033】
また、第2行ライン100bの両側には、一対の第2活性領域14が行方向に伸びるように配列されている。一対の第1活性領域12を相互連結する第1ブリッジ領域104が第1列ライン102a,102cに応じて第1列ライン102a,102c及び第1行ライン100a,100cの交差点を通るように、半導体基板内に形成されている。また、第2列ライン102bと第2行ライン100bとの交差点には、前記一対の第2活性領域14を相互連結する第2ブリッジ領域106が第2列ライン102bに応じて半導体基板内に形成されている。
【0034】
したがって、第2行ライン100b上の第2ブリッジ領域106は、隣接する第1行ライン100a又は100c上の第1ブリッジ領域104とずれるように配列されている。したがって、第2ブリッジ領域106と接続開口65を通して接続される接地配線層70は、隣接する四つのセルの第2駆動トランジスタQd2のソース領域(又は第2接地領域)14と接続される。
【0035】
隣接する四つのセルの第2駆動トランジスタQd2のソース領域14を前記第2ブリッジ領域106が共有するので、前記隣接する四つのセルは、第2ブリッジ領域106上の接続開口65の1/4をそれぞれ要する。また、第1行ライン100a,100c上の第1ブリッジ領域104は、それぞれ四つの隣接するセルの第1駆動トランジスタQd1のソース領域(又は第1接地領域)22を共有する。したがって、前記隣接する四つのセルは、それぞれ第1ブリッジ領域104上の接続開口75の1/4を要するので、接続開口の数を低減することができる。
【0036】
すなわち、配線のための接続開口75,65は、第1行ラインと第1列ラインの交差点及び第2行ラインと第2列ラインの交差点に位置する。かつ、二つの隣接する列ライン上の接続開口75,65は、ずれるように配列されている。接地配線層70は、前記接続開口75,65を通して第1及び第2ブリッジ領域104,106と接続される。
【0037】
二つの隣接する第1負荷トランジスタQl1のソース領域16は、第1列ライン102a,102cのうち、対応するラインの両側に位置する(ライン102aの右側のソース領域16とライン102cの左側のソース領域は図示せず)。したがって、第1列ライン102aにおいて相互隣接する第1負荷トランジスタQl1のソース領域16は、接続開口114を通して電源配線層68と接続される。かつ、第2列ライン102bにおいて相互隣接する第2負荷トランジスタQl2のソース領域18は、接続開口110を通して電源配線層68と接続される。これにより、各行に配列されたセル領域で接続開口114と接続開口110はずれるように配列される。
【0038】
電源配線層68は、接地配線層と交代に配列されて列方向に伸び、各電源配線層68は、接続開口110,114を通して第1及び第2負荷トランジスタQl1、Ql2のソース領域と接続される。したがって、各電源配線層から供給される電源は、二つの隣接する列の負荷トランジスタに印加される。
【0039】
上述したように、各列に配列されたメモリセル上に電源配線層又は接地配線層が位置する。したがって、各セルの面積の縮小にもかかわらず、電源配線層と接地配線層の各幅が十分に増加するので、電源配線層と接地配線層の抵抗を低減することができる。
【0040】
第1伝達トランジスタQt1のソース領域26が共通に接続される領域、すなわち第1接触領域25は、第2列ライン102bと交差する。前記第1接触領域25は、接続開口120を通して行方向に伸びて対応するデータライン80(DL)と接続される。かつ、第2伝達トランジスタQt2のソース領域34が共通に接続される領域、すなわち第2接続領域35は、第1列ライン102a,102cと交差する。前記第2接続領域35は、接続開口124を通して行方向に伸びて対応するデータライン82(DL)と接続される。
【0041】
以下、図4乃至図10を参照して本発明の実施例による完全CMOS SRAMセルの製造方法を説明する。
図10は図3のライン9−9’による断面図であり、図5乃至図9は図4のCMOS SRAMセルの製造過程における順次的な層を示す平面図である。
【0042】
P型の半導体基板1の表面に通常の薄いトレンチ分離技術を用いて素子を分離するためのトレンチ分離層2が形成される。トレンチは、0.4〜0.6μmの範囲の深さを有する。トレンチ内にはTEOSのSiO2 が充填される。前記トレンチ分離層2は、通常のLOCOS技術により形成することもできる。前記トレンチ分離層2の形成後、N型のウェル3とP型のウェル4が形成される。前記N型のウェル3は、約1×1013イオン/cm2 のドーズ、300〜400Kevのエネルギーで砒素のイオン注入により約0.4μmの深さで形成される。
【0043】
前記P型のウェル4は約3×1013イオン/cm2 のドーズ、170〜200Kevのエネルギーでボロンのイオン注入により約0.6μmの深さで形成される。図5に示したように、Nチャンネル型のIGFETを形成するための第1及び第2活性領域12,14は、トレンチ分離層2により決められ、Pチャンネル型のIGFETを形成するための第3及び第4活性領域16,18は、トレンチ分離層2により決められる。
【0044】
基板の表面には、ゲート酸化膜層6が約60Åの厚さで形成される。ゲート酸化膜層6上には、多結晶シリコン層が沈積され、通常の写真食刻工程により図6に示したように、ゲート電極層46,48,58,60用のパターンが形成される。その後、低濃度でドーピングされたソース及びドレイン領域を形成するために低濃度のイオン注入が行われる。低濃度のN、すなわちN−のイオン注入を行うために第3及び第4活性領域16,18の上にイオン注入マスキング層が形成される。
【0045】
その後、1〜5×1013イオン/cm2 のドーズ、20〜30Kevのエネルギーで砒素のイオン注入が図6の第1及び第2活性領域12,14で行われる。前記イオン注入マスキングの除去後、P−のイオン注入のために、第1及び第2活性領域12,14の上にイオン注入マスキング層が形成される。その後、1〜5×1013イオン/cm2 のドーズ、30〜40KevのエネルギーでBF2 のイオン注入が図6の第3及び第4活性領域16,18で行われる。前記イオン注入マスキング層の除去後、ゲート電極層46,48,58,60の側壁上に側壁スペーサ7が形成される。その後、高濃度のイオン注入が行われる。
【0046】
高濃度のN、すなわちN+のイオン注入は第1及び第2活性領域12,14で行われる。高濃度のP、すなわちP+イオン注入は第3及び第4活性領域16,18で行われる。N+イオン注入は砒素イオンにより1〜7×1015イオン/cm2 のドーズ、50〜70Kevのエネルギーで行われ、P+イオン注入はボロンイオンにより1〜7×1015イオン/cm2 のドーズ、50〜70Kevのエネルギーで行われる。
【0047】
高濃度でドーピングされた多結晶層上には、高融点金属又は多結晶シリサイド層が形成できる。その後、約200Åの厚さを有するシリコン窒化膜層9が全面に沈積される。次に、通常のボーダレス接続(borderless contact)技術を用いて第1及び第2配線層54,56と接地層及び電源層とデータライン層を接続するための接続部が図7に示したように形成される。図7からわかるように、接触窓のそれぞれが接続される領域により取り囲まれた縁部を要しないので、集積密度が増加する。通常の写真食刻法により接触窓が形成された後、TiとTiNの2層が通常のスパッタリングにより約500Åの厚さで沈積され、図7に示したようにパタニングされる。その後、基板の表面には約8000Åの厚さを有するTEOSのような第1層間絶縁層9が沈積される。
【0048】
図8に示したように、接続開口64,66が下部の第3及び第4ゲート電極層58,60を露出するために第1層間絶縁層9内に形成される。通常のタングステンダマシン(Damascene )技術によりタングステン金属のワードラインが形成される。次いで、約4000Åの厚さを有するTEOSのような第2層間絶縁層140が沈積される。その後、図9に示したように、接続開口72,74,76,78,79が形成され、タングステンプラグがその接続開口内に形成される。また、約6000Åの厚さのアルミニウム層がその全面に沈積される。その後、電源配線層70と接地配線層68及びデータラインと接続パッド層132,134が通常の写真食刻法により形成される。絶縁層の沈積後、化学機械研磨法(CMP)を用いて平坦化した後、約4000Åの厚さを有するTEOSのような第3層間絶縁層150が形成される。
【0049】
その後、図4に示したように、データライン80,82を形成するために接続開口84,86が形成され、タングステンプラグが接続開口84,86内に形成される。その後、約6000Åの厚さのアルミニウムがその全面に沈積され、データライン80,82を形成するためにパタニングされる。
【0050】
【発明の効果】
上述したように、本発明によるSRAMセル領域は、行方向に伸びる複数対の第1活性領域と複数対の第2活性領域を備え、各対の第1活性領域を連結する第1ブリッジ領域と各対の第2活性領域を連結する第2ブリッジ領域を備える。前記第1ブリッジ領域はそれぞれ四つの隣接するセルの第1駆動トランジスタのソース領域と接続され、前記第2ブリッジ領域はそれぞれ四つの隣接するセルの第2駆動トランジスタのソース領域と接続される。
【0051】
したがって、前記第1及び第2ブリッジ領域に形成される接続開口はそれぞれ四つの隣接するセルを共有するので、接地接続開口の数を低減することができる。
【0052】
また、接地配線層と電源配線層は交代に列方向に伸びて対応する列のメモリセル上に形成されるので、接地配線層と電源配線層の各幅を各メモリセルのサイズの縮小にもかかわらず、増加させることができる。これにより、接地配線層と電源配線層の各抵抗を減少させることができる。
【0053】
さらに、第1及び第2ゲート電極層はそれぞれ駆動トランジスタと伝達トランジスタの直列接続領域、すなわち共通ドレイン領域をオーバーラップせず、SRAMセルを構成する構成要素が形成される活性領域を一方向に伸び、半導体基板内に形成されるので、セルのサイズを縮小することができる。SRAMセルを構成する構成要素は所定の軸に対して対称となるように配列されるので、データの貯蔵状態は安定する。
【図面の簡単な説明】
【図1】 本発明による完全CMOS SRAMセルの等価回路図である。
【図2】 本発明による四つの隣接するセルの平面図である。
【図3】 本発明による四つの隣接するセルの平面図である。
【図4】 本発明による一つのセルの平面図である。
【図5】 本発明による図2及び図3のセルを製造するための層を示す平面図である。
【図6】 本発明による図2及び図3のセルを製造するための層を示す平面図である。
【図7】 本発明による図2及び図3のセルを製造するための層を示す平面図である。
【図8】 本発明による図2及び図3のセルを製造するための層を示す平面図である。
【図9】 本発明による図2及び図3のセルを製造するための層を示す平面図である。
【図10】 図4のライン9−9’による断面図である。
【符号の説明】
INV1,INV2…第1、第2インバータ、
Qt1,Qt2…第1、第2伝達トランジスタ、
QI1,QI2…第1、第2負荷トランジスタ、
Qd1,Qd2…第1、第2駆動トランジスタ、
8…分離領域、
10(10a〜10d)…セル領域、
12,14,16,18…第1、第2、第3、第4活性領域、
22,26,30,34,38…ソース領域、
24,28,32,36,40,44…ドレイン領域、
46,48,58,60…第1、第2、第3、第4ゲート電極層、
54,56…第1、第2配線層、
62…ワードライン層、
64,66…1/2接続開口、
68…電源配線層、
76,78…1/4接続開口、
80,82…データライン、
100a〜100c…行ライン、
102a〜102c…列ライン。
Claims (5)
- 半導体基板上の複数のセル領域にそれぞれ形成された基幹となる電源配線層を有するメモリセルと、基幹となる接地配線層を有するメモリセル、の二種類かつ複数のメモリセルを備え、前記複数のセル領域は、その各境界線を決める複数の行と列ラインにより決められ、前記複数の行ラインは交代する第1及び第2行ラインに分割され、前記複数の列ラインは交代する第1及び第2列ラインに分割され、各メモリセルは交差接続された第1及び第2インバータを有するフリップフロップと、このフリップフロップと接続された第1及び第2伝達トランジスタとを備え、前記第1及び第2インバータは接地源と接続するように前記半導体基板内に形成された第1及び第2拡散領域をそれぞれ有する半導体装置であって、
前記半導体基板内に形成され、前記複数の第1行ラインと前記複数の第1列ラインの各交差点を通してその各交差点に接する四つのセル領域にそれぞれある前記第1拡散領域と接続される複数の第1ブリッジ領域と、
前記半導体基板内に形成され、前記複数の第2行ラインと前記複数の第2列ラインの各交差点を通してその各交差点に接する四つのセル領域にそれぞれある前記第2拡散領域と接続される複数の第2ブリッジ領域と、を備え、
前記二種類のメモリセルは、行方向に交互に配列され、かつ、前記第1ブリッジ領域と前記第2ブリッジ領域とは行方向及び列方向のいずれにもずれるように配列され、
前記基幹となる電源配線層および接地配線層はメモリセルに対して列方向に延びるように形成され、
前記第1拡散領域及び前記第2拡散領域は、それぞれ、前記第1ブリッジ領域及び前記第2ブリッジ領域を介して、前記基幹となる接地配線層と電気的に接続されることを特徴とする半導体装置。 - 前記各メモリセルの前記第1拡散領域は、前記第1インバータを構成するNチャンネル型の第1駆動トランジスタのソース領域であり、前記各メモリセルの前記第2拡散領域は、前記第2インバータを構成するNチャンネル型の第2駆動トランジスタのソース領域であることを特徴とする請求項1に記載の半導体装置。
- 前記各メモリセルの前記第1及び第2インバータは、電源との接続のために前記半導体基板内に形成された第3及び第4拡散領域をそれぞれ備え、各第1列ラインに接するセル領域内の前記第3拡散領域は、前記各第1列ラインの両側に行方向に平行な直線関係で配列され、各第2列ラインに接するセル領域内の前記第4拡散領域は、前記各第2列ラインの両側に前記行方向に平行な直線関係で配列されることを特徴とする請求項1に記載の半導体装置。
- 前記基幹となる接地配線層から行方向に突出して延び、前記接地源を供給するために層間絶縁層に形成された接続開口を通して前記第1及び第2ブリッジ領域と接続される接地配線層と、前記基幹となる電源配線層から行方向に突出して延び、前記電源を供給するために前記層間絶縁層に形成された接続開口を通して前記第3及び第4拡散領域と接続される電源配線層を備えることを特徴とする請求項3に記載の半導体装置。
- 前記接地源を供給するための前記接続開口は、それぞれ前記各交差点に位置し、前記電源を供給するための前記接続開口は、前記直線関係で配列された第3拡散領域と交差する前記第1列ライン上の部分及び前記直線関係で配列された第4拡散領域と交差する第2列ライン上の部分に配列されることを特徴とする請求項4に記載の半導体装置。
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