JP4741027B2 - 半導体記憶装置 - Google Patents
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Description
(1)配線の多層化
・微細化に伴って、配線断面積が小さく、配線間隔が狭くなることにより、配線遅延が増大する。これを緩和する為、使用配線層数を増やして配線幅や配線間隔を広げてレイアウトすることが多くなってきており、それに伴ってシステムLSIの配線層数が多層化傾向にある。
・デバイススケーリングあるいは機器の低電力化といったニーズから、LSIは低電源電圧化の傾向にある。しかし一方では、1チップ上に多数の素子が集積化されており、かつ、高速動作のニーズも高い為、消費電流は増大傾向にある。その為、電源幅を太くして電源電位ドロップを抑制する必要性が増しており、使用配線層数が増える傾向にある。
(2)冗長救済技術
・搭載トランジスタ数、特に、搭載メモリ容量がシステムLSIの中で増大傾向にある。その為、従来、DRAM等で用いられていた冗長救済技術がSRAMにも使われ始めている。
参考例1に関して、図面を用いて説明する。本参考例の半導体記憶装置は、ビット線2層型の横型メモリセルで構成されるCMOS型SRAMである。
第1の実施形態に関して、図面を用いて説明する。本実施形態の半導体記憶装置は、ビット線3層型の横型メモリセルで構成されるCMOS型SRAMである。
参考例2に関して、図面を用いて説明する。
参考例3に関して、図面を用いて説明する。
101 Nウェル
102 ウェル境界線
103 拡散層
104 ゲート電極
105 拡散層またはゲート電極と第1層目配線とを接続するコンタクトホール
106 拡散層とゲート電極と第1層目配線とを接続するシェアードコンタクト
107 Nチャネル型アクセストランジスタ
108 Nチャネル型ドライブトランジスタ
109 Pチャネル型ロードトランジスタ
110 メモリセル1ビット分のセル境界枠
111 第1層目配線
112 第2層目配線
113 第1層目と第2層目との接続用ビア部
114 ポジビット線(M2)
115 ネガビット線(M2)
116 VDD電源配線(M2)
117 第3層目配線
118 第2層目と第3層目との接続用ビア部
119 ワード線(M3)
120 VSS電源配線(M3)
201 島形状とした第3層目配線のVSSノード
202 第2層目と第3層目との接続用ビア部
203 第3層目と第4層目との接続用ビア部
204 第4層目VSS電源配線
205 第4層目VDD電源配線
206 メモリセル中に配置した島形状の第3層目配線のVDDノード
207 屈曲型ワード線
208 屈曲型幅太ワード線
300 基板コンタクト用基板コンタクトセル
302 メモリセル
301 基板コンタクトセル中に配置した島形状の第3層目配線のVDDノード
310 冗長救済用ロウデコーダ
311 ロウ冗長用スペアメモリセル
312 カラム冗長用スペアメモリセル
313 ロウデコーダ部
314 制御部
315 データ入出力部
351 ワード線(M2)
352 ポジビット線(M3)
353 ネガビット線(M3)
354 VDD電源配線(M3)
355 VSS電源配線(M3)
401 島形状の第2層目配線のポジビット線接続用ノード
402 島形状の第2層目配線のネガビット線接続用ノード
403 ポジビット線(M3)
404 ネガビット線(M3)
405 第2層目と第3層目とを接続するビア部
406 島形状の第3層目配線のVSSノード
407 ポジビット線(M2)
408 ネガビット線(M2)
409 島形状の第2層目配線のVDDノード
410 VDD配線(M3)
411 屈曲型ワード線(M4)
412 第4層目ワード線と第3層目の島形状パターンとの接続用ビア部
413 VSS配線(M5)
414 第5層目のVSSと第4層目の島形状パターンとの接続用ビア部
415 メモリセル枠
416 第4層目と第3層目とのVSS接続用ビア部
417 島形状の第4層目配線のVSSノード
418 島形状の第4層目配線のVSSノード
419 直線形状のワード線(M4)
Claims (10)
- 半導体基板上に行列状に配置され、各々第1導電型のウェル領域に形成された一対のアクセストランジスタ及び一対のドライブトランジスタと、各々第2導電型のウェル領域に形成された一対のロードトランジスタとで構成され、前記半導体基板上で2つの前記第1導電型のウェル領域の間に前記第2導電型のウェル領域が挟まれるようにウェル領域が行方向に並んで形成され、2つの前記第1導電型のウェル領域のそれぞれに1つずつの前記アクセストランジスタと前記ドライブトランジスタとが形成された行方向に長い形状のCMOS型SRAMセルを複数備え、前記CMOS型SRAMセルを構成するトランジスタの上部に複数の配線層を備えた半導体記憶装置であって、
複数のうちの1つの前記配線層で形成され、それぞれ列方向に延びて同一列の前記CMOS型SRAMセルに接続され、行方向に並んで配置された複数の対をなすビット線と、
前記ビット線と同層の前記配線層で形成され、それぞれ前記対をなすビット線の間に配置され同一列の前記CMOS型SRAMセルに接続される複数のVDD電源配線と、
前記ビット線より1層上の前記配線層で形成され、それぞれ行方向に延びて同一行の前記CMOS型SRAMセルに接続され、列方向に並んで配置された複数のワード線と、
前記ワード線より1層上の前記配線層で形成され、前記CMOS型SRAMセルに接続されるVSS電源配線とを設け、
前記VSS電源配線は、前記VSS電源配線より1層下の配線層で形成されたVSS電源接続用パターンを介して前記CMOS型SRAMセルと接続されており、前記VSS電源配線と前記VSS電源接続用パターンとの接続が1つの前記VSS電源接続用パターンあたり複数のビア部の配置によってなされたことを特徴とする半導体記憶装置。 - 半導体基板上に行列状に配置され、各々第1導電型のウェル領域に形成された一対のアクセストランジスタ及び一対のドライブトランジスタと、各々第2導電型のウェル領域に形成された一対のロードトランジスタとで構成され、前記半導体基板上で2つの前記第1導電型のウェル領域の間に前記第2導電型のウェル領域が挟まれるようにウェル領域が行方向に並んで形成され、2つの前記第1導電型のウェル領域のそれぞれに1つずつの前記アクセストランジスタと前記ドライブトランジスタとが形成された行方向に長い形状のCMOS型SRAMセルを複数備え、前記CMOS型SRAMセルを構成するトランジスタの上部に複数の配線層を備えた半導体記憶装置であって、
複数のうちの1つの前記配線層で形成され、それぞれ列方向に延びて同一列の前記CMOS型SRAMセルに接続され、行方向に並んで配置された複数の対をなすビット線と、
前記ビット線と同層の前記配線層で形成され、それぞれ前記対をなすビット線の間に配置され同一列の前記CMOS型SRAMセルに接続される複数のVDD電源配線と、
前記ビット線より1層上の前記配線層で形成され、それぞれ行方向に延びて同一行の前記CMOS型SRAMセルに接続され、列方向に並んで配置された複数のワード線と、
前記ワード線より1層上の前記配線層で形成され、前記CMOS型SRAMセルに接続されるVSS電源配線とを設け、
前記VSS電源配線が行方向に並んで複数配置され、かつビット線を覆うように配置されたことを特徴とする半導体記憶装置。 - 前記CMOS型SRAMセルの各々の領域は、行方向の幅が列方向の幅の2倍以上である請求項1または2に記載の半導体記憶装置。
- 前記ワード線を屈曲させたことを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記VSS電源配線と同層の配線層で形成され、前記VDD電源配線と接続されるVDD補強配線を設けたことを特徴とする請求項1に記載の半導体記憶装置。
- 前記VDD補強配線と前記VDD電源配線との接続を、前記CMOS型SRAMセルを構成するトランジスタの基板電位確保用基板コンタクトセル領域で行なったことを特徴とする請求項5に記載の半導体記憶装置。
- 前記CMOS型SRAMセルを構成するトランジスタの基板電位確保用基板コンタクトセル領域内で前記ワード線と同層の配線層で形成され、行方向に延びた電源補強配線を設け、前記電源補強配線を前記VDD電源配線または前記VSS電源配線との交差部において前記VDD電源配線または前記VSS電源配線と接続したことを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記VSS電源配線がメッシュ形状であることを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記VSS電源配線を形成する配線層の膜厚が、前記VSS電源配線より下層の配線層の膜厚よりも厚いことを特徴とする請求項1または2に記載の半導体記憶装置。
- カラム冗長回路を持たず、ロウ冗長回路のみを有することを特徴とする請求項1または2に記載の半導体記憶装置。
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