CN117322152A - 半导体集成电路装置 - Google Patents

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CN117322152A CN202280033904.7A CN202280033904A CN117322152A CN 117322152 A CN117322152 A CN 117322152A CN 202280033904 A CN202280033904 A CN 202280033904A CN 117322152 A CN117322152 A CN 117322152A
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Abstract

存储单元(C1)沿Y方向延伸，且包括供给电源电压VSS的电源布线(11)。阱抽头单元(C2)包括电源布线(111、212)和布线(171、271)。电源布线(111、212)沿Y方向延伸，与电源布线(11)电连接，供给电源电压VSS。布线(171、271)形成于M1布线层，沿X方向延伸，与电源布线(11)电连接，供给电源电压VSS。阱抽头单元(C2)向存储单元(C1)的N阱(1)或P型衬底(2、3)供给电源电压VSS。

Description

半导体集成电路装置
技术领域
本公开涉及一种包括存储单元的半导体存储装置。
背景技术
为了实现半导体存储装置的高度集成化而提出了使用埋入式电源布线(BPR：Buried Power Rail)这一做法。该埋入式电源布线是设置于埋入式布线(BuriedInterconnect)层的电源布线，而不是现有技术那样的设置在形成于晶体管的上层的金属布线层的电源布线。
在专利文献1中，SRAM单元(存储单元)的电源布线由埋入式电源布线构成。在专利文献1中，经由埋入式布线向SRAM单元的各晶体管供电。
专利文献1：国际公开第2020/255655号说明书
发明内容
-发明要解决的技术问题-
已经对将Co、Ru、W、Mo等作为用于存储单元的埋入式电源布线的金属这一情况做了研究。这些金属的电阻比现有的设置于晶体管的上层的金属布线层中使用的Cu等材料的电阻大。当电源布线的电阻值变大时，则会由于电源电压下降等而产生半导体存储装置的性能降低、可靠性降低、成品率降低等问题。
在此，在通过增大埋入式电源布线的布线宽度来降低电阻值的情况下，半导体存储装置的面积变大。特别是，由于埋入式电源布线是将电源布线埋入衬底中而形成的，因此不能在有晶体管的源极、漏极以及沟道存在的区域形成埋入式电源布线。其结果，埋入式电源布线的布线宽度的增大关系到半导体存储装置的面积的扩大。虽然也可以考虑增大埋入式电源布线的布线厚度来降低电阻值，但在增大布线厚度方面也会受到限制。
本公开的目的在于：在包括存储单元的半导体存储装置中，电源布线使用埋入式电源布线，并且抑制电源布线的电阻值的增加。
-用于解决技术问题的技术方案-
在本公开的方面中，包括：沿第一方向排列着布置的第一存储子阵列及第二存储子阵列；以及多个阱抽头单元，所述多个阱抽头单元布置在所述第一存储子阵列与所述第二存储子阵列之间，并且俯视时沿垂直于所述第一方向的第二方向排列着布置，所述第一存储子阵列及所述第二存储子阵列分别包括：布置成阵列状的多个存储单元；以及第一埋入式电源布线，所述第一埋入式电源布线形成于埋入式布线层，沿所述第一方向延伸，供给第一电源电压，所述阱抽头单元包括：第二埋入式电源布线，所述第二埋入式电源布线形成于所述埋入式布线层，沿所述第一方向延伸，与所述第一埋入式电源布线电连接，供给所述第一电源电压；以及第一布线，所述第一布线形成于比所述埋入式布线层更上层的布线层，沿所述第二方向延伸，与所述第二埋入式电源布线电连接，供给所述第一电源电压，所述阱抽头单元向所述存储单元的N阱或P型衬底供给第二电源电压。
根据该方面，在阱抽头单元的比埋入式布线层更上层的布线层，形成有供给第一电源电压的第一布线。第一布线经由形成于阱抽头单元的埋入式布线层的第二埋入式电源布线与形成于存储单元的埋入式布线层的第一埋入式布线电连接。这样一来，能够强化存储单元的第一埋入式电源布线的电源，因此在包括存储单元的半导体存储装置中，电源布线能够使用埋入式电源布线，并且抑制电源布线的电阻值的增加。由于阱抽头单元向存储单元的N阱或P型衬底供给第二电源电压，因此能够对存储单元的N阱或P型衬底的电位进行固定。
-发明的效果-
根据本公开，在包括存储单元的半导体存储装置中，电源布线能够使用埋入式电源布线，并且能够抑制电源布线的电阻值的增加。
附图说明
图1是本实施方式所涉及的半导体存储装置所包括的电路块的版图结构的例子。
图2是示出存储单元C1的构成的电路图。
图3是示出存储单元C1的版图结构的例子的俯视图，(a)是单元上部，(b)是单元下部。
图4是示出存储单元C1的版图结构的例子的剖视图。
图5是示出存储单元C1的版图结构的例子的剖视图。
图6是示出阱抽头单元C2的版图结构的例子的俯视图。
图7是示出阱抽头单元C2的版图结构的例子的俯视图。
图8是图1的电路块中的点线段的放大图。
图9是电路块的版图结构的又一个例子。
图10是示出BPR抽头单元C3的版图结构的例子的俯视图，(a)是单元下部，(b)是单元上部。
图11是电路块的版图结构的又一个例子。
图12是示出存储单元C4的版图结构的例子的俯视图，(a)是单元上部，(b)是单元下部。
图13是示出阱抽头单元C5的版图结构的例子的俯视图。
图14是示出阱抽头单元C5的版图结构的例子的俯视图。
图15是示出BPR抽头单元C6的版图结构的又一个例子的俯视图，(a)是单元下部，(b)是单元上部。
图16是示出阱抽头单元C7的版图结构的例子的俯视图。
图17是示出阱抽头单元C7的版图结构的例子的俯视图。
图18是示出存储单元C8的构成的电路图。
图19是示出存储单元C8的版图结构的例子的俯视图，(a)是单元上部，(b)是单元下部。
图20是示出阱抽头单元C9的版图结构的又一个例子的俯视图。
图21是示出阱抽头单元C9的版图结构的又一个例子的俯视图。
具体实施方式
下面，参照附图对实施方式进行说明。在以下的实施方式中，半导体存储装置包括多个存储单元(在本说明书中，适当地简称为单元)，该多个存储单元中的至少一部分例如包括纳米片FET(Field Effect Transistor：场效应晶体管)。纳米片FET是用供电流流动的薄片(纳米片)形成的FET。纳米片例如由硅形成。在本公开中，将形成在纳米片的两端且构成成为纳米片FET的源极或漏极的端子的半导体层部称为“焊盘”。
在本公开中，“VDD”“VSS”表示电源电压或电源本身。在以下说明中，在图1等俯视图中，将图面横向设为X方向(相当于第二方向)，将图面纵向设为Y方向(相当于第一方向)，将垂直于衬底面的方向设为Z方向。
在本公开中，适当地将晶体管的源极及漏极称为晶体管的“节点”。也就是说，晶体管的一个节点是指晶体管的源极或漏极，晶体管的两个节点是指晶体管的源极与漏极。
(实施方式)
(电路块的版图结构)
图1是实施方式所涉及的半导体存储装置所包括的电路块的版图结构的例子。图1示意性地示出各单元的布置、埋入式布线层中的埋入式电源布线、M2布线层中的电源布线，并示出埋入式电源布线与M2布线层中的电源布线之间的连接关系。
在图1的版图中，阱抽头单元部A2布置在电路块的图面上端及图面下端、以及存储子阵列A1彼此之间。
在各存储子阵列A1中布置有多个存储单元C1(SRAM单元)。具体而言，在存储子阵列A1中，以阵列状的方式在X方向上布置有六个存储单元C1、在Y方向上布置有八个存储单元C1。在各存储子阵列A1中，存储单元C1在X方向上交替地排列着布置有：沿正方向布置的存储单元、和沿X方向颠倒过来后的存储单元。在各存储子阵列A1中，存储单元C1在Y方向上交替排列着布置有：沿正方向布置的存储单元、和沿Y方向颠倒过来后的存储单元。
在阱抽头单元部A2中，阱抽头单元C2沿X方向排列着布置。阱抽头单元C2是为了固定各存储单元C1的N阱及P型衬底的电位而设置的，详细情况将在后面叙述。
如图1所示，在布置在存储子阵列A1中的存储单元C1与沿X方向相邻的存储单元C1之间的边界处，形成有沿Y方向延伸的电源布线11(12)。电源布线11(12)与形成于阱抽头单元C2的电源布线111(112)、211(212)相连，该阱抽头单元C2布置在阱抽头单元部A2中，详细情况在后面叙述。电源布线111(112)、211(212)分别形成于埋入式布线层，与形成于M2布线层的、供给电源电压VSS的布线171、271相连。由于利用布线171、271能够强化形成于埋入式布线层的电源布线11(12)的电源，因此电源布线能够使用埋入式电源布线，并且能够抑制电源布线的电阻值的增加。
(存储单元的电路结构)
图2是示出存储单元C1的构成的电路图。如图2所示，在存储单元C1中，由负载晶体管PU1、PU2、驱动晶体管PD1、PD2以及存取晶体管PG1、PG2构成存储单元电路。负载晶体管PU1、PU2为P型FET，驱动晶体管PD1、PD2以及存取晶体管PG1、PG2为N型FET。
负载晶体管PU1设置在电源电压VDD与第一节点NA之间，驱动晶体管PD1设置在第一节点NA与电源电压VSS之间。负载晶体管PU1的栅极及驱动晶体管PD1的栅极与第二节点NB相连，而构成反相器INV1。负载晶体管PU2设置在电源VDD与第二节点NB之间，驱动晶体管PD2设置在第二节点NB与电源VSS之间。负载晶体管PU2的栅极及驱动晶体管PD2的栅极与第一节点NA相连，而构成反相器INV2。也就是说，一反相器的输出与另一反相器的输入相连，这样即构成锁存器。
存取晶体管PG1设置在位线BL与第一节点NA之间，存取晶体管PG1的栅极与字线WL相连。存取晶体管PG2设置在位线BLB与第二节点NB之间，存取晶体管PG2的栅极与字线WL相连。需要说明的是，位线BL、BLB构成互补位线对。
在存储单元电路中，将构成互补位线对的位线BL、BLB分别驱动到高电平、低电平，并将字线WL驱动到高电平后，高电平即被写入第一节点NA，低电平即被写入第二节点NB。另一方面，将位线BL、BLB分别驱动到低电平、高电平，并将字线WL驱动到高电平后，低电平即被写入第一节点NA，高电平即被写入第二节点NB。之后，若在数据已分别被写入第一节点NA及第二节点NB的状态下将字线WL驱动到低电平，锁存状态则会确定下来，已被写入第一节点NA及第二节点NB的数据得到保存。
当预先将位线BL、BLB预充电到高电平，并将字线WL驱动到高电平后，位线BL、BLB的状态便会分别按照已被写入第一节点NA及第二节点NB的数据确定下来，因此能够从存储器单元读出数据。具体而言，如果第一节点NA为高电平且第二节点NB为低电平，则位线BL保持高电平，位线BLB被放电到低电平。另一方面，如果第一节点NA为低电平且第二节点NB为高电平，则位线BL被放电到低电平，位线BLB保持高电平。
正如以上所说明的那样，存储单元C1通过控制位线BL、BLB及字线WL，而具有向存储单元写入数据、保存数据及从存储单元读出数据的功能。
(存储单元的版图结构)
图3～图5是示出存储单元C1的版图结构的例子的图，图3的(a)、(b)是俯视图，图4的(a)～(c)及图5的(a)、(b)是俯视时沿横向剖开的剖视图。具体而言，图3的(a)示出单元上部即M1、M2布线层，图3的(b)示出单元下部即比M1、M2布线层更下层且包含纳米片FET的部分。图4的(a)示出沿线X1-X1’剖开的剖面，图4的(b)示出沿线X2-X2’剖开的剖面，图4的(c)示出沿线X3-X3’剖开的剖面，图5的(a)示出沿线X4-X4’剖开的剖面，图5的(b)示出沿线X5-X5’剖开的剖面。
需要说明的是，在以下说明中，在图3等俯视图中纵横延伸的实线和在图4等剖视图中纵向延伸的实线示出设计时用于布置部件的网格。网格在X方向上等间距布置，在Y方向上也等间距布置。需要说明的是，网格间距在X方向和Y方向上既可以相同也可以不同。网格间距也可以每层都不同。而且，各部件并非必须布置在网格上。不过，从抑制制造偏差的观点出发，部件优选布置在网格上。
如图3的(b)所示，形成有沿Y方向延伸至单元的图面上下两端的电源布线11、12。电源布线11、12分别是形成于埋入式布线层的埋入式电源布线(BPR：Buried Power Rail)。电源布线11、12分别形成在单元的图面左右两端。电源布线11、12供给电源电压VSS。
在N阱1上形成有负载晶体管PU1、PU2。在P型衬底2上形成有存取晶体管PG2及驱动晶体管PD2。在P型衬底3上形成有驱动晶体管PD1及存取晶体管PG1。
如图3的(b)所示，形成有沿X方向及Y方向扩展的纳米片(nanosheet)21～26。纳米片21～26分别构成存取晶体管PG2、PU1、驱动晶体管PD1、PD2、负载晶体管PU2以及存取晶体管PG1的沟道部。
栅极布线(Gate)31～34沿X方向及Z方向延伸。栅极布线31成为存取晶体管PG2的栅极。栅极布线32成为负载晶体管PU1及驱动晶体管PD1的栅极。栅极布线33成为驱动晶体管PD2及负载晶体管PU2的栅极。栅极布线34成为存取晶体管PG1的栅极。
在纳米片21的图面上端、纳米片21、24之间、纳米片24的图面下端、纳米片23的图面上端、纳米片23、26之间、以及纳米片26的图面下端，分别形成有掺杂有N型杂质的焊盘40～45。焊盘40、41构成存取晶体管PG2的节点。焊盘41、42构成驱动晶体管PD2的节点。焊盘43、44构成驱动晶体管PD1的节点。焊盘44、45构成存取晶体管PG1的节点。
在纳米片22的图面上端、纳米片22的图面下端、纳米片25的图面上端、以及纳米片25的图面下端，分别形成有掺杂有P型杂质的焊盘46～49。焊盘46、47构成负载晶体管PU1的节点。焊盘48、49构成负载晶体管PU2的节点。
在局部布线层形成有沿X方向延伸的局部布线(LI：Local Interconnect)51～58。局部布线51与焊盘40相连。局部布线52与焊盘46相连。局部布线53与焊盘43相连。局部布线54与焊盘41、48相连。局部布线55与焊盘47、44相连。局部布线56与焊盘42相连。局部布线57与焊盘49相连。局部布线58与焊盘45相连。
局部布线56经由接触81a(通孔)与电源布线11相连。局部布线53经由接触81b与电源布线12相连。
局部布线54经由共用接触(Shared-contact)82a与栅极布线32相连。局部布线55经由共用接触82b与栅极布线33相连。需要说明的是，栅极布线33、局部布线55以及共用接触82b相当于第一节点NA。栅极布线32、局部布线54以及共用接触82a相当于第二节点NB。
如图3的(a)所示，在M1布线层形成有布线61～65。布线61～63沿Y方向延伸至单元的图面上下两端。布线61供给电源电压VDD。布线62、63分别对应于位线BLB、BL。
布线61经由接触(通孔)83a与局部布线52相连，且经由接触83b与局部布线57相连。布线62经由接触83c与局部布线51相连。布线63经由接触83d与局部布线58相连。布线64经由栅极接触(Gate-contact)84a与栅极布线31相连。布线65经由接触84b与栅极布线34相连。
在M1布线层的上层即M2布线层，形成有沿X方向延伸至单元的图面左右两端的布线71。布线71相当于字线WL。布线71经由接触85a与布线64相连，且经由接触85b与布线65相连。
如图4的(b)及图5的(a)所示，纳米片21～26分别由三片片状的半导体(纳米片)构成。也就是说，在存储单元C1中构成的纳米片FET分别包含三片纳米片。
正如以上所说明的那样，存储单元C1在M1布线层形成有供给电源电压VDD的布线61，在埋入式布线层形成有供给电源电压VSS的电源布线11、12，在M2布线层未设置供给电源电压VDD、VSS的布线。因此，能够使相当于字线WL的布线71的布线宽度更宽。这样一来，能够实现半导体存储装置的性能提高。
存储单元C1在埋入式布线层形成电源布线11、12，在M1布线层未设置用于供给电源电压VSS的布线。因此，能够使布线62、63(相当于位线BLB、BL)的布线宽度更宽。这样一来，能够实现半导体存储装置的高速化。
(阱抽头单元的版图结构)
图6及图7是示出阱抽头单元C2的版图结构的例子的图。具体而言，图6示出单元下部，图7示出单元上部。
如图6所示，阱抽头单元C2由分别布置在图面上部及图面下部的虚设存储单元部C21、布置在图面中央的阱抽头部C22构成。需要说明的是，布置在图面上部的虚设存储单元部C21是通过将布置在图面下部的虚设存储单元部C21沿Y方向颠倒过来而得到的。
(虚设存储单元部的版图结构)
虚设存储单元部C21具有与存储单元C1大致相同的版图结构，但与存储单元C1相比，未形成有焊盘40、43、46。在M2布线层布置有供给电源电压VSS的布线171来代替相当于字线WL的布线71。因此，在虚设存储单元部C21中构成的各晶体管成为不具有逻辑功能的晶体管(虚设晶体管dm1～dm6)。
需要说明的是，在以下说明中，将在虚设存储单元部C21中相当于存储单元C1的N阱1及P型衬底2、3的部分分别称为N阱101及P型衬底102、103。将在虚设存储单元部C21中相当于存储单元C1的电源布线11、12的埋入式电源布线分别称为电源布线111、112。
虚设存储单元部C21与布置在存储子阵列A1的Y方向端部的存储单元C1沿Y方向相邻布置。虚设存储单元部C21具有与存储单元C1大致相同的版图结构。这样一来，能够抑制布置在存储子阵列A1的Y方向端部的存储单元C1的制造偏差。
通过以与存储单元C1的布线71(字线WL)相同的布线宽度形成M2布线层的布线171，便能够有规律地布置存储单元C1及虚设存储单元部C21的M2布线层的布线。
布线171经由接触185a与M1布线层的布线264相连，且经由接触185b与M1布线层的布线265相连。布线264经由后述的接触283a(283b)、局部布线251(252)以及接触281a(281b)与电源布线211相连。布线265经由后述的接触283c(283d)、局部布线253(254)以及接触281c(281d)与电源布线212相连。电源布线211(212)经由电源布线111(112)与存储单元C1的电源布线11(12)相连。这样一来，由于布线171向电源布线11、12供给电源电压VSS，因此能够强化存储单元C1的电源布线11、12的电源。
在N阱101上的虚设晶体管中掺杂有P型杂质，在P型衬底102、103上的虚设晶体管中掺杂有N型杂质。
(阱抽头部的版图结构)
阱抽头部C22在埋入式布线层且图面左右两端的单元边界处分别形成有电源布线211、212。
在阱抽头部C22形成有沿X方向及Y方向延伸的纳米片221～224。
阱抽头部C22在图面中央形成有N阱，并在其左右两侧形成有P型衬底。在P型衬底202上形成有纳米片221，在P型衬底203上形成有纳米片222。在N阱204上形成有纳米片223、224。
在纳米片221的图面上部及图面下部、以及纳米片222的图面上部及图面下部形成有掺杂有P型杂质的焊盘241～244。在纳米片223的图面上部及图面下部、以及纳米片224的图面上部及图面下部形成有掺杂有N型杂质的焊盘245～248。
布置有沿X方向及Z方向延伸的栅极布线231～235。在图面上部及图面下部的虚设存储单元部C21的栅极布线131(相当于存储单元C1的栅极布线31)彼此之间，等间隔地布置有六条栅极布线231。栅极布线231中，栅极布线231a与纳米片221在俯视时重叠。
与图面下部的虚设存储单元部C21的栅极布线132(相当于存储单元C1的栅极布线32)相邻地布置有栅极布线232。与图面上部的虚设存储单元部C21的栅极布线132相邻地布置有栅极布线233。在栅极布线232、233之间布置有沿Y方向排列的四条栅极布线234和沿Y方向排列的四条栅极布线235。栅极布线234中，栅极布线234a与纳米片223、224在俯视时重叠。栅极布线235中，栅极布线235a与纳米片222在俯视时重叠。
在局部布线层形成有沿X方向延伸的局部布线251～256。局部布线251与焊盘241相连。局部布线252与焊盘242相连。局部布线253与焊盘243相连。局部布线254与焊盘244相连。局部布线255与焊盘245、247相连。局部布线256与焊盘246、248相连。
局部布线251经由接触281a与电源布线211相连。局部布线252经由接触281b与电源布线211相连。局部布线253经由接触281c与电源布线212相连。局部布线254经由接触281d与电源布线212相连。
在M1布线层形成有沿Y方向延伸的布线264、265。布线264经由接触283a与局部布线251相连，且经由接触283b与局部布线252相连。布线265经由接触283c与局部布线253相连，且经由接触283d与局部布线254相连。
在M2布线层形成有沿X方向延伸的布线271、272。布线271是供给电源电压VSS的布线，布线272是供给电源电压VDD的布线。布线271经由接触285a与布线264相连，且经由接触285b与布线265相连。布线272经由接触285c与布线61相连。
根据以上的结构，形成于阱抽头部C22的M2布线层的布线271经由接触285a、布线264、接触283a(283b)、局部布线251(252)以及接触281a(281b)向埋入式布线层的电源布线211供给电源电压VSS。布线271通过接触285b、布线265、接触283c(283d)、局部布线253(254)以及接触281c(281d)向埋入式布线层的电源布线212供给电源电压VSS。电源布线211(212)经由电源布线111(112)与存储单元C1的电源布线11(12)相连。这样一来，由于无需使存储单元C1的埋入式电源布线的布线宽度更宽，就能够强化埋入式电源布线的电源，因此能够抑制电源布线的电阻值的增加。
布线271向局部布线251～254及焊盘241～244供给电源电压VSS。在焊盘241、242的下部形成有P型衬底202，在焊盘243、244的下部形成有P型衬底203。布线271经由局部布线251～254及焊盘241～244向P型衬底202、203供给电源电压VSS。
布线272向局部布线255、256及焊盘245～248供给电源电压VDD。在焊盘245～248的下部形成有N阱204。布线271经由局部布线255、256及焊盘245～248向N阱204供给电源电压VDD。
也就是说，通过在电路块中设置阱抽头单元C2，能够对存储单元C1的N阱1及P型衬底2、3的电位进行固定。
(电路块的版图结构)
图8是图1的电路块中的点线段的放大图。在图8中，示出单元下部的版图结构，将M1、M2布线层的布线示意性地记载在图面上部及图面右侧。
如图8所示，由于以与布置在存储子阵列A1的Y方向端部的存储单元C1相邻的方式布置虚设存储单元部C21，因此能够抑制存储单元C1的制造偏差。
通过将阱抽头单元C2布置在电路块中，N阱1及P型衬底2、3的电位便会固定下来。
由于形成于埋入式布线层的电源布线11、12、111、112、211、212、和形成于M2布线层的布线71、171、271在俯视时构成为网状，因此电源会得到强化。
(变形例1)
(电路块的版图结构)
图9是本实施方式所涉及的半导体存储装置所包括的电路块的版图结构的又一个例子。与图1相比，在图9中，BPR抽头单元部A4布置在存储子阵列A3彼此之间。
具体而言，在存储子阵列A3彼此之间布置有BPR抽头单元部A4。在存储子阵列A3中，沿X方向布置有六个存储单元C1，沿Y方向布置有四个存储单元C1。在各存储子阵列A3中，存储单元C1沿X方向左右颠倒过来布置，沿Y方向上下颠倒过来布置。
在BPR抽头单元部A4中，BPR抽头单元C3沿X方向排列着布置。
(BPR抽头单元的结构)
图10是示出BPR抽头单元C3的版图结构的例子的俯视图。具体而言，图10的(a)示出单元下部，图10的(b)示出单元上部。
如图10所示，BPR抽头单元C3是从图6及图7的阱抽头单元C2中省去阱抽头部C22的单元而得到的。
在虚设存储单元部C21彼此之间形成有局部布线151、153。局部布线151经由接触181a与电源布线111相连，且经由接触183a与布线264相连。局部布线153经由接触181a与电源布线112相连，且经由接触183a与布线265相连。也就是说，形成于M2布线层的布线171经由接触185a、布线264、接触183a、局部布线151以及接触181a与电源布线111相连。布线171经由接触185b、布线265、接触183b、局部布线153以及接触181b与电源布线112相连。这样一来，由于能够强化存储单元C1的埋入式电源布线的电源，因此能够抑制电源布线的电阻值的增加。
在纳米片FET等立体构造晶体管中，由于几乎不存在衬底偏置效应、衬底电位难以对晶体管特性产生影响，因此能够增大阱抽头单元部A2的布置间隔。另一方面，优选通过由微细化引起的电源布线的高电阻化来减小用于电源强化的布线的间隔。因此，如本变形例所示，除了阱抽头单元部A2之外，还将BPR抽头单元部A4插入存储子阵列，由此而能够在抑制半导体存储装置的面积增加的同时获得上述效果。
(变形例2)
(电路块的版图结构)
图11是实施方式所涉及的半导体存储装置所包括的电路块的版图结构的又一个例子。与图1相比，在图11中，在埋入式布线层，在供给电源电压VSS的电源布线11(12)彼此之间形成有供给电源电压VDD的电源布线13。
在图11中，在存储子阵列A1中布置有存储单元C4来代替存储单元C1。在阱抽头单元部A2布置有阱抽头单元C5来代替阱抽头单元C2。
在图11中，M2布线层中的供给电源电压VDD的布线272与电源布线13相连，详细情况在后面叙述。利用布线272能够强化电源布线13的电源，因此电源布线能够使用埋入式电源布线，并且抑制电源布线的电阻值的增加。
(存储单元的版图结构)
图12是示出存储单元C4的版图结构的例子的俯视图。图12的(a)示出单元上部，图12的(b)示出单元下部。
与图3相比，图12中的存储单元C4在埋入式布线层且单元中央形成有沿Y方向延伸的电源布线13。电源布线13供给电源电压VDD。电源布线13经由接触81c与局部布线52相连，且经由接触81d与局部布线57相连。
在图12中，由于在埋入式布线层构成有电源布线13，因此能够使用于向M1布线层供给电源电压VDD的布线(布线61)的布线宽度变窄。因此，能够加宽布线61与布线62、63(位线BLB、BL)之间的间隔，从而能够抑制寄生电容。这样一来，能够实现存储单元C4的高速化。由于能够使布线62、63(位线BLB、BL)的布线宽度更宽，也能够抑制布线62、63的布线电阻，因此能够实现存储单元C4的高速化。
需要说明的是，在仅利用电源布线13就能够充分地确保对存储单元C4的电源电压VDD的供给能力的情况下，能够省去M1布线层的布线61不用。
(阱抽头单元的版图结构)
图13及图14是示出阱抽头单元c5的版图结构的例子的俯视图。具体而言，图13示出单元下部，图14示出单元上部。
与图6相比，图13的阱抽头单元C5在埋入式布线层且图面中央形成有沿Y方向延伸的埋入式电源布线。具体而言，在阱抽头单元C5的虚设存储单元部C51形成有电源布线113，且在阱抽头部C52形成有电源布线213。电源布线213经由电源布线113与存储单元C4的电源布线13相连。
在阱抽头部C52，电源布线213经由接触281e与局部布线255相连，且经由接触281f与局部布线256相连。如上所述，局部布线255、256与M2布线层的布线272相连。也就是说，布线272经由电源布线213、113与存储单元C4的电源布线13相连。这样一来，便能够利用形成于M2布线层、供给电源电压VDD的布线272向存储单元C4的电源布线13供给电源电压VDD，因此能够强化电源布线13的电源。
(BPR抽头单元)
图15是示出BPR抽头单元C6的版图结构的例子的俯视图。具体而言，图15的(a)示出单元下部，图15的(b)示出单元上部。
如图15所示，BPR抽头单元C6是从图13及图14的阱抽头单元C2中省去阱抽头部C52的单元后而得到的，具有与图10大致相同的结构。
具体而言，BPR抽头单元C6在埋入式布线层且图面中央形成有沿Y方向延伸的电源布线113。在图面上部的虚设存储单元部C51a中，在M2布线层形成有供给电源电压VDD的布线173来代替布线171。布线173经由接触185e与布线61相连。如上所述，布线61经由接触183b、局部布线157以及接触181b与电源布线113相连。也就是说，布线173与电源布线113相连。
通过将图15的BPR抽头单元C6布置在电路块中，能够获得与图10相同的效果。利用M2布线层的布线173能够强化存储单元C4的电源布线13的电源。
(变形例3)
图16及图17是示出阱抽头单元C7的版图结构的例子的俯视图。与图13及图14相比，在图16及图17的阱抽头单元C7中未形成分别与电源布线13和局部布线255、256相连的接触281e、281f。也就是说，局部布线255、256不与电源布线213相连。
在图面上部布置有虚设存储单元部C51a来代替图面上部的虚设存储单元部C51。
在M2布线层形成有供给电源电压VDDB的布线273。布线273经由接触285e与M1布线层的布线61a相连。在图17中，图面上部的布线61与图面下部的布线61相分离，在它们之间形成有布线61a。布线61a经由接触283e与局部布线255相连，且经由接触283f与局部布线256相连。也就是说，布线273向局部布线255、256供给电源电压VDDB。由于电源电压VDDB经由局部布线255、256供向N阱204，因此能够向存储单元C4的N阱1供给电源电压VDDB。这样一来，便能够使施加于负载晶体管PU1、PU2的源极的电压(电源电压VDD)与供给N阱1的电压(电源电压VDDB)为不同的电压。因此，在电路块具有电源控制功能、电源电压VDD、VDDB为互相不同的电压的情况下也能够应对。
阱抽头单元C7能够获得与图13及图14相同的效果。
(变形例4)
(存储单元的电路结构)
图18是示出存储单元C8的构成的电路图。如图18所示，在存储单元C8中，构成有由负载晶体管PU1、PU2、驱动晶体管PD1、PD2、存取晶体管PG1、PG2、读出驱动晶体管RPD、读出存取晶体管RPG构成的双端口的存储单元电路。负载晶体管PU1、PU2为P型FET，驱动晶体管PD1、PD2、存取晶体管PG1、PG2、读出驱动晶体管RPD以及读出存取晶体管RPG为N型FET。
负载晶体管PU1设置在电源电压VDD与第一节点NA之间，驱动晶体管PD1设置在第一节点NA与电源VSS之间。负载晶体管PU1的栅极及驱动晶体管PD1的栅极与第二节点NB相连，而构成反相器INV1。负载晶体管PU2设置在电源电压VDD与第二节点NB之间，驱动晶体管PD2设置在第二节点NB与电源VSS之间。负载晶体管PU2的栅极及驱动晶体管PD2的栅极与第一节点NA相连，而构成反相器INV2。也就是说，一反相器的输出与另一反相器的输入相连，这样即构成锁存器。
存取晶体管PG1设置在写入位线WBL与第一节点NA之间，存取晶体管PG1的栅极与写入字线WWL相连。存取晶体管PG2设置在写入位线WBLB与第二节点NB之间，存取晶体管PG2的栅极与写入字线WWL相连。需要说明的是，写入位线WBL、WBLB构成互补写入位线对。
读出驱动晶体管RPD的源极与电源VSS相连，读出驱动晶体管RPD的栅极与第二节点NB相连，读出驱动晶体管RPD的漏极与读出存取晶体管RPG的源极相连。读出存取晶体管RPG的栅极与读出字线RWL相连，读出存取晶体管RPG的漏极与读出位线RBL相连。
在图18的存储单元电路中，将构成互补写入位线对的写入位线WBL、WBLB分别驱动到高电平、低电平，并将写入字线WWL驱动到高电平后，高电平即被写入第一节点NA，低电平即被写入第二节点NB。另一方面，将写入位线WBL、WBLB分别驱动到低电平、高电平，并将写入字线WWL驱动到高电平后，低电平即被写入第一节点NA，高电平即被写入第二节点NB。之后，若在数据已分别被写入第一节点NA及第二节点NB的状态下将写入字线WWL驱动到低电平，锁存状态则会确定下来，已被写入第一节点NA及第二节点NB的数据得到保存。
预先将读出位线RBL预充电到高电平，并将读出字线RWL驱动到高电平后，读出位线RBL的状态便会按照已写入第二节点NB的数据确定下来，因此能够从存储单元读出数据。具体而言，如果第二节点NB为高电平，则读出位线RBL会被放电到低电平。另一方面，如果第二节点NB为低电平，则读出位线RBL保持高电平。
正如以上所说明的那样，存储单元通过控制写入位线WBL、WBLB、读出位线RBL、写入字线WWL以及读出字线RWL，而具有向存储单元写入数据、保存数据以及从存储单元读出数据的功能。
(存储单元的版图结构)
图19是示出存储单元C8的版图结构的例子的俯视图。图19的(a)示出单元下部，图19的(b)示出单元上部。
与图3相比，图19的存储单元C8在图面右侧形成有读出驱动晶体管RPD及读出存取晶体管RPG。
具体而言，如图19所示，在纳米片23、26的图面右侧分别形成有纳米片27、28。纳米片27、28分别构成读出驱动晶体管RPD及读出存取晶体管RPG的沟道部。
在栅极布线34的图面右侧形成有沿X方向和Y方向延伸的栅极布线35。栅极布线32成为读出驱动晶体管RPD的栅极，栅极35成为读出存取晶体管RPG的栅极。
在纳米片27的图面上端、纳米片27、28之间以及纳米片28的图面下端分别形成有掺杂有N型杂质的焊盘50a～50c。焊盘50a、50b构成读出驱动晶体管RPD的节点。焊盘50b、50c构成读出存取晶体管RPG的节点。
在局部布线层形成有沿X方向延伸的局部布线59、60。局部布线53与焊盘50a相连。局部布线59与焊盘50b相连。局部布线60与焊盘50c相连。
在M1布线层形成有相当于读出位线RBL的布线67。布线67经由接触83e与局部布线60相连。需要说明的是，在图19中，布线62相当于写入位线WBLB，布线63相当于写入位线WBL。
在M2布线层形成有沿X方向延伸的布线72、73。布线72相当于读出字线RWL，布线73相当于写入字线WWL。布线72经由接触85c、布线68以及接触84c与栅极35相连。布线73经由接触85a、布线64以及接触84a与栅极布线31相连。布线73经由接触85b、布线65以及接触84b与栅极布线34相连。
(阱抽头单元的版图结构)
图20及图21是示出阱抽头单元C9的版图结构的例子的图。具体而言，图20示出单元下部，图21示出单元上部。
图20及图21的阱抽头单元C9与图6及图7的阱抽头单元C2大致相同。具体而言，阱抽头单元C9由分别布置在图面上部及图面下部的虚设存储单元部C91、和布置在图面中央的阱抽头部C92构成。
虚设存储单元部C91具有与存储单元C8大致相同的版图结构，但是所包括的各晶体管都是不具有逻辑功能的虚设晶体管。需要说明的是，布置在图面上部的虚设存储单元部C91是通过将布置在图面下部的虚设存储单元部C91沿Y方向颠倒过来后而得到的。
虚设存储单元部C91在M2布线层布置有布线174、175来代替布线171。布线174、175分别供给电源电压VSS。也就是说，布置在虚设存储单元部C91的M2布线层的布线174、175分别经由电源布线111(112)与存储单元C8的电源布线11(12)相连。
阱抽头部C92的构成与图6和图7的阱抽头部C22大致相同，既具有强化存储单元C8的埋入式电源布线的功能，又具有固定存储单元C8的N阱1及P型衬底2、3的电位的功能。
利用阱抽头单元C9，能够获得与阱抽头单元C2相同的效果。
需要说明的是，阱抽头单元C9也可以变形为与变形例1、2相同的结构，省略了详细的说明。
在上述的实施方式中，形成在各单元中的晶体管是纳米片FET，但不限于此，例如可以是鳍型晶体管。各单元中的纳米片FET具有三片纳米片，但纳米片的片数不限于三片。
对存储子阵列A1以X方向六个存储单元C1、Y方向八个存储单元C1这样的阵列状布置的情况进行了说明，但布置成阵列状的存储单元的数量不限于此。布置在存储子阵列A3中的存储单元的数量也相同。
-产业实用性-
本公开针对使用埋入式电源布线的半导体存储装置能够抑制埋入式电源布线的电阻值的增加，因此本公开对于例如半导体芯片的性能提高是有用的。
-符号说明-
A1、A3 存储子阵列
A2 阱抽头单元部
A4 BPR抽头单元部
C1、C4、C8 存储单元
C2、C5、C7、C9 阱抽头单元
C3、C6 BPR抽头单元
C21、C51、C51a、C71 虚设存储单元部
C22、C52、C92 阱抽头部
1、101、201、204 N阱
2、3、102、103、202、203、205、206 P型衬底
11～13、111～113、211～213 电源布线
71～72、171、173、271～273 布线。

Claims (12)

1.一种半导体存储装置，其特征在于：
所述半导体存储装置包括：
沿第一方向排列着布置的第一存储子阵列及第二存储子阵列；以及
多个阱抽头单元，所述多个阱抽头单元布置在所述第一存储子阵列与所述第二存储子阵列之间，并且俯视时沿垂直于所述第一方向的第二方向排列着布置，
所述第一存储子阵列及所述第二存储子阵列分别包括：
布置成阵列状的多个存储单元；以及
第一埋入式电源布线，所述第一埋入式电源布线形成于埋入式布线层，沿所述第一方向延伸，供给第一电源电压，
所述阱抽头单元包括：
第二埋入式电源布线，所述第二埋入式电源布线形成于所述埋入式布线层，沿所述第一方向延伸，与所述第一埋入式电源布线电连接，供给所述第一电源电压；以及
第一布线，所述第一布线形成于比所述埋入式布线层更上层的布线层，沿所述第二方向延伸，与所述第二埋入式电源布线电连接，供给所述第一电源电压，
所述阱抽头单元向所述存储单元的阱或衬底供给第二电源电压。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述阱抽头单元还包括：
虚设存储单元部，所述虚设存储单元部与所述存储单元沿所述第一方向相邻布置，所述存储单元布置在所述第一存储子阵列的所述第一方向端部；以及
阱抽头部，所述阱抽头部相对于所述虚设存储单元部布置在所述第一方向上与所述存储单元相反的一侧，
所述虚设存储单元部及所述阱抽头部分别包括所述第一布线。
3.根据权利要求1所述的半导体存储装置，其特征在于：
所述第二电源电压是与所述第一电源电压相同的电源电压。
4.根据权利要求1所述的半导体存储装置，其特征在于：
所述阱抽头单元向所述存储单元的所述阱或所述衬底供给所述第一电源电压，
所述阱抽头单元向所述存储单元的所述阱或所述衬底供给与所述第一电源电压不同的第三电源电压。
5.根据权利要求4所述的半导体存储装置，其特征在于：
所述阱抽头单元还包括第二布线，所述第二布线形成于所述布线层，沿所述第二方向延伸，供给所述第三电源电压。
6.根据权利要求4所述的半导体存储装置，其特征在于：
所述阱抽头单元还包括：第一导电型的第一区域；以及第二区域，所述第二区域具有与第一导电型不同的第二导电型，
所述阱抽头单元经由所述第一区域向所述阱或所述衬底供给所述第一电源电压，
所述阱抽头单元经由所述第二区域向所述阱或所述衬底供给所述第三电源电压。
7.根据权利要求1所述的半导体存储装置，其特征在于：
所述第一存储子阵列沿所述第一方向排列着布置，且包括所述多个存储单元布置成阵列状而形成的第三存储子阵列及第四存储子阵列，
在所述第三存储子阵列与所述第四存储子阵列之间布置有沿所述第二方向排列着布置的多个BPR抽头单元，
所述BPR抽头单元包括：
第三埋入式电源布线，所述第三埋入式电源布线形成于所述埋入式布线层，沿所述第一方向延伸，与所述第一埋入式电源布线电连接，供给所述第一电源电压；以及
第三布线，所述第三布线形成于所述布线层，沿所述第二方向延伸，与所述第二埋入式电源布线电连接，供给所述第一电源电压。
8.根据权利要求1所述的半导体存储装置，其特征在于：
所述存储单元还包括第四埋入式电源布线，所述第四埋入式电源布线形成于所述埋入式布线层，沿所述第一方向延伸，供给与所述第一电源电压及所述第二电源电压不同的第三电源电压，
所述阱抽头单元还包括：
第五埋入式电源布线，所述第五埋入式电源布线形成于所述埋入式布线层，沿所述第一方向延伸，与所述第四埋入式电源布线电连接，供给所述第三电源电压；以及
第二布线，所述第二布线形成于所述布线层，沿所述第二方向延伸，与所述第四埋入式电源布线电连接，供给所述第三电源电压。
9.根据权利要求1所述的半导体存储装置，其特征在于：
所述第一存储子阵列沿所述第一方向排列着布置，且包括所述多个存储单元布置成阵列状而形成的第三存储子阵列及第四存储子阵列，
在所述第三存储子阵列与所述第四存储子阵列之间布置有沿所述第二方向排列着布置的多个BPR抽头单元，
所述存储单元还包括第四埋入式电源布线，所述第四埋入式电源布线形成于所述埋入式布线层，沿所述第一方向延伸，供给与所述第一电源电压及所述第二电源电压不同的第三电源电压，
所述BPR抽头单元包括：
第三埋入式电源布线，所述第三埋入式电源布线形成于所述埋入式布线层，沿所述第一方向延伸，与所述第一埋入式电源布线电连接，供给所述第一电源电压；
第三布线，所述第三布线形成于所述布线层，沿所述第二方向延伸，与所述第二埋入式电源布线电连接，供给所述第一电源电压；
第六埋入式电源布线，所述第六埋入式电源布线形成于所述埋入式布线层，沿所述第一方向延伸，与所述第四埋入式电源布线电连接，供给所述第三电源电压；以及
第四布线，所述第四布线形成于所述布线层，沿所述第二方向延伸，与所述第四埋入式电源布线电连接，供给所述第三电源电压。
10.根据权利要求1所述的半导体存储装置，其特征在于：
所述第二电源电压是与所述第一电源电压不同的电源电压。
11.根据权利要求10所述的半导体存储装置，其特征在于：
所述存储单元还包括第四埋入式电源布线，所述第四埋入式电源布线形成于所述埋入式布线层，沿所述第一方向延伸，供给与所述第一电源电压及所述第二电源电压都不同的第三电源电压，
所述阱抽头单元还包括：
第五埋入式电源布线，所述第五埋入式电源布线形成于所述埋入式布线层，沿所述第一方向延伸，与所述第四埋入式电源布线电连接，供给所述第三电源电压；
第二布线，所述第二布线形成于所述布线层，沿所述第二方向延伸，与所述第四埋入式电源布线电连接，供给所述第三电源电压；
第五布线，所述第五布线形成于所述布线层，沿所述第二方向延伸，供给所述第三电源电压；
第一导电型的第一区域；以及
第二区域，所述第二区域具有与第一导电型不同的第二导电型，
所述阱抽头单元经由所述第一区域向所述阱或所述衬底供给所述第一电源电压，
所述阱抽头单元经由所述第二区域向所述阱或所述衬底供给所述第二电源电压。
12.根据权利要求2所述的半导体存储装置，其特征在于：
所述虚设存储单元部包括多条所述第一布线。
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