JP2021061278A - 半導体集積回路装置 - Google Patents

Abstract

【課題】埋め込み電源配線を用いる半導体集積回路装置において、信号配線の配線効率を妨げることなく、電源電圧降下を抑制する。【解決手段】電源タップセル群２ａ，２ｂ，２ｃが、複数のセル列ＣＲにＸ方向において所定間隔で配置されている。電源タップセル群２ａ，２ｂ，２ｃは、Ｘ方向において同じ位置にある複数の電源タップセル１を含む。電源タップセル１は、埋め込み配線層においてＸ方向に延びる電源配線１１と、ダミートランジスタＰ１と、Ｙ方向に延び、ダミートランジスタＰ１のソースまたはドレインと接続されたローカル配線４１，４２とを備える。ローカル配線４１，４２は電源配線１１と電気的に接続されている。【選択図】図１

Description

本開示は、スタンダードセルを備えた半導体集積回路装置に関する。

半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。

また、半導体集積回路装置の高集積化のために、スタンダードセルに、従来のようなトランジスタの上層に形成された金属配線層に設けられた電源配線ではなく、埋め込み配線（Buried Interconnect）層に設けられた電源配線である埋め込み電源配線（ＢＰＲ：Buried Power Rail）を用いることが提案されている。

特許文献１では、スタンダードセルで構成されたブロックにおいて、電源配線を埋め込み電源配線で構成し、この埋め込み電源配線にトランジスタのソースを接続し、さらに、上層配線層に設けられた電源配線と接続した構成が開示されている。

米国出願公開第２０１９／００８０９６９号明細書（ＦＩＧ．１Ｅ）

特許文献１の構成では、埋め込み電源配線が、トランジスタのソースと接続された部分においてのみ、上層の電源配線と接続されている。このため、上層の電源配線から埋め込み電源配線への電源供給が不均一であり、電源電圧降下が大きくなり、これによる動作速度の低下や誤動作の発生の懸念があった。また、上層の電源配線が設けられた箇所には信号配線を設けることができないため、信号配線の配線効率が低下する。このことは、半導体集積回路装置の高集積化の妨げになる。

本開示は、埋め込み電源配線を用いる半導体集積回路装置において、信号配線の配線効率を妨げることなく、電源電圧降下を抑制することを目的とする。

本開示の第１態様では、半導体集積回路装置は、第１方向に並ぶスタンダードセルをそれぞれ備えており、前記第１方向と垂直をなす第２方向に並べて配置された、複数のセル列を備え、前記複数のセル列は、前記第１方向において同じ位置にある複数の電源タップセルを含む電源タップセル群が、３つ以上、前記第１方向において所定間隔で配置されており、前記電源タップセルは、埋め込み配線層に形成されており、前記第１方向に延びており、第１電源電圧を供給する第１電源配線と、第１導電型の第１ダミートランジスタと、前記第２方向に延びており、前記第１ダミートランジスタのソースまたはドレインと接続された第１ローカル配線とを備え、前記第１ローカル配線は、前記第１電源配線と電気的に接続されている。

この態様によると、第１方向に並ぶスタンダードセルを備えるセル列が、複数、第１方向と垂直をなす第２方向に並べて配置されている。この複数のセル列に、電源タップセル群が配置されている。電源タップセルは、埋め込み配線層に形成されており、第１方向に延びており、第１電源電圧を供給する第１電源配線と、第１ダミートランジスタと、第２方向に延びており、第１ダミートランジスタのソースまたはドレインと接続された第１ローカル配線とを備えている。第１ローカル配線は、第１電源配線と電気的に接続されている。電源タップセル群は、第１方向において同じ位置にある複数の電源タップセルを含むため、第１電源配線に接続された第１ローカル配線は、第２方向に並ぶ。このため、上層の配線層に第２方向に延びる電源配線を設けて第１ローカル配線と接続することによって、簡易な構成で、電源を強化することができる。またこの場合、電源タップセル以外のスタンダードセル上の配線層を用いずにすむため、信号配線の配線効率を低下させることがない。したがって、半導体集積回路装置の小面積化を実現することができる。さらに、電源タップセル群は、第１方向において所定間隔で配置されているため、上層からの電源供給を均一にすることができるので、電源電圧降下を抑制することができる。

本開示の第２態様では、半導体集積回路装置は、第１方向に並ぶスタンダードセルをそれぞれ備えており、前記第１方向と垂直をなす第２方向に並べて配置された、複数のセル列を備え、前記複数のセル列は、前記第１方向において同じ位置にある複数の電源タップセルを含む電源タップセル群が、配置されており、前記電源タップセルは、埋め込み配線層に形成されており、前記第１方向に延びており、第１電源電圧を供給する第１電源配線と、第１導電型のウェルまたは基板上に形成された、前記第１導電型の第１拡散領域と、前記第２方向に延びており、前記第１拡散領域と接続された第１ローカル配線とを備え、前記第１ローカル配線は、前記第１電源配線と電気的に接続されている。

この態様によると、第１方向に並ぶスタンダードセルを備えるセル列が、複数、第１方向と垂直をなす第２方向に並べて配置されている。この複数のセル列に、電源タップセル群が配置されている。電源タップセルは、埋め込み配線層に形成されており、第１方向に延びており、第１電源電圧を供給する第１電源配線と、第１導電型のウェルまたは基板上に形成された第１導電型の第１拡散領域と、第２方向に延びており、第１拡散領域と接続された第１ローカル配線とを備えている。第１ローカル配線は、第１電源配線と電気的に接続されている。電源タップセル群は、第１方向において同じ位置にある複数の電源タップセルを含むため、第１電源配線に接続された第１ローカル配線は、第２方向に並ぶ。このため、上層の配線層に第２方向に延びる電源配線を設けて第１ローカル配線と接続することによって、簡易な構成で、電源を強化することができる。またこの場合、電源タップセル以外のスタンダードセル上の配線層を用いずにすむため、信号配線の配線効率を低下させることがない。したがって、半導体集積回路装置の小面積化を実現することができる。さらに、第１ローカル配線は、第１導電型のウェルまたは基板上に形成された第１導電型の第１拡散領域と接続されているので、ウェルまたは基板の電圧を安定させることができる。

本開示によると、埋め込み電源配線を用いる半導体集積回路装置において、信号配線の配線効率を妨げることなく、電源電圧降下を抑制することができる。

第１実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウト例 電源タップセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は電源タップセルのレイアウト構造の例を示す断面図 変形例に係る半導体集積回路装置が備える回路ブロックのレイアウト例 変形例に係る電源タップセルのレイアウト構造を示す平面図 変形例に係る電源タップセルのレイアウト構造を示す平面図であって（ａ）はＶＤＤ電源タップセル、（ｂ）はＶＳＳ電源タップセル 変形例に係る回路ブロックのレイアウト例 変形例に係る電源タップセルのレイアウト構造を示す平面図であって（ａ）はＶＤＤ電源タップセル、（ｂ）はＶＳＳ電源タップセル 第２実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウト例 電源＆ウェルタップセルのレイアウト構造の例を示す平面図 変形例に係る電源＆ウェルタップセルのレイアウト構造の例を示す平面図 変形例に係る電源＆ウェルタップセルのレイアウト構造の例を示す平面図 変形例に係る電源＆ウェルタップセルのレイアウト構造の例を示す平面図

以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、例えば、ナノシートＦＥＴ（Field Effect Transistor）を備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。また、本開示では、ナノシートの両端に形成されており、ナノシートＦＥＴのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。

本開示では、「ダミートランジスタ」は、回路の論理機能に寄与しないトランジスタのことをいう。また、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向としている。

（第１実施形態）
図１は第１実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウトの例である。図１のレイアウトでは、Ｘ方向に並ぶスタンダードセルＣを備えたセル列ＣＲが、複数、Ｙ方向に並べて配置されている。スタンダードセルＣは、例えば、ナノシートＦＥＴを備える。複数のセル列ＣＲは、一列おきに、上下反転して（Ｙ方向に反転して）配置されている。セル列ＣＲ同士の間には、電源電圧ＶＤＤを供給する電源配線３と、電源電圧ＶＳＳを供給する電源配線４とが、交互に配置されている。電源配線３，４は、埋め込み配線層に形成されている、いわゆる埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。各セル列ＣＲに含まれるセルＣは、その上下に配置された電源配線３，４からＶＤＤ，ＶＳＳが供給される。

複数のセル列ＣＲは、複数の電源タップセル１を含む電源タップセル群２ａ，２ｂ，２ｃが、Ｘ方向において等間隔で配置されている。電源タップセル群２ａ，２ｂ，２ｃはそれぞれ、Ｘ方向において同じ位置にある複数の電源タップセル１を含む。

図２および図３は電源タップセル１のレイアウト構造の例を示す図であり、図２は平面図、図３（ａ），（ｂ）は平面視縦方向における断面図である。図３（ａ）は線Ａ−Ａ’の断面、図３（ｂ）は線Ｂ−Ｂ’の断面である。図２では、電源タップセルのセル枠ＣＬを示している。以降の平面図でも同様である。

図２に示すように、電源タップセル１のＹ方向における両端において、Ｘ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線１１は電源電圧ＶＤＤを供給し、電源配線１２は電源電圧ＶＳＳを供給する。電源配線１１は、当該電源タップセル１と同じセル列ＣＲに配置された他のセルＣと共有されて、図１の電源配線３を形成する。電源配線１２は、当該電源タップセル１と同じセル列ＣＲに配置された他のセルＣと共有されて、図１の電源配線４を形成する。

Ｎウェル上のＰ型領域に、Ｐ型のトランジスタＰ１が形成されている。Ｐ型基板上のＮ型領域に、Ｎ型のトランジスタＮ１が形成されている。トランジスタＰ１，Ｎ１は、回路の論理機能に寄与しないダミートランジスタである。

トランジスタＰ１は、チャネル部として、２枚のシートからなるナノシート２１を有する。すなわち、トランジスタＰ１はナノシートＦＥＴである。ナノシート２１のＸ方向における両端に、２枚のシートに接続された一体構造の半導体層からなるパッド２２ａ，２２ｂが形成されている。パッド２２ａ，２２ｂは、トランジスタＰ１のソース領域およびドレイン領域となる。

トランジスタＮ１は、チャネル部は、２枚のシートからなるナノシート２６を有する。すなわち、トランジスタＮ１はナノシートＦＥＴである。ナノシート２６のＸ方向における両端に、２枚のシートに接続された一体構造の半導体層からなるパッド２７ａ，２７ｂが形成されている。パッド２７ａ，２７ｂは、トランジスタＮ１のソース領域およびドレイン領域となる。

ゲート配線３１はＹ方向に延びており、ゲート絶縁膜（図示せず）を挟んでトランジスタＰ１のナノシート２１を囲んでいるとともに、ゲート絶縁膜（図示せず）を挟んでトランジスタＮ１のナノシート２６を囲んでいる。ゲート配線３１は、トランジスタＰ１，Ｎ１のゲートとなる。ゲート配線３１は他の配線と接続されておらず、フローティング状態である。

Ｙ方向に延びるローカル配線（図ではＬＩと表記している）４１，４２，４６，４７が形成されている。ローカル配線４１は、パッド２２ａと接続されており、かつ、ビアを介して電源配線１１と接続されている。ローカル配線４２は、パッド２２ｂと接続されており、かつ、ビアを介して電源配線１１と接続されている。すなわち、トランジスタＰ１は、ソースおよびドレインに電源電圧ＶＤＤが与えられている。ローカル配線４６は、パッド２７ａと接続されており、かつ、ビアを介して電源配線１２と接続されている。ローカル配線４７は、パッド２７ｂと接続されており、かつ、ビアを介して電源配線１２と接続されている。すなわち、トランジスタＮ１は、ソースおよびドレインに電源電圧ＶＳＳが与えられている。

第１メタル配線層に、Ｘ方向に延びるＭ１配線５１，５２，５６，５７が形成されている。Ｍ１配線５１，５２は、ビアを介して、ローカル配線４１，４２と接続されている。Ｍ１配線５１，５２は、その上部にＶＤＤ端子（図では「＋ＶＤＤ」と簡略して示している）が設けられている。ＶＤＤ端子は、上層に配置されるメタル電源配線と接続するために用いられる。Ｍ１配線５６，５７は、ビアを介して、ローカル配線４６，４７と接続されている。Ｍ１配線５６，５７は、その上部にＶＳＳ端子（図では「＋ＶＳＳ」と簡略して示している）が設けられている。ＶＳＳ端子は、上層に配置されるメタル電源配線と接続するために用いられる。

ここで、図２および図３に示す電源タップセル１を、図１に示すようにＹ方向に１列に並べて配置することによって、Ｍ１配線５１，５２に設けられたＶＤＤ端子がＹ方向に並び、かつ、Ｍ１配線５６，５７に設けられたＶＳＳ端子がＹ方向に並ぶことになる。そこで、第１メタル配線層より上層において、Ｙ方向に延びる電源配線を平面視でＶＤＤ端子と重なるように設けて、この電源配線をＶＤＤ端子と接続する。また、第１メタル配線層より上層において、Ｙ方向に延びる電源配線を平面視でＶＳＳ端子と重なるように設けて、この電源配線をＶＳＳ端子と接続する。これにより、上層の電源配線から埋め込み電源配線である電源配線１１，１２（すなわち電源配線３，４）へ電源供給することができる。この場合、第１メタル配線層において、電源配線としての使用を最小限に抑えることができるので、より多くのＭ１配線を信号配線として使用することができる。したがって、半導体集積回路装置の面積を小さくすることができる。

また、電源タップセル群２ａ，２ｂ，２ｃがＸ方向において等間隔で配置されているため、上層電源配線から電源配線３，４への電源供給を回路ブロック内において均一にすることができるので、これにより、電源電圧降下を効果的に抑制することができる。

なお、本実施形態において、電源タップセル群は、Ｘ方向において等間隔で配置されていなくてもよい。例えば、電源をより強化したい領域に、電源タップセル群を、他の領域よりも狭い間隔で配置してもよい。すなわち、電源タップセル群は、Ｘ方向において所定間隔で配置されていればよい。

また、図２および図３のレイアウト構造において、ゲート配線３１はフローティング状態であるものとしたが、その電圧をＶＤＤまたはＶＳＳに固定してもかまわない。

（変形例１）
図４は変形例に係る半導体集積回路装置が備える回路ブロックのレイアウトである。図４のレイアウトでは、各電源タップセル群５ａ，５ｂ，５ｃは、電源タップセル１が複数のセル列ＣＲにおいて一列おきに配置されている。電源配線３，４はそれぞれ、Ｙ方向に隣接するセル列ＣＲによって共有されているため、図４のレイアウトであっても、電源タップセル１を介して、上層の電源配線から電源配線３，４への電源供給はなされる。そして、図４のレイアウトでは、第１メタル配線層において、より多くのＭ１配線を信号配線として使用することができる。

なお、図４では、電源タップセル群５ａ，５ｂ，５ｃにおいて、電源タップセル１は同じセル列ＣＲに配置されているが、異なるセル列ＣＲに配置されていてもよい。例えば、電源タップセル群５ｂにおいて、各電源タップセル１が１列ずらして配置されていてもよい。

（変形例２）
図５は変形例に係る電源タップセルのレイアウト構造を示す平面図である。図５のレイアウト構造では、ＶＤＤ端子が設けられたＭ１配線はＭ１配線５１の１本のみであり、ＶＳＳ端子が設けられたＭ１配線はＭ１配線５７の１本のみである。これにより、第１メタル配線層において、より多くのＭ１配線を信号配線として使用することができる。

（変形例３）
図２および図３に示す電源タップセルは、ＶＤＤおよびＶＳＳの両方を供給する構造であった。ただし、電源タップセルは、ＶＤＤまたはＶＳＳのいずれか一方を供給する構造であってもかまわない。

図６は変形例に係る電源タップセルのレイアウト構造を示す平面図であり、（ａ）は電源電圧ＶＤＤを供給する電源タップセル、（ｂ）は電源電圧ＶＳＳを供給する電源タップセルである。

図６（ａ）では、ローカル配線４１Ａ，４２Ａは、Ｐ型領域からＮ型領域にわたってＹ方向に延びている。ローカル配線４１Ａは、パッド２２ａ，２７ａと接続されており、かつ、ビアを介して電源配線１１と接続されている。ローカル配線４２Ａは、パッド２２ｂ，２７ｂと接続されており、かつ、ビアを介して電源配線１１と接続されている。すなわち、ＶＤＤを供給する電源配線１１と接続されたローカル配線４１Ａ，４２Ａは、トランジスタＰ１のソースまたはドレインと接続されており、かつ、トランジスタＮ１のソースまたはドレインと接続されている。そして、Ｘ方向に延びるＭ１配線５１，５２，５６，５７は、ビアを介してローカル配線４１Ａ，４２Ａと接続されている。Ｍ１配線５１，５２，５６，５７は、その上部にＶＤＤ端子が設けられている。ＶＤＤ端子はＹ方向において１列に並んでいる。

図６（ｂ）では、ローカル配線４６Ａ，４７Ａは、Ｐ型領域からＮ型領域にわたってＹ方向に延びている。ローカル配線４６Ａは、パッド２２ａ，２７ａと接続されており、かつ、ビアを介して電源配線１２と接続されている。ローカル配線４７Ａは、パッド２２ｂ，２７ｂと接続されており、かつ、ビアを介して電源配線１２と接続されている。すなわち、ＶＳＳを供給する電源配線１２と接続されたローカル配線４６Ａ，４７Ａは、トランジスタＰ１のソースまたはドレインと接続されており、かつ、トランジスタＮ１のソースまたはドレインと接続されている。そして、Ｘ方向に延びるＭ１配線５１，５２，５６，５７は、ビアを介してローカル配線４６Ａ，４７Ａと接続されている。Ｍ１配線５１，５２，５６，５７は、その上部にＶＳＳ端子が設けられている。ＶＳＳ端子はＹ方向において１列に並んでいる。

図７は変形例に係る回路ブロックのレイアウトの例である。図７のレイアウトでは、図６（ａ）に示すような電源電圧ＶＤＤを供給する電源タップセル１Ａを含む電源タップセル群６ａ，６ｃと、図６（ｂ）に示すような電源電圧ＶＳＳを供給する電源タップセル１Ｂを含む電源タップセル群６ｂとが、Ｘ方向において交互に配置されている。

なお、図６（ａ），（ｂ）のレイアウト構造において、ＶＤＤ端子およびＶＳＳ端子は、Ｍ１配線の全てに設ける必要はなく、一部のＭ１配線のみに設けてもかまわない。例えば、図６（ａ）において、Ｍ１配線５１，５７のみにＶＤＤ端子を設けてもかまわない。

また、図７のレイアウトにおいて、電源タップセル１Ａ，１Ｂが、セル列ＣＲの１列おきに配置されていてもかまわない。

（変形例４）
図８は変形例に係る電源タップセルのレイアウト構造を示す平面図であり、（ａ）は電源電圧ＶＤＤを供給する電源タップセル、（ｂ）は電源電圧ＶＳＳを供給する電源タップセルである。図８のレイアウト構造は、図６と基本的に同様である。ただし、Ｙ方向に延びるローカル配線４１Ｂ，４２Ｂ，４６Ｂ，４７Ｂがセル枠まで延びている。

図７のレイアウトにおいて、電源タップセル１Ａとして、図８（ａ）に示す電源タップセルを適用することによって、電源タップセル群６ａ，６ｃにおいて、ローカル配線４１Ｂ，４２ＢをＹ方向において連続させることができる。また、図７のレイアウトにおいて、電源タップセル１Ｂとして、図８（ｂ）に示す電源タップセルを適用することによって、電源タップセル群６ｂにおいて、ローカル配線４６Ｂ，４７ＢをＹ方向において連続させることができる。これにより、電源をさらに強化することができる。

（第２実施形態）
図９は第２実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウトの例である。図９のレイアウトでは、Ｘ方向に並ぶスタンダードセルＣを備えたセル列ＣＲが、複数、Ｙ方向に並べて配置されている。複数のセル列ＣＲは、一列おきに、上下反転して（Ｙ方向に反転して）配置されている。セル列ＣＲ同士の間には、電源電圧ＶＤＤを供給する電源配線３と、電源電圧ＶＳＳを供給する電源配線４とが、交互に配置されている。電源配線３，４は、埋め込み配線層に形成されている、いわゆる埋め込み電源配線（ＢＰＲ）である。各セル列ＣＲに含まれるセルＣは、その上下に配置された電源配線３，４からＶＤＤ，ＶＳＳが供給される。以上の構成は、図１のレイアウトと同様である。

本実施形態では、電源タップセルの一部が、ウェルタップの機能を有する電源タップセル（以下、適宜、電源＆ウェルタップセルという）となっている。電源＆ウェルタップセルは、電源タップの機能に加えて、ウェルまたは基板にＶＤＤまたはＶＳＳを供給する機能を有するセルである。図９のレイアウトでは、複数のセル列ＣＲは、複数の電源＆ウェルタップセル１０１を含む電源タップセル群１０２ａが配置されている。電源タップセル群１０２ａは、Ｘ方向において同じ位置にある複数の電源タップセル１０１を含む。なお、図示を簡略化しているが、複数の電源＆ウェルタップセル１０１を含む電源タップセル群は、３つ以上、Ｘ方向において等間隔で配置されている。また、電源タップセル群２ａ，２ｃはそれぞれ、第１実施形態で説明した電源タップセル１を含む。

図１０は電源＆ウェルタップセル１０１のレイアウト構造の例を示す平面図である。図１０に示すように、電源＆ウェルタップセルのＹ方向における両端において、Ｘ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線１１は電源電圧ＶＤＤを供給し、電源配線１２は電源電圧ＶＳＳを供給する。電源配線１１は、当該電源＆ウェルタップセル１０１と同じセル列ＣＲに配置された他のセルＣと共有されて、図９の電源配線３を形成する。電源配線１２は、当該電源＆ウェルタップセル１０１と同じセル列ＣＲに配置された他のセルＣと共有されて、図９の電源配線４を形成する。以上の構成は、図２の電源タップセル１と同様である。

図１０のレイアウト構造では、Ｎウェル上に形成された拡散領域１２１は、導電型がＮ型である。また、Ｐ型基板上に形成された拡散領域１２６は、導電型がＰ型である。拡散領域１２１，１２６は、第１実施形態のトランジスタＰ１，Ｎ１のチャネル部およびパッドと同様の構成であり、２枚のシートからなるナノシートを有している。Ｙ方向に延びるローカル配線１４１，１４２は、拡散領域１２１と接続されており、かつ、ビアを介して電源配線１１と接続されている。Ｙ方向に延びるローカル配線１４６，１４７は、拡散領域１２６と接続されており、かつ、ビアを介して電源配線１２と接続されている。すなわち、電源配線１１が供給する電源電圧ＶＤＤは、ローカル配線１４１，１４２および拡散領域１２１を介して、Ｎウェルに供給される。電源配線１２が供給する電源電圧ＶＳＳは、ローカル配線１４６，１４７および拡散領域１２６を介して、Ｐ型基板に供給される。

第１メタル配線層に、Ｘ方向に延びるＭ１配線１５１，１５２，１５６，１５７が形成されている。Ｍ１配線１５１，１５２は、ビアを介して、ローカル配線１４１，１４２と接続されている。Ｍ１配線１５１，１５２は、その上部にＶＤＤ端子が設けられている。ＶＤＤ端子は、上層に配置されるメタル電源配線と接続するために用いられる。Ｍ１配線１５６，１５７は、ビアを介して、ローカル配線１４６，１４７と接続されている。Ｍ１配線１５６，１５７は、その上部にＶＳＳ端子が設けられている。ＶＳＳ端子は、上層に配置されるメタル電源配線と接続するために用いられる。

図１０に示す電源＆ウェルタップセル１０１を、図９に示すようにＹ方向に１列に並べて配置することによって、Ｍ１配線１５１，１５２に設けられたＶＤＤ端子がＹ方向に並び、また、Ｍ１配線１５６，１５７に設けられたＶＳＳ端子がＹ方向に並ぶことになる。そこで、第１メタル配線層より上層において、Ｙ方向に延びる電源配線を平面視でＶＤＤ端子と重なるように設けて、この電源配線をＶＤＤ端子と接続する。また、第１メタル配線層より上層において、Ｙ方向に延びる電源配線を平面視でＶＳＳ端子と重なるように設けて、この電源配線をＶＳＳ端子と接続する。これにより、上層の電源配線から埋め込み電源配線である電源配線１１，１２（すなわち電源配線３，４）へ電源供給することができる。この場合、第１メタル配線層において、電源配線としての使用を最小限に抑えることができるので、より多くのＭ１配線を信号配線として使用することができる。したがって、半導体集積回路装置の面積を小さくすることができる。

加えて、電源＆ウェルタップセル１０１によって、電源配線１１が供給する電源電圧ＶＤＤは拡散領域１２１を介してＮウェルに供給され、電源配線１２が供給する電源電圧ＶＳＳは拡散領域１２６を介してＰ型基板に供給される。これにより、ＮウェルおよびＰ型基板の電圧を安定させることができる。

また、電源タップセル群１０２ａは、Ｘ方向において等間隔で配置されているので、ＮウェルおよびＰ型基板の電圧をより安定させることができる。なお、電源＆ウェルタップセルを含む電源タップセル群は、Ｘ方向において等間隔で配置されていなくてもよく、所定間隔で配置されていればよい。

なお、図１０のレイアウト構造では、拡散領域１２１とＹ方向において対向する位置に、Ｎ型のダミートランジスタＮ１１が配置されており、拡散領域１２６とＹ方向において対向する位置に、Ｐ型のダミートランジスタＰ１１が配置されている。これにより、パターン密度の均一性が向上するため、半導体集積回路装置の信頼性や歩留まりを向上させることができる。ただし、ダミートランジスタＮ１１，Ｐ１１は配置しなくてもよい。

（変形例１）
図１１は変形例に係る電源＆ウェルタップセルのレイアウト構造を示す平面図である。図１１のレイアウト構造では、Ｎウェルに電源電圧ＶＤＤを供給する拡散領域１２１と、Ｐ型基板に電源電圧ＶＳＳを供給する拡散領域１２６とが、Ｙ方向において対向する位置に配置されている。ダミートランジスタＮ１１，Ｐ１１は配置されていない。このレイアウト構造によって、電源＆ウェルタップセルの面積をより小さく抑えることができる。

（変形例２）
図１２は変形例に係る電源＆ウェルタップセルのレイアウト構造を示す平面図である。図１２のレイアウト構造では、電源配線１１とビアを介して接続されているローカル配線１４３ａ，１４３ｂ，１４３ｃは、Ｙ方向において両方のセル枠まで延びている。電源配線１２とビアを介して接続されているローカル配線１４８ａ，１４８ｂ，１４８ｃは、Ｙ方向において両方のセル枠まで延びている。Ｘ方向において延びるＭ１配線１５３ａ，１５３ｂは、ビアを介して、ローカル配線１４３ａ，１４３ｂ，１４３ｃと接続されている。Ｘ方向において延びるＭ１配線１５８ａ，１５８ｂは、ビアを介して、ローカル配線１４８ａ，１４８ｂ，１４８ｃと接続されている。

図１２のレイアウト構造を採用することによって、図９のレイアウトの電源タップセル群１０２ａにおいて、ローカル配線１４３ａ，１４３ｂ，１４３ｃ，１４８ａ，１４８ｂ，１４８ｃをＹ方向において連続させることができる。これにより、電源をさらに強化することができる。

（変形例３）
図１３は変形例に係る電源＆ウェルタップセルのレイアウト構造を示す平面図である。図１３のレイアウト構造では、ローカル配線１４３ａ，１４３ｂ，１４３ｃと接続されたＭ１配線１５４は、Ｘ方向において図面右側にさらに延びており、ゲート配線１３６ａ，１３６ｂ，１３６ｃとビアを介して接続されている。また、ローカル配線１４８ａ，１４８ｂ，１４８ｃと接続されたＭ１配線１５９は、Ｘ方向において図面左側にさらに延びており、ゲート配線１３１ａ，１３１ｂ，１３１ｃとビアを介して接続されている。

すなわち、電源電圧ＶＤＤを供給するローカル配線１４３ａ，１４３ｂ，１４３ｃと隣り合うゲート配線１３１ａ，１３１ｂ，１３１ｃに、電源電圧ＶＳＳが供給される。また、電源電圧ＶＳＳを供給するローカル配線１４８ａ，１４８ｂ，１４８ｃと隣り合うゲート配線１３６ａ，１３６ｂ，１３６ｃに、電源電圧ＶＤＤが供給される。これにより、電源間容量を構成することができるので、電源電圧のさらなる安定化を図ることができる。

なお、図１３のレイアウト構造において、ゲート配線１３１ａ，１３１ｂ，１３１ｃ，１３６ａ，１３６ｂ，１３６ｃを、Ｙ方向において両方のセル枠まで延ばしてもよい。これにより、図９のレイアウトの電源タップセル群１０２ａにおいて、ゲート配線１３１ａ，１３１ｂ，１３１ｃ，１３６ａ，１３６ｂ，１３６ｃをＹ方向において連続させることができる。これにより、電源間容量をさらに増加させることができる。

また、Ｘ方向における中央部にあるローカル配線１４４ａ，１４４ｂを、電源ＶＤＤまたは電源ＶＳＳに接続してもかまわない。

なお、本実施形態において、第１実施形態の変形例と同様に、電源＆ウェルタップセル１０１が、セル列ＣＲの１列おきに配置されていてもかまわない。これにより、第１メタル配線層において、より多くのＭ１配線を信号配線として使用することができる。

また、電源＆ウェルタップセル１０１において、ＶＤＤ端子が設けられたＭ１配線、および、ＶＳＳ端子が設けられたＭ１配線は、１本のみとしてもよい。これにより、第１メタル配線層において、より多くのＭ１配線を信号配線として使用することができる。

（他の実施形態）
上述の各実施形態において、電源タップセル内のダミートランジスタは、ナノシートＦＥＴであるものとしたが、これに限られるものではなく、例えばフィントランジスタであってもよい。また同様に、電源タップセル内の拡散領域は、ナノシートを有する構造に限られるものではなく、例えばフィンを有する構造であってもよい。

また、上述の各実施形態において、電源タップセル内のナノシートＦＥＴや拡散領域は、２枚のナノシートを有するものとしたが、ナノシートの枚数は２枚に限られるものではない。また、電源タップセル内のナノシートＦＥＴや拡散領域において、ゲート配線は、ナノシートのＹ方向における全周を囲っているものとしたが、これに限られるものではない。例えば、ゲート配線がナノシートを部分的に囲っており、ナノシートの一部がゲート配線から露出していてもかまわない。

また、電源タップセルの幅（Ｘ方向のサイズ）は、上述の各実施形態で示したものよりさらに大きくてもよい。この場合、電源タップセル内のダミートランジスタの数がさらに増えてもかまわない。電源タップセルの幅が大きくなると、電源タップセル内の電源配線の数や幅を増やすことができるため、電源電圧降下をより効果的に抑制することができる。

また、上述の各実施形態において、電源タップセル内にＭ１配線を設けないで、ローカル配線にＶＤＤ端子およびＶＳＳ端子を設けて、このＶＤＤ端子およびＶＳＳ端子に上層の電源配線を接続し、電源を供給するようにしてもよい。例えば、図２および図３のレイアウト構造において、ローカル配線４２の上部にＶＤＤ端子を設けるとともに、ローカル配線４６の上部にＶＳＳ端子を設けてもよい。この場合、電源供給経路の自由度が上がる、という効果が得られる。

本開示では、埋め込み電源配線を用いる半導体集積回路装置において、信号配線の配線効率を妨げることなく、電源電圧降下を抑制することができるので、例えば半導体チップの性能向上に有用である。

１ 電源タップセル
２ａ，２ｂ，２ｃ 電源タップセル群
３，４ 電源配線
５ａ，５ｂ，５ｃ 電源タップセル群
１１，１２ 電源配線
４１，４２，４１Ａ，４２Ａ，４１Ｂ，４２Ｂ ローカル配線
４６，４７，４６Ａ，４７Ａ，４６Ｂ，４７Ｂ ローカル配線
５１，５２，５６，５７ Ｍ１配線（金属配線）
１０１ ウェルタップ機能を有する電源タップセル
１０２ａ 電源タップセル群
１２１，１２６ 拡散領域
１３１ａ，１３１ｂ，１３１ｃ ゲート配線
１３６ａ，１３６ｂ，１３６ｃ ゲート配線
１４１，１４２，１４６，１４７ ローカル配線
１４３ａ，１４３ｂ，１４３ｃ ローカル配線
１４８ａ，１４８ｂ，１４８ｃ ローカル配線
１５１，１５２，１５６，１５７ Ｍ１配線（金属配線）
１５３ａ，１５３ｂ，１５８ａ，１５８ｂ Ｍ１配線（金属配線）
１５４，１５９ Ｍ１配線（金属配線）
Ｐ１，Ｎ１ ダミートランジスタ
Ｃ スタンダードセル（セル）
ＣＲ セル列

Claims (15)

1. 第１方向に並ぶスタンダードセルをそれぞれ備えており、前記第１方向と垂直をなす第２方向に並べて配置された、複数のセル列を備え、
   前記複数のセル列は、前記第１方向において同じ位置にある複数の電源タップセルを含む電源タップセル群が、３つ以上、前記第１方向において所定間隔で配置されており、
   前記電源タップセルは、
   埋め込み配線層に形成されており、前記第１方向に延びており、第１電源電圧を供給する第１電源配線と、
   第１導電型の第１ダミートランジスタと、
   前記第２方向に延びており、前記第１ダミートランジスタのソースまたはドレインと接続された第１ローカル配線とを備え、
   前記第１ローカル配線は、前記第１電源配線と電気的に接続されている
   ことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記電源タップセル群は、前記第１方向において、等間隔で配置されている
   ことを特徴とする半導体集積回路装置。
3. 請求項１記載の半導体集積回路装置において、
   前記電源タップセル群は、前記複数のセル列において１列おきに配置された電源タップセルからなる
   ことを特徴とする半導体集積回路装置。
4. 請求項１記載の半導体集積回路装置において、
   前記電源タップセルは、
   前記第１ローカル配線の上層にある金属配線層に形成されており、前記第１方向に延びる、１つ、または、並列に設けられた複数の、第１金属配線を備え、
   前記第１金属配線は、前記第１ローカル配線とビアを介して接続されている
   ことを特徴とする半導体集積回路装置。
5. 請求項１記載の半導体集積回路装置において、
   前記電源タップセルは、
   埋め込み配線層に形成されており、前記第１方向に延び、第２電源電圧を供給する第２電源配線と、
   第２導電型の第２ダミートランジスタとを備える
   ことを特徴とする半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、
   前記電源タップセルは、
   前記第２方向に延びており、前記第２ダミートランジスタのソースまたはドレインと接続された第２ローカル配線を備え、
   前記第２ローカル配線は、前記第２電源配線と電気的に接続されている
   ことを特徴とする半導体集積回路装置。
7. 請求項５記載の半導体集積回路装置において、
   前記電源タップセルにおいて、
   前記第１ローカル配線は、前記第２ダミートランジスタのソースまたはドレインと接続されている
   ことを特徴とする半導体集積回路装置。
8. 請求項７記載の半導体集積回路装置において、
   前記電源タップセル群は、前記第２方向において隣接する２以上の前記電源タップセルを含み、
   前記２以上の前記電源タップセルは、前記第１ローカル配線が連続して形成されている
   ことを特徴とする半導体集積回路装置。
9. 第１方向に並ぶスタンダードセルをそれぞれ備えており、前記第１方向と垂直をなす第２方向に並べて配置された、複数のセル列を備え、
   前記複数のセル列は、前記第１方向において同じ位置にある複数の電源タップセルを含む電源タップセル群が、配置されており、
   前記電源タップセルは、
   埋め込み配線層に形成されており、前記第１方向に延びており、第１電源電圧を供給する第１電源配線と、
   第１導電型のウェルまたは基板上に形成された、前記第１導電型の第１拡散領域と、
   前記第２方向に延びており、前記第１拡散領域と接続された第１ローカル配線とを備え、
   前記第１ローカル配線は、前記第１電源配線と電気的に接続されている
   ことを特徴とする半導体集積回路装置。
10. 請求項９記載の半導体集積回路装置において、
    前記電源タップセル群は、３つ以上、前記第１方向において所定間隔で配置されている
    ことを特徴とする半導体集積回路装置。
11. 請求項９記載の半導体集積回路装置において、
    前記電源タップセルは、
    前記第１ローカル配線の上層にある金属配線層に形成されており、前記第１方向に延びる、１つ、または、並列に設けられた複数の、第１金属配線を備え
    前記第１金属配線は、前記第１ローカル配線とビアを介して接続されている
    ことを特徴とする半導体集積回路装置。
12. 請求項９記載の半導体集積回路装置において、
    前記電源タップセルは、
    埋め込み配線層に形成されており、前記第１方向に延び、第２電源電圧を供給する第２電源配線と、
    第２導電型のウェルまたは基板上に形成された、前記第２導電型の第２拡散領域と、
    前記第２方向に延びており、前記第２拡散領域と接続された第２ローカル配線とを備え、
    前記第２ローカル配線は、前記第２電源配線と電気的に接続されている
    ことを特徴とする半導体集積回路装置。
13. 請求項１２記載の半導体集積回路装置において、
    前記電源タップセルにおいて、
    前記第１拡散領域と前記第２拡散領域とは、前記第２方向において対向する位置に配置されている
    ことを特徴とする半導体集積回路装置。
14. 請求項９記載の半導体集積回路装置において、
    前記電源タップセル群は、前記第２方向において隣接する２以上の前記電源タップセルを含み、
    前記２以上の前記電源タップセルは、前記第１ローカル配線が連続して形成されている
    ことを特徴とする半導体集積回路装置。
15. 請求項１２記載の半導体集積回路装置において、
    前記電源タップセルは、
    前記第２方向に延びており、前記第１ローカル配線と隣り合って配置されたダミーゲート配線を備えており、
    前記ダミーゲート配線は、前記第２ローカル配線と電気的に接続されている
    ことを特徴とする半導体集積回路装置。

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