JP2022110807A - 半導体装置 - Google Patents
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Abstract
【課題】電源スイッチ回路内に空き領域が必要な場合にも、電源供給能力の低下を抑制する。【解決手段】半導体装置は、論理回路が配置される第1領域と、前記論理回路とは異なる機能回路が配置される第2領域と、前記第2領域に隣接して設けられ、第1電源線を前記論理回路および前記機能回路に電源を供給する第2電源線に接続する第1電源スイッチ回路と、を有し、前記第1電源スイッチ回路は、前記論理回路に使用されるトランジスタのサイズより大きいサイズを有し、前記第1電源線を前記第2電源線に接続する第1トランジスタと、前記機能回路に隣接する領域に設けられたエンドキャップと、前記第1トランジスタが配置される領域と前記エンドキャップとの間に設けられ、前記論理回路に使用されるトランジスタと同じサイズを有し、前記第1電源線を前記第2電源線に接続する第2トランジスタとを有する。【選択図】図3
Description
本発明は、半導体装置に関する。
半導体装置のリーク電流を削減するために、電源線と複数の回路ブロックの各々の電源線である仮想電源線との間に、回路ブロックの動作時にオンする電源スイッチ回路を設ける手法が知られている。
電源スイッチ回路の電源供給能力を高くするために、電源スイッチ回路で使用されるトランジスタのサイズは、論理回路で使用されるセルトランジスタのサイズに比べて大きく設計される。サイズが異なるトランジスタを隣接して配置する場合、サイズが小さいトランジスタのゲート電極等は、半導体装置の製造時に形状がばらつきやすい。形状のばらつきを抑制するために、サイズが互いに異なるトランジスタは、レイアウトルールにより決められた間隔を空けて配置される。例えば、電源スイッチ回路の端に空き領域を設けることで、電源スイッチ回路のトランジスタと、電源スイッチ回路に隣接する論理回路等のトランジスタとが、レイアウトルールを満足する間隔だけ離れて配置される。例えば、電源スイッチ回路の空き領域には、ダミーゲート電極またはダミートランジスタ等が配置される。
近時、半導体装置の高集積化とリーク電流の抑制とを両立するために、半導体装置に搭載されるトランジスタは、例えば、プレーナ型FET(Field Effect Transistor)から立体構造を有するfinFET等に置き換わりつつある。これに伴い、論理回路で使用されるトランジスタのサイズと電源スイッチ回路で使用されるトランジスタのサイズとの差は大きくなる傾向にある。そして、製造時のゲート電極等の形状のばらつきを抑えるために、電源スイッチ回路の端には、より大きな空き領域が設けられる。
空き領域が大きいほど、電源スイッチ回路のサイズは大きくなり、単位サイズ当たりの電源供給能力は低下する。また、通常、半導体装置内には複数の電源スイッチ回路が配置される。このため、電源スイッチ回路のサイズが大きくなると、半導体装置に搭載可能な論理回路の規模は小さくなる。論理回路の規模を維持する場合、半導体装置のチップサイズは大きくなる。
本発明は、上記の点に鑑みてなされたもので、電源スイッチ回路内に空き領域が必要な場合にも、電源供給能力の低下を抑制することを目的とする。
本発明の一態様では、半導体装置は、論理回路が配置される第1領域と、前記論理回路とは異なる機能回路が配置される第2領域と、前記第2領域に隣接して設けられ、第1電源線を前記論理回路および前記機能回路に電源を供給する第2電源線に接続する第1電源スイッチ回路と、を有し、前記第1電源スイッチ回路は、前記論理回路に使用されるトランジスタのサイズより大きいサイズを有し、前記第1電源線を前記第2電源線に接続する第1トランジスタと、前記機能回路に隣接する領域に設けられたエンドキャップと、前記第1トランジスタが配置される領域と前記エンドキャップとの間に設けられ、前記論理回路に使用されるトランジスタと同じサイズを有し、前記第1電源線を前記第2電源線に接続する第2トランジスタと、を有する。
開示の技術によれば、電源スイッチ回路内に空き領域が必要な場合にも、電源供給能力の低下を抑制することができる。
以下、図面を用いて実施形態を説明する。以下では、電源が供給される電源線には、電源名と符号が使用される。
(第1の実施形態)
図1は、第1の実施形態における半導体装置のレイアウトの一例を示す。図1に示す半導体装置100は、例えば、少なくとも1つのパワードメインPD1を有する。パワードメインPD1内には、図示しない複数のスタンダードセルが配置されるスタンダードセル領域SCAと、1つまたは複数のRAM(Random Access Memory)が配置される複数の周辺領域PAとが設けられる。スタンダードセル領域SCAは、論理回路が配置される第1領域の一例であり、周辺領域PAは、論理回路とは異なる機能回路が設けられる第2領域の一例である。
図1は、第1の実施形態における半導体装置のレイアウトの一例を示す。図1に示す半導体装置100は、例えば、少なくとも1つのパワードメインPD1を有する。パワードメインPD1内には、図示しない複数のスタンダードセルが配置されるスタンダードセル領域SCAと、1つまたは複数のRAM(Random Access Memory)が配置される複数の周辺領域PAとが設けられる。スタンダードセル領域SCAは、論理回路が配置される第1領域の一例であり、周辺領域PAは、論理回路とは異なる機能回路が設けられる第2領域の一例である。
図1では、1つのパワードメインPD1のみが示されるが、半導体装置100は、複数のパワードメインを有してもよい。なお、図1においてパワードメインPD1の左側が、半導体装置100のチップ端であってもよい。特に限定されないが、半導体装置100に搭載されるトランジスタは、finFETである。finFETについては、図6で説明する。
スタンダードセル領域SCAには、複数の電源スイッチ回路SPSWが間隔を置いて配置される。また、スタンダードセル領域SCAの周囲には、網掛けのパターンで示されるエンドキャップECAPが配置される。エンドキャップECAPは、ダミーゲート電極またはダミートランジスタを有する。なお、スタンダードセル領域SCAに電源スイッチ回路SPSWを配置せずに、スタンダードセルのみが配置されてもよい。
各周辺領域PAには、1つまたは複数のRAMが配置され、一部の周辺領域PAには、RAMに隣接して複数の電源スイッチ回路PPSWとエンドキャップECAPとが配置される。RAMは、ハードマクロであるメモリIP(Intellectual Property)の一例であり、所定の機能を有する機能回路の一例である。電源スイッチ回路PPSWは、第1電源スイッチ回路の一例である。電源スイッチ回路SPSWは、第2電源スイッチ回路の一例である。
図2は、図1の電源スイッチ回路SPSW、PPSWの一例を示す。電源スイッチ回路PPSWは、pチャネルトランジスタPT1および電源スイッチ制御回路PCNT1を有する。電源スイッチ回路SPSWは、pチャネルトランジスタPT2および電源スイッチ制御回路PCNT2を有する。なお、pチャネルトランジスタPT1、PT2のそれぞれは、実際には、並列接続された複数のトランジスタを含む。なお、電源スイッチ回路SPSWおよび電源スイッチ回路PPSWは、それぞれpチャネルトランジスタPT1およびpチャネルトランジスタPT2の代わりにnチャネルトランジスタを有してもよい。この場合、nチャネルトランジスタのソースは接地線VSSに接続され、ドレインはスタンダードセルの各論理回路に接続し、接地電位を供給する仮想接地線に接続される。
pチャネルトランジスタPT1のソースは、例えば、外部電源VDDが供給される電源線VDDに接続され、pチャネルトランジスタのドレインは、スタンダードセルおよびRAMの電源端子に接続される仮想電源線VVDDに接続される。電源線VDDは、第1電源線の一例であり、仮想電源線VVDDは、第2電源線の一例である。pチャネルトランジスタPT1のゲート電極は、電源スイッチ制御回路PCNT1の出力に接続される。
pチャネルトランジスタPT2のソースは、電源線VDDに接続され、pチャネルトランジスタのドレインは、仮想電源線VVDDに接続される。pチャネルトランジスタPT2のゲート電極は、電源スイッチ制御回路PCNT2の出力に接続される。
各電源スイッチ制御回路PCNT1、PCNT2は、常時動作するために電源線VDDおよび接地線VSSに接続され、電源制御信号PCNTに基づいて動作する。電源スイッチ制御回路PCNT1は、電源制御信号PCNTがパワードメインPD1内の回路を動作させるアクティブモードを示す場合、pチャネルトランジスタPT1のゲート電極に接地電圧VSSを供給する。これにより、pチャネルトランジスタPT1はオンし、電源線VDDと仮想電源線VVDDとが相互に接続される。
電源スイッチ制御回路PCNT2は、電源制御信号PCNTがアクティブモードを示す場合、pチャネルトランジスタPT2のゲート電極に接地電圧VSSを供給する。これにより、pチャネルトランジスタPT2はオンし、電源線VDDと仮想電源線VVDDとが相互に接続される。
電源スイッチ制御回路PCNT1は、電源制御信号PCNTがパワーダウンモードを示す場合、pチャネルトランジスタPT1のゲート電極に電源電圧VDDを供給する。これにより、pチャネルトランジスタPT1はオフし、電源線VDDと仮想電源線VVDDとの接続が遮断される。
電源スイッチ制御回路PCNT2は、電源制御信号PCNTがパワーダウンモードを示す場合、pチャネルトランジスタPT2のゲート電極に電源電圧VDDを供給する。これにより、pチャネルトランジスタPT2はオフし、電源線VDDと仮想電源線VVDDとの接続が遮断される。このように、pチャネルトランジスタPT1、PT2は、共通の電源制御信号PCNTに基づいて動作し、電源線VDDを仮想電源線VVDDに接続する電源スイッチとして機能する。
RAMの電源端子は、仮想電源線VVDDに接続され、RAMの接地端子は、接地線VSSに接続される。同様に、スタンダードセルの電源端子は、仮想電源線VVDDに接続され、スタンダードセルの接地端子は、接地線VSSに接続される。
pチャネルトランジスタPT1、PT2は、アクティブモード中にオンし、電源線VDDを仮想電源線VVDDに接続する。これにより、パワードメインPD1内のRAMおよびスタンダードセルは、アクティブモード中、仮想電源線VVDDを介して電源電圧VDDを受け、動作する。一方、pチャネルトランジスタPT1、PT2は、パワーダウンモード中にオフし、電源線VDDと仮想電源線VVDDとの接続を遮断する。これにより、パワードメインPD1内のRAMおよびスタンダードセルは、パワーダウンモード中、電源電圧VDDの供給が停止され、動作を停止する。
なお、複数のpチャネルトランジスタPT1は、電源スイッチ制御回路PCNT1からの互いに異なるタイミングの制御信号をゲート電極でそれぞれ受け、順次にオンされ、順次にオフされてもよい。同様に、複数のpチャネルトランジスタPT2は、電源スイッチ制御回路PCNT2からの互いに異なるタイミングの制御信号をゲート電極でそれぞれ受け、順次にオンされ、順次にオフされてもよい。
pチャネルトランジスタPT1(またはPT2)の動作タイミングをずらすことで、電源VDDから仮想電源線VVDDに電流が急激に流れることが抑止される。これにより、電源スイッチ回路PPSW、SPSWの動作の開始時に発生する電源ノイズを緩和することができる。
図3は、図1の周辺領域PAに設けられる電源スイッチ回路PPSWのレイアウトの一例を示す。図3では、電源スイッチ回路PPSWが、X方向に延在する5本の電源線(VVDD、VSS)の間に設けられる4つの領域を使用する4ハイトセルである例が示される。なお、電源スイッチ回路PPSWは、ダブルハイトセル(2ハイトセル)でもよく、8ハイトセルでもよい。X方向は、第1方向の一例である。
電源スイッチ回路PPSWは、メイントランジスタMTr、サブトランジスタSTr、付加トランジスタATr1、ATr2、ウェルタップWLT、メインバッファ部MBUF、サブバッファ部SBUFおよび2つのエンドキャップECAPを有する。メイントランジスタMTr、サブトランジスタSTrおよび付加トランジスタATr1、ATr2は、図2に示したpチャネルトランジスタPT1に対応する複数のpチャネルトランジスタをそれぞれ有する。メイントランジスタMTrおよびサブトランジスタSTrは、第1トランジスタの一例である。付加トランジスタATr1は、第2トランジスタの一例であり、付加トランジスタATr2は、第5トランジスタの一例である。
メイントランジスタMTrは、n1個のフィンとm1本のゲート電極とを有する複数のトランジスタ(以下、n1-fin×m1トランジスタとも称する)を有する。また、メイントランジスタMTrは、n2個のフィンとm1本のゲート電極とを有する複数のトランジスタ(以下、n2-fin×m1トランジスタとも称する)とを有する。付加トランジスタATr1、ATr2は、n2個のフィンとm2本のゲート電極とを有する複数のトランジスタ(以下、n2-fin×m2トランジスタとも称する)とを有する。ここで、n1、n2、m1およびm2は、n1>n2、m1>m2の関係の成り立つ任意の自然数である。
各トランジスタのサイズは、フィン数とゲート電極の数とに応じて異なる。例えばn1=8、n2=3、m1=10、m2=1である場合、トランジスタのサイズは、大きい順にn1-fin×m1>n2-fin×m1>n2-fin×m2である。例えば、n2-fin×m2トランジスタのサイズは、図1のスタンダードセル領域SCAの論理回路に使用される複数種のトランジスタのうちのいずれかのトランジスタのサイズと同じである。
メインバッファ部MBUFおよびサブバッファ部SBUFは、図2に示した電源スイッチ制御回路PCNT1に含まれる。メインバッファ部MBUFは、メイントランジスタMTrおよび付加トランジスタATr1、ATr2の動作を制御し、サブバッファ部SBUFは、サブトランジスタSTrの動作を制御する。なお、付加トランジスタATr1、ATr2は、サブバッファ部SBUFにより制御されてもよい。
ウェルタップWLTは、pチャネルトランジスタが形成されるウェル領域に電源電圧VVDDを供給する。2つのエンドキャップECAPは、図3の横方向であるX方向の両端に配置される。
この実施形態では、半導体装置100のレイアウトルールにより、n1-fin×m1トランジスタのX方向の端と、電源スイッチ回路PPSWのレイアウト領域の端とは間隔SP1以上離される。間隔SP1のルールは、電源スイッチ回路PPSWに隣接する他の回路といった外部要因からの影響によりn1-fin×m1トランジスタのゲート電極等の形状が、半導体装置100の製造時にばらつくことを抑制し、トランジスタの電気的特性のばらつきを抑制するために設定される。
例えば、エンドキャップECAPのX方向の幅は、間隔SP1より小さく、エンドキャップECAPとn1-fin×m1トランジスタとの間には空き領域が発生する。この実施形態では、この空き領域に電源スイッチとして機能する付加トランジスタATr1が配置される。また、電源スイッチ回路PPSWの他の空き領域(この例では、メインバッファ部MBUFとサブバッファ部SBUFとの間)にも電源スイッチとして機能する付加トランジスタATr2が配置される。
このように、メイントランジスタMTr、サブトランジスタSTrおよび付加トランジスタATr1、ATr2は、電源線VDDを仮想電源線VVDDに接続する電源スイッチとして機能する。したがって、電源スイッチ回路PPSWにおいて、レイアウトルールの制約(間隔SP1)により発生する空き領域に配置される付加トランジスタATr1により、電源スイッチ回路PPSWの電源供給能力を向上することができる。
この際、付加トランジスタATr1は、スタンダードセル領域SCAに配置される論理回路に使用されるn2-fin×m2トランジスタと同じ構造を有する。このため、電源スイッチ回路PPSWに隣接する回路のゲート電極等の形状のばらつきの抑制に寄与することができる。
また、電源スイッチ回路PPSWにおいて、回路レイアウトの都合により発生する空き領域に配置される付加トランジスタATr2により、電源スイッチ回路PPSWの電源供給能力を向上することができる。この結果、電源スイッチ回路PPSWのレイアウト面積を増加させることなく電源供給能力を向上することができる。
すなわち、空き領域に付加トランジスタATr1、ATr2を配置することで、電源スイッチ回路PPSWのレイアウト面積の増大を抑制しつつ、pチャネルトランジスタPT1の電源供給能力を向上させることができる。
図4は、図3の電源スイッチ回路PPSWの電源配線のレイアウトの一例を示す。図4は、図3の電源スイッチ回路PPSWにおいて、メイントランジスタMTrから右側のダブルハイトセル分のレイアウトを示す。以下では、電源スイッチ回路PPSWの外部から配線される仮想電源線VVDDおよび接地線VSSは、電源線VVDD、VSSとも称する。電源スイッチ回路PPSW内に閉じている仮想電源線VVDDおよび電源線VDDは、それぞれ配線VVDD、VDDとも称する。図4の例では、n1=8、n2=3、m1=10、m2=1である。
2本の電源線VVDDおよび1本の電源線VSSは、M0層を使用して形成される。M0層は、半導体基板に最も近い金属配線層であり、M0層の配線は、X方向(図4の横方向)に延在する。各電源線VVDDと電源線VSSとの間には、M0層を使用して配線VDD、VVDDおよび信号線SIGが形成される。例えば、信号線SIGは、図2に示したpチャネルトランジスタPT1のゲート配線である。
Y方向に延在するローカル配線VDDは、ビアを介してM0層の配線VDDに接続される。Y方向は、X方向と直交する第2方向の一例である。M0層の配線VDDは、図示しないビアを介して上層の金属配線層を使用して形成される電源線VDDに接続される。Y方向に延在するローカル配線VVDDは、ビアを介してM0層の配線VVDDおよびM0層の電源線VVDDに接続される。なお、M0層の配線VVDDおよび電源線VVDDは、上層の金属配線層を使用して形成される電源線VVDDに接続されてもよい。ローカル配線VDD、VVDDは、Y方向に延在するゲート電極Gの間に設けられる。
フィンは、X方向に延在し、Y方向に間隔を置いて配列される。例えば、n2-fin×m1トランジスタは、X方向の両側にダミーゲート電極DMYGを有するため、m1+2本のゲート電極を有する。n2-fin×m2トランジスタは、X方向の両側にダミーゲート電極DMYGを有するため、m2+2本のゲート電極を有する。図4に示す例では、エンドキャップECAPは、3本のダミーゲート電極DMYGと、ダミーゲート電極DMYGの間に配置されるダミーのローカル配線とを有する。
n2-fin×m1トランジスタおよびn2-fin×m2トランジスタにおいて、互いに隣接する2本のゲート電極Gの間には、ソース領域Sまたはドレイン領域Dが形成される。ソース領域Sおよびドレイン領域Dは、ゲート電極Gを挟んで交互に形成され、ソース領域Sには配線VDDが接続され、ドレイン領域Dには、配線VVDDが接続される。なお、finFETでは、ソース領域Sおよびドレイン領域Dは、それぞれフィンに形成される。このため、ローカル配線VDDは、ソース領域Sとして機能するフィンに接続され、ローカル配線VVDDは、ドレイン領域Dとして機能するフィンに接続される。
図5は、図4のフィン、ゲート電極Gおよびローカル配線のレイアウトを示す。ゲート電極Gおよびローカル配線は、X方向に延在するフィンを跨いでY方向に形成される。
図6は、図3および図4のn2-fin×m1トランジスタの構造の一例を示す。finトランジスタは、半導体基板上に設けられたX方向に延在するフィンと、フィンを跨いでY方向に延在するゲート電極Gとを有する。フィンにおけるゲート電極Gと対向する部分には、ゲート絶縁膜が形成され、ゲート絶縁膜で覆われるフィンの表面部分にトランジスタのチャネルが形成される。
そして、ソース領域Sとドレイン領域Dとが、フィンにおけるゲート電極Gの両側にそれぞれ設けられる。図示を省略しているが、各ソース領域Sおよび各ドレイン領域Dには、ゲート電極Gの延在方向に沿うローカル配線VDDおよびローカル配線VVDDがそれぞれ設けられる。図4に示した電源スイッチ回路PPSWでは、pチャネルトランジスタが形成され、ソース領域Sが配線VDDに接続され、ドレイン領域Dが配線VVDDに接続される。なお、図6において、ソース領域Sとドレイン領域Dとが入れ替えられてもよい。
図7は、図4のY1-Y1'線に沿う断面を示す。フィンは、半導体基板上に形成されたSTI(Shallow Trench Isolation)等の素子分離絶縁膜中に形成される。素子分離絶縁膜上に突出するフィンの上部は、図7に示す断面では、ローカル配線VVDDで覆われる。図7に示す断面では、各ローカル配線VVDDは、ビアを介して、M0層に形成された電源線VVDDおよび配線VVDDに接続される。各ローカル配線VVDD、各ビアおよびM0層に形成される各配線VVDD、VDDは、層間絶縁膜によりそれぞれ電気的に分離される。
図8は、図4のX1-X1'線に沿う断面を示す。図8に示す断面では、フィンの上にローカル配線およびゲート電極が交互に形成される。また、ローカル配線のうち、図示しないトランジスタのドレイン領域に接続されるローカル配線は、M0層に形成される配線VVDDに接続される。
図9は、図1のスタンダードセル領域SCAに設けられる電源スイッチ回路SPSWのレイアウトの一例を示す。図3と同様の要素については、同じ符号を付し、詳細な説明は省略する。スタンダードセル領域SCAに設けられる電源スイッチ回路SPSWは、エンドキャップECAPを持たず、レイアウトルールで定義される間隔SP1が不要となる。
ただし、例えば、電源スイッチ回路SPSWがスタンダードセル領域SCAを囲んで配置されるエンドキャップECAPと隣接する場合、電源スイッチ回路SPSWとエンドキャップECAPとの間に間隔SP1を設ける必要が生じる。このような場合、図9の例に示すように、間隔SP1に付加トランジスタATr1(n2-fin×m2トランジスタ)を配置する。なお、電源スイッチ回路SPSWがスタンダードセル領域SCAを囲んで配置されるエンドキャップECAPと離れて配置される場合、間隔SP1および間隔SP1に配置される付加トランジスタATr1の配置を省略してもよい。
電源スイッチ回路SPSWのその他の構成は、図3の電源スイッチ回路PPSWの構成と同様である。電源スイッチ回路SPSWの他の空き領域(この例では、メインバッファ部MBUFとサブバッファ部SBUFとの間)に電源スイッチとして機能する付加トランジスタATr2(n2-fin×m2トランジスタ)が配置される。
電源スイッチ回路SPSWに設けられるメイントランジスタMTrおよびサブトランジスタSTrは、第3トランジスタの一例である。電源スイッチ回路SPSWに設けられる付加トランジスタATr1は、第4トランジスタの一例であり、付加トランジスタATr2は、第5トランジスタの一例である。
図3に示す電源スイッチ回路PPSWと同様に、電源スイッチ回路SPSWのメイントランジスタMTr、サブトランジスタSTrおよび付加トランジスタATr1、ATr2は、電源線VDDを仮想電源線VVDDに接続する電源スイッチとして機能する。したがって、電源スイッチ回路SPSWにおいて、レイアウトルールの制約(間隔SP1)により発生する空き領域に配置される付加トランジスタATr1により、電源スイッチ回路SPSWの電源供給能力を向上することができる。
この際、付加トランジスタATr1は、スタンダードセル領域SCAに配置される論理回路に使用されるn2-fin×m2トランジスタと同じ構造を有する。このため、エンドキャップECAPと隣接する電源スイッチ回路SPSWは、スタンダードセル領域SCAの外部に配置される他の回路やその他パターンなどに起因するゲート電極等の形状のばらつきを抑制することができる。
また、電源スイッチ回路SPSWにおいて、回路レイアウトの都合により発生する空き領域に配置される付加トランジスタATr2により、電源スイッチ回路SPSWの電源供給能力を向上することができる。この結果、電源スイッチ回路SPSWのレイアウト面積を増加させることなく電源供給能力を向上することができる。
すなわち、空き領域に付加トランジスタATr1、ATr2を配置することで、電源スイッチ回路SPSWのレイアウト面積の増大を抑制しつつ、pチャネルトランジスタPT2の電源供給能力を向上させることができる。
図10は、他の電源スイッチ回路PSWの回路レイアウトの一例(比較例)を示す。図3と同様の要素については、同じ符号を付し、詳細な説明は省略する。図10に示す電源スイッチ回路PSWは、図3の電源スイッチ回路PPSWの付加トランジスタATr1、ATr2の配置領域にトランジスタが配置されず、空き領域E1、E2になっている。この場合、電源スイッチ回路PSWの電源供給能力は、図3の電源スイッチ回路PPSWおよび図9の電源スイッチ回路SPSWより低下する。
以上、この実施形態では、電源スイッチ回路PPSW、SPSWの各々において、レイアウトルールの制約(間隔SP1)により発生する空き領域に付加トランジスタATr1が配置される。これにより、電源スイッチ回路PPSW、SPSWのレイアウト面積を増加させることなく電源供給能力を向上することができる。換言すれば、レイアウトルールの制約により、電源スイッチ回路内PPSW、SPSWに空き領域が必要な場合にも、電源供給能力の低下を抑制することができる。
付加トランジスタATr1は、スタンダードセル領域SCAに配置される論理回路に使用される3fin×1トランジスタと同じ構造を有する。このため、電源スイッチ回路PPSW、SPSWに隣接する回路のゲート電極等の形状のばらつきの抑制に寄与することができる。
また、電源スイッチ回路PPSW、SPSWにおいて、回路レイアウトの都合により発生する空き領域に配置される付加トランジスタATr2により、電源スイッチ回路PPSW、SPSWの電源供給能力を向上することができる。これにより、電源スイッチ回路PPSW、SPSWのレイアウト面積を増加させることなく電源供給能力を向上することができる。
(第2の実施形態)
図11は、第2の実施形態における半導体装置のレイアウトの一例を示す。図1と同様の要素については、同じ符号を付し、詳細な説明は省略する。図10に示す半導体装置102は、例えば、図1に示したパワードメインPD1におけるX方向の左側に、パワードメインPD2、PD3を有する。
図11は、第2の実施形態における半導体装置のレイアウトの一例を示す。図1と同様の要素については、同じ符号を付し、詳細な説明は省略する。図10に示す半導体装置102は、例えば、図1に示したパワードメインPD1におけるX方向の左側に、パワードメインPD2、PD3を有する。
パワードメインPD2は、パワードメインPD1と同様の回路がレイアウトされる。パワードメインPD3は、半導体装置102に電源が供給されている間に常時動作する回路がレイアウトされるため、電源スイッチ回路PPSW、SPSWは配置されない。
以上、この実施形態では、複数のパワードメインPD1、PD2、PD3が互いに隣接する場合にも、上述した実施形態と同様に、電源スイッチ回路PPSW、SPSWのレイアウト面積を増加させることなく電源供給能力を向上することができる。
(第3の実施形態)
図12は、第3の実施形態における半導体装置のレイアウトの一例を示す。図1と同様の要素については、同じ符号を付し、詳細な説明は省略する。図11に示す半導体装置104は、周辺領域PAにRAMとアナログIPとが配置される。
図12は、第3の実施形態における半導体装置のレイアウトの一例を示す。図1と同様の要素については、同じ符号を付し、詳細な説明は省略する。図11に示す半導体装置104は、周辺領域PAにRAMとアナログIPとが配置される。
半導体装置104において、アナログIP以外の回路は、半導体装置104に電源が供給されている間に常時動作する。このため、アナログIPのX方向の両側に電源スイッチ回路PPSWが配置され、アナログIPと電源スイッチ回路PPSWとは、パワードメインPD4に属する。
以上、この実施形態においても、上述した実施形態と同様に、電源スイッチ回路PPSWのレイアウト面積を増加させることなく電源供給能力を向上することができる。
(第4の実施形態)
図13は、第4の実施形態における半導体装置のレイアウトの一例を示す。図1と同様の要素については、同じ符号を付し、詳細な説明は省略する。図13に示す半導体装置106は、RAMに隣接する領域に、Y方向にそれぞれ配列される複数の電源スイッチ回路PPSWを含む2つの電源スイッチ回路列が設けられる。すなわち、半導体装置106は、図1の半導体装置100に比べて、電源スイッチ回路PPSWの数が増えている。半導体装置106のその他の構成は、図1の半導体装置100の構成と同様である。
図13は、第4の実施形態における半導体装置のレイアウトの一例を示す。図1と同様の要素については、同じ符号を付し、詳細な説明は省略する。図13に示す半導体装置106は、RAMに隣接する領域に、Y方向にそれぞれ配列される複数の電源スイッチ回路PPSWを含む2つの電源スイッチ回路列が設けられる。すなわち、半導体装置106は、図1の半導体装置100に比べて、電源スイッチ回路PPSWの数が増えている。半導体装置106のその他の構成は、図1の半導体装置100の構成と同様である。
以上、この実施形態においても、上述した実施形態と同様に、電源スイッチ回路PPSWのレイアウト面積を増加させることなく電源供給能力を向上することができる。さらに、この実施形態では、半導体装置106のパワードメインPD1内に空き領域がある場合、空き領域を利用して電源スイッチ回路PPSWを追加することで、パワードメインPD1での電源供給能力をさらに向上することができる。
(第5の実施形態)
図14は、第5の実施形態における半導体装置のレイアウトの一例を示す。図1と同様の要素については、同じ符号を付し、詳細な説明は省略する。図14に示す半導体装置108は、スタンダードセル領域SCAの周囲に設けられる電源スイッチ領域に配置される複数種の電源スイッチ回路PPSW(PPSWa、PPSWb、PPSWc)を有する。スタンダードセル領域SCAには、図1に示した電源スイッチ回路SPSWが配置されない。このため、スタンダードセル領域SCAに配置される回路の動作電源である電源VVDDは、図示しない上層の配線層を介して電源スイッチ回路PPSWから供給される。
図14は、第5の実施形態における半導体装置のレイアウトの一例を示す。図1と同様の要素については、同じ符号を付し、詳細な説明は省略する。図14に示す半導体装置108は、スタンダードセル領域SCAの周囲に設けられる電源スイッチ領域に配置される複数種の電源スイッチ回路PPSW(PPSWa、PPSWb、PPSWc)を有する。スタンダードセル領域SCAには、図1に示した電源スイッチ回路SPSWが配置されない。このため、スタンダードセル領域SCAに配置される回路の動作電源である電源VVDDは、図示しない上層の配線層を介して電源スイッチ回路PPSWから供給される。
電源スイッチ回路PPSWaは、スタンダードセル領域SCAにおけるX方向の両側に配置される。電源スイッチ回路PPSWaは、X方向の中央部に配置されるn2-fin×m1トランジスタおよびn1-fin×m1トランジスタを有する。また、電源スイッチ回路PPSWaは、n2-fin×m1トランジスタおよびn1-fin×m1トランジスタのゲート電極の配列方向であるX方向の両側に配置されたn2-fin×m2トランジスタとエンドキャップECAPとを有する。
n2-fin×m2トランジスタは、n2-fin×m1トランジスタおよびn1-fin×m1トランジスタに隣接して設けられる。エンドキャップECAPは、n2-fin×m2トランジスタにおけるn2-fin×m1トランジスタおよびn1-fin×m1トランジスタと反対側に配置される。そして、エンドキャップECAPと、エンドキャップECAPに隣接するn2-fin×m2トランジスタとにより、レイアウトルールで定義される間隔SP1が確保される。
電源スイッチ回路PPSWbは、スタンダードセル領域SCAの周囲の角部に配置される。電源スイッチ回路PPSWbの周辺部には、電源スイッチ回路PPSWc側の端部を除いて、エンドキャップECAPが配置される。そして、電源スイッチ回路PPSWbは、X方向の端に配置されたエンドキャップECAPに隣接するn2-fin×m2トランジスタと、n2-fin×m2トランジスタの列に隣接して配置されたn1-fin×m1トランジスタおよびn2-fin×m1トランジスタとを有する。電源スイッチ回路PPSWbにおいても、エンドキャップECAPと、エンドキャップECAPに隣接するn2-fin×m2トランジスタとにより間隔SP1が確保される。
電源スイッチ回路PPSWcは、スタンダードセル領域SCAにおけるY方向の両側に配置される。電源スイッチ回路PPSWcは、電源スイッチ回路PPSWbから、n2-fin×m2トランジスタと、n2-fin×m2トランジスタのX方向に隣接するエンドキャップECAPとを取り除いた構成を有する。
なお、各電源スイッチ回路PPSWa、PPSWb、PPSWcは、メインバッファ部MBUFおよびサブバッファ部SBUFを持たなくてもよい。この場合、図2に示した電源スイッチ制御回路PCNT1は、各電源スイッチ回路PPSWa、PPSWb、PPSWcの外部に設けられる。
以上、この実施形態においても、上述した実施形態と同様に、電源スイッチ回路PPSWのレイアウト面積を増加させることなく電源供給能力を向上することができる。さらに、この実施形態では、スタンダードセル領域SCAの周囲に電源スイッチ回路PPSWa、PPSWb、PPSWcを配置することで、スタンダードセル領域SCA内の電源スイッチ回路SPSWを不要にすることできる。したがって、スタンダードセル領域SCA内の論理回路間を、電源スイッチ回路SPSWに影響されることなく接続することができ、信号の伝搬遅延時間を最小限にすることができる。この結果、半導体装置108の性能向上に寄与することができる。
(第6の実施形態)
図15は、第6の実施形態における半導体装置のレイアウトの一例を示す。図1および図14と同様の要素については、同じ符号を付し、詳細な説明は省略する。図15に示す半導体装置110は、スタンダードセル領域SCAのY方向の一方に隣接して設けられる電源スイッチ領域に配置される複数種の電源スイッチ回路PPSW(PPSWb、PPSWc、PPSWd、PPSWe)を有する。図14と同様に、スタンダードセル領域SCAには、図1に示した電源スイッチ回路SPSWが配置されない。このため、スタンダードセル領域SCAに配置される回路の動作電源である電源VVDDは、図示しない上層の配線層を介して電源スイッチ回路PPSWから供給される。
図15は、第6の実施形態における半導体装置のレイアウトの一例を示す。図1および図14と同様の要素については、同じ符号を付し、詳細な説明は省略する。図15に示す半導体装置110は、スタンダードセル領域SCAのY方向の一方に隣接して設けられる電源スイッチ領域に配置される複数種の電源スイッチ回路PPSW(PPSWb、PPSWc、PPSWd、PPSWe)を有する。図14と同様に、スタンダードセル領域SCAには、図1に示した電源スイッチ回路SPSWが配置されない。このため、スタンダードセル領域SCAに配置される回路の動作電源である電源VVDDは、図示しない上層の配線層を介して電源スイッチ回路PPSWから供給される。
この実施形態では、環状に配置される電源スイッチ回路PPSWb、PPSWc、PPSWdの内側に電源スイッチ回路PPSWeが配置される。電源スイッチ回路PPSWb、PPSWcは、図14の電源スイッチ回路PPSWb、PPSWcと同じ構成を有する。
電源スイッチ回路PPSWdは、X方向の左側に配置されるn2-fin×m1トランジスタおよびn1-fin×m1トランジスタを有する。また、電源スイッチ回路PPSWdは、X方向において電源スイッチ回路PPSWeの反対側に順次に配置されたn2-fin×m2トランジスタとエンドキャップECAPとを有する。
そして、n2-fin×m2トランジスタと、n2-fin×m2トランジスタに隣接するエンドキャップECAPとにより間隔SP1が確保される。電源スイッチ回路PPSWdは、図14の電源スイッチ回路PPSWaから、n2-fin×m2トランジスタの1つ列と、1つのエンドキャップECAPとを削除した構成を有する。これは、電源スイッチ回路PPSWdのX方向の一端がスタンダードセル領域SCAに隣接しないためである。
電源スイッチ回路PPSWeは、電源スイッチ回路PPSWb、PPSWc、PPSWdの内側に配置されるため、間隔SP1を確保するためのn2-fin×m2トランジスタとエンドキャップECAPとは配置されない。このため、電源スイッチ回路PPSWeは、n2-fin×m1トランジスタおよびn2-fin×m1トランジスタのみを有する。
以上、この実施形態においても、上述した実施形態と同様に、電源スイッチ回路PPSWのレイアウト面積を増加させることなく電源供給能力を向上することができる。
なお、上述した実施形態は、finFETを有する電源スイッチ回路PSW1、PSW2に適用する例を述べたが、プレーナ型トランジスタ、ナノワイヤトランジスタ、ナノシートトランジスタ、フォークシートトランジスタ、CFET(Complementary FET)、縦型ナノワイヤトランジスタなどを有する電源スイッチ回路に適用されてもよい。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
100、102、104、106、108、110 半導体装置
ATr1、ATr2 付加トランジスタ
D ドレイン領域
E1、E2 領域
ECAP エンドキャップ
G ゲート電極
MBUF メインバッファ部
MTr メイントランジスタ
PA 周辺領域
PCNT 電源制御信号
PCNT1、PCNT2 電源スイッチ制御回路
PD、PD1、PD2、PD3、PD4 パワードメイン
PPSW、PPSWa、PPSWb 電源スイッチ回路
PPSWc、PPSWd、PPSWe 電源スイッチ回路
PT1、PT2 pチャネルトランジスタ
S ソース領域
SBUF サブバッファ部
SCA スタンダードセル領域
SIG 信号線
SP1 間隔
SPSW 電源スイッチ回路
STr サブトランジスタ
VDD 電源線
VSS 電源線(接地線)
VVDD 仮想電源線
WLT ウェルタップ
ATr1、ATr2 付加トランジスタ
D ドレイン領域
E1、E2 領域
ECAP エンドキャップ
G ゲート電極
MBUF メインバッファ部
MTr メイントランジスタ
PA 周辺領域
PCNT 電源制御信号
PCNT1、PCNT2 電源スイッチ制御回路
PD、PD1、PD2、PD3、PD4 パワードメイン
PPSW、PPSWa、PPSWb 電源スイッチ回路
PPSWc、PPSWd、PPSWe 電源スイッチ回路
PT1、PT2 pチャネルトランジスタ
S ソース領域
SBUF サブバッファ部
SCA スタンダードセル領域
SIG 信号線
SP1 間隔
SPSW 電源スイッチ回路
STr サブトランジスタ
VDD 電源線
VSS 電源線(接地線)
VVDD 仮想電源線
WLT ウェルタップ
Claims (9)
- 論理回路が配置される第1領域と、
前記論理回路とは異なる機能回路が配置される第2領域と、
前記第2領域に隣接して設けられ、第1電源線を前記論理回路および前記機能回路に電源を供給する第2電源線に接続する第1電源スイッチ回路と、
を有し、
前記第1電源スイッチ回路は、
前記論理回路に使用されるトランジスタのサイズより大きいサイズを有し、前記第1電源線を前記第2電源線に接続する第1トランジスタと、
前記機能回路に隣接する領域に設けられたエンドキャップと、
前記第1トランジスタが配置される領域と前記エンドキャップとの間に設けられ、前記論理回路に使用されるトランジスタと同じサイズを有し、前記第1電源線を前記第2電源線に接続する第2トランジスタと、
を有する半導体装置。 - 前記第1領域内に設けられ、前記第1電源線を前記第2電源線に接続する第2電源スイッチ回路を有し、
前記第2電源スイッチ回路は、
前記論理回路に使用されるトランジスタのサイズより大きいサイズを有し、前記第1電源線を前記第2電源線に接続する第3トランジスタと、
前記第3トランジスタにおいて前記第3トランジスタのゲート電極の配列方向の端に隣接して設けられ、前記論理回路に使用されるトランジスタと同じサイズを有し、前記第1電源線を前記第2電源線に接続する第4トランジスタと、
を有し、
前記第4トランジスタが配置される領域の大きさは、前記第1電源スイッチ回路の前記第2トランジスタが配置される領域の大きさと同じである
請求項1に記載の半導体装置。 - 前記第1電源スイッチ回路は、前記第2トランジスタと同じサイズを有し、前記第1電源線を前記第2電源線に接続する第5トランジスタを有する
請求項1または請求項2に記載の半導体装置。 - 前記第1トランジスタおよび前記第2トランジスタの各々は、第1方向に配列される複数のゲート電極を有し、
前記第1トランジスタ、前記第2トランジスタおよび前記エンドキャップは、前記第1方向に沿って配置される
請求項1ないし請求項3のいずれか1項に記載の半導体装置。 - 前記機能回路は、メモリIP、ハードマクロIPまたはアナログIPである
請求項1ないし請求項4のいずれか1項に記載の半導体装置。 - 論理回路が配置される第1領域と、
前記第1領域に隣接して設けられ、第1電源線を前記論理回路に電源を供給する第2電源線に接続する複数種の電源スイッチ回路が配置される電源スイッチ領域と、
を有し、
前記複数種の電源スイッチ回路は、前記論理回路に使用されるトランジスタのサイズより大きいサイズを有し、前記第1電源線を前記第2電源線に接続する第1トランジスタを有し、
前記複数種の電源スイッチ回路の少なくとも1種は、さらに、
前記第1トランジスタが配置される領域において前記第1トランジスタのゲート電極の配列方向である第1方向の端に隣接して設けられ、前記論理回路に使用されるトランジスタと同じサイズを有し、前記第1電源線を前記第2電源線に接続する第2トランジスタと、
前記第2トランジスタが配置される領域において前記第1トランジスタと反対側に隣接して設けられるエンドキャップと、
を有する半導体装置。 - 前記電源スイッチ領域は、前記第1領域の周囲に環状に設けられ、
前記第1領域において前記第1方向の両端に隣接して配置される前記第2トランジスタおよび前記エンドキャップを含む前記電源スイッチ回路は、前記第1トランジスタにおける前記第1方向の両側に設けられた前記第2トランジスタと前記エンドキャップとを有する
請求項6に記載の半導体装置。 - 前記電源スイッチ領域は、前記第1領域において前記第1方向と直交する第2方向に隣接して設けられ、
前記電源スイッチ領域において前記第1方向の両端に配置される前記電源スイッチ回路は、前記第1方向に沿って配置される前記第2トランジスタおよび前記エンドキャップを含み、
前記電源スイッチ領域において前記第1方向の両端に配置される前記電源スイッチ回路を除く前記電源スイッチ回路は、前記第1方向に沿って配置される前記第2トランジスタおよび前記エンドキャップを含まない
請求項6に記載の半導体装置。 - 前記第1トランジスタおよび前記第2トランジスタは、finFETである
請求項1ないし請求項8のいずれか1項に記載の半導体装置。
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Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20231222 |