CN114514604A - 半导体装置 - Google Patents

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Abstract

半导体装置包括第1芯片与第2布线层，第1芯片具有基板、形成在所述基板的第1面上的第1布线层，第2布线层形成在所述基板的所述第1面的相反侧的第2面上。所述第2布线层包括被提供第1电源电位的第1电源线、被提供第2电源电位的第2电源线、连接于所述第1电源线与所述第2电源线之间的开关。所述第1芯片包括第1接地线、被提供所述第2电源电位的第3电源线、配置有所述第1接地线以及所述第3电源线的第1区域、第2接地线、被提供所述第1电源电位的第4电源线、配置有所述第1接地线以及所述第4电源线的第2区域。俯视下，所述开关配置在所述第1区域与所述第2区域之间。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
半导体装置包含各种电路区域，作为电路区域之一例有标准单元区域。标准单元区域包含各种逻辑电路以及电源开关电路。
电源开关电路例如被设置在向半导体装置提供VDD电位的电源线与向逻辑电路的晶体管提供VVDD的电源的电源线之间，进行对该晶体管提供VVDD电源电位的开/关切换。通过使用电源开关电路，在无需使逻辑电路动作的时候可切断电源供给，抑制在构成逻辑电路的晶体管中产生的漏电流，降低消耗电力。
另外，已有人提出在主半导体芯片的背侧贴合包含布线的从属半导体芯片，通过从属半导体芯片的布线向主半导体芯片的晶体管提供电源电位的技术。这种技术也被称为BS-PDN(backside-power delivery network)。
<现有技术文献>
<专利文献>
专利文献1：美国专利申请公开第2015/0162448号说明书
专利文献2：美国专利第9754923号说明书
专利文献3：美国专利申请公开第2018/0145030号说明书
专利文献4：美国专利第8530273号说明书
专利文献5：(日本)专利第6469269号公报
发明内容
<本发明要解决的问题>
目前为止，关于在包含布线的从属半导体芯片内设置电源开关电路时的具体结构，尚未进行详细的研究。
本发明的目的在于提供一种能够适当地设置电源开关电路的半导体装置。
<用于解决问题的手段>
本公开的技术所涉及的半导体装置包括第1芯片以及第2布线层，第1芯片具有基板以及形成在所述基板的第1面上的第1布线层，第2布线层形成在所述基板的所述第1面的相反侧的第2面上，所述第2布线层包括提供第1电源电位的第1电源线、提供第2电源电位的第2电源线、连接于所述第1电源线与所述第2电源线之间的开关，所述第1芯片包括第1接地线、提供所述第2电源电位的第3电源线、配置有所述第1接地线以及所述第3电源线的第1区域、第2接地线、提供所述第1电源电位的第4电源线、配置有所述第1接地线以及所述第4电源线的第2区域，俯视下所述开关配置在所述第1区域与所述第2区域之间。
<发明的效果>
根据本发明的技术，能够适当地设置电源开关电路。
附图说明
图1是表示第1实施方式的半导体装置的概要的剖面图。
图2是表示第1实施方式中的第1芯片的布局的图。
图3是表示第1实施方式的半导体装置所包含的电路的结构的电路图。
图4是表示缓冲器的结构的电路图。
图5是表示缓冲器的平面结构的模式图。
图6是表示逆变器的结构的电路图。
图7是表示逆变器的平面结构的模式图。
图8是表示第1实施方式中的电源域的概要的模式图。
图9是表示第1实施方式的半导体装置的平面结构的模式图(其1)。
图10是表示第1实施方式的半导体装置的平面结构的模式图(其2)。
图11是表示第1实施方式的半导体装置的剖面图(其1)。
图12是表示第1实施方式的半导体装置的剖面图(其2)。
图13是表示第2实施方式的半导体装置的平面结构的模式图。
图14是表示第3实施方式的半导体装置的平面结构的模式图。
图15是表示第3实施方式的半导体装置的剖面图。
图16是表示第4实施方式的半导体装置的平面结构的模式图。
图17是表示第4实施方式的半导体装置的剖面图。
图18是表示第5实施方式的半导体装置的平面结构的模式图。
图19是表示第6实施方式的半导体装置的平面结构的模式图。
图20是表示第7实施方式的电源域的概要的模式图。
图21是表示第7实施方式的半导体装置的平面结构的模式图。
图22是表示第8实施方式的半导体装置的平面结构的模式图。
图23是表示第8实施方式的半导体装置的剖面图。
图24是表示第9实施方式的半导体装置的平面结构的概要的模式图。
图25是表示第9实施方式的半导体装置的概要的剖面图。
图26是表示第9实施方式的半导体装置的平面结构的模式图。
图27是表示第9实施方式的半导体装置的结构的剖面图。
图28是表示第10实施方式的半导体装置的平面结构的模式图。
图29是表示第11实施方式的半导体装置的剖面图。
图30是表示开关晶体管的剖面结构的例子的剖面图(其1)。
图31是表示开关晶体管的剖面结构的例子的剖面图(其2)。
具体实施方式
以下，参照附图对实施方式进行具体的说明。并且，在本说明书以及附图中，对实质上具有相同功能结构的结构要素，通过附加相同的符号有时会省略重复说明。另外，在以下的说明中，将与基板的表面平行并且彼此正交的两个方向设为X方向、Y方向，将垂直于基板的表面的方向设为Z方向。另外，本公开中所说的配置一致，并非是严格地排除制造上的偏差所致的不一致情况，即使是制造上的偏差导致配置有偏移的情况，也可视为配置一致。
(第1实施方式)
首先，对第1实施方式进行说明。图1是表示第1实施方式的半导体装置的概要的剖面图。如图1所示，第1实施方式的半导体装置包括第1芯片10以及第2芯片20。
第1芯片10例如是半导体芯片，其包括基板11以及第1布线层12。基板11例如是硅基板，在基板11的表面侧形成有晶体管等的半导体元件。晶体管例如是源极、漏极以及沟道包含鳍13的FinFET。第1布线层12形成在基板11的表面上，包含布线14以及绝缘层15。布线14的一部分连接于鳍13。另外，例如在基板11的表面侧，形成有与布线14连接的电源线16，基板11上设有从电源线16到基板11的背面的孔17。孔17例如是硅穿孔(through-siliconvia：TSV)。在此，如图1所示，布线14的一部分呈孔形状，可连接于电源线16。
第2芯片20例如是半导体芯片，与第1芯片10的基板11的背面相对配置。第2芯片20例如包含第2布线层22以及垫23。第2布线层22包含布线24以及绝缘层25。第2布线层22的顶面例如与第1芯片10的基板11的背面相对而置。即，基板11位于第1布线层12与第2布线层22之间。第2布线层22，如图1所示，可具有多个布线24。多个布线24可通过第2布线层22上设置的孔28进行连接。垫23例如是与布线基板或板等进行连接的外部连接端子。布线24的一部分连接于孔17。垫23被设置在第2布线层22的背面，通过孔28连接于布线24。通过垫23进行对第2布线层22的电源电位提供或信号传递。
第2芯片20可以具有与第1芯片10同等程度的尺寸，也可以具有大于第1芯片10的尺寸。另外，垫23可以在与第1芯片10相对的第2芯片20的面上，俯视下被设置在第1芯片10的外侧。以下，本说明书中的俯视是指对第1芯片10的表面的俯视。
第2布线层22可以是在基板11的背面上形成布线24以及绝缘层25等而设置的结构。第2布线层22也可以形成在具有TSV的第2基板上，还可以在第2基板的背面设有垫23。
另外，图1的剖面图表示半导体装置的概要，详情如图9～图12所示。
接下来，关于第1芯片10的布局进行说明。图2是表示第1芯片10的布局的图。
如图2所示，第1芯片10包含第1电源域31A、第2电源域31B以及输入输出(I/O)单元区域32。I/O单元区域32例如被配置在第1电源域31A以及第2电源域31B的周围。第1电源域31A的数量以及第2电源域31B的数量可以是2以上。
以下，关于第1实施方式的半导体装置所包含的电路进行说明。图3是表示第1实施方式的半导体装置所包含的电路的结构的电路图。
如图3所示，第1实施方式的半导体装置具备标准单元41、电源开关电路42以及电源开关控制电路52。电源开关控制电路52被设置在第1芯片10的第1电源域31A。标准单元41被设置在第1芯片10的第2电源域31B。标准单元41例如包含NAND电路、逆变器等的各种逻辑电路。电源开关控制电路52包含如下所述的缓冲器。在第1电源域31A，配置有用于向电源开关控制电路52提供接地电位的VSS布线以及提供电源电位的VDD布线。在第2电源域31B，配置有用于向标准单元41提供接地电位的VSS布线以及提供电源电位的VVDD布线。
详情如后文所述，电源开关电路42被设置在第2芯片20。电源开关电路42包含开关晶体管51。开关晶体管51例如是P沟道MOS晶体管，连接在VDD布线与VVDD布线之间。电源开关控制电路52连接在开关晶体管51的栅极，控制开关晶体管51的动作。通过电源开关控制电路52对开关晶体管51进行开/关切换，控制VDD布线与VVDD布线之间的导通。电源开关控制电路52例如包含缓冲器。开关晶体管51可由薄膜晶体管(thin film transistor：TFT)构成，也可以是微机电系统(micro electro mechanical systems：MEMS)开关。另外，还有向第1电源域31A提供接地电位的VSS布线、向第2电源域31B提供接地电位的VVSS布线，在VSS布线与VVSS布线之间可以设置作为开关晶体管51的N沟道MOS晶体管。
以下，关于电源开关控制电路52所包含的缓冲器的结构进行说明。图4是表示缓冲器的结构的电路图。图5是表示缓冲器的平面结构的模式图。
如图4所示，电源开关控制电路52所包含的缓冲器60具备逆变器61以及逆变器62。输入信号IN被输入到逆变器61，逆变器61的输出被输入到开关晶体管51的栅极以及逆变器62，由逆变器62输出输出信号OUT。逆变器61包含P沟道MOS晶体管610P以及N沟道MOS晶体管610N。逆变器62包含P沟道MOS晶体管620P以及N沟道MOS晶体管620N。
例如，如图5所示，设有相当于VDD布线的电源线1110以及相当于VSS布线的电源线1120。电源线1110以及1120沿着X方向延伸。在电源线1110的电源线1120侧，设有沿着X方向延伸的半导体的鳍651。例如设有2条鳍651。在鳍651的电源线1120侧，设有沿着X方向延伸的半导体的鳍652。例如设有2条鳍652。设有局部布线631，通过孔681连接于电源线1110，并沿着Y方向延伸，连接于鳍651。设有局部布线632，通过孔682连接于电源线1120，并沿着Y方向延伸，连接于鳍652。在局部布线631以及632的X方向正侧，设有连接于鳍651以及652的局部布线634。在局部布线631以及632的X方向负侧，设有连接于鳍651以及652的局部布线636。
在局部布线631与局部布线634之间，以及在局部布线632与局部布线634之间，设有通过栅极绝缘膜(未图示)与鳍651以及652交叉的栅电极612。在局部布线631与局部布线636之间，以及在局部布线632与局部布线636之间，设有通过栅极绝缘膜(未图示)与鳍651以及652交叉的栅电极622。栅电极612通过局部布线633以及孔641，连接于布线611。栅电极622通过局部布线635以及孔643，连接于控制信号线5110。控制信号线5110还通过孔642连接于局部布线634。局部布线636通过孔644连接于布线621。输入信号IN输入到布线611，由布线621输出输出信号OUT(参照图4)。控制信号线5110连接于开关晶体管51的栅极。即，控制信号线5110起到向开关晶体管51传递控制信号的信号线的作用。
在此，逆变器61以及62的结构为一例，例如，逆变器61以及62所包含的P沟道MOS晶体管以及N沟道MOS晶体管还可以是2对以上。另外，与开关晶体管51的栅极连接的布线还可以连接于缓冲器60的输入或输出。
以下，作为标准单元41中包含的电路之一例，关于逆变器的结构进行说明。图6是表示逆变器的结构的电路图。图7是表示逆变器的平面结构的模式图。
如图6所示，逆变器70包含P沟道MOS晶体管710P以及N沟道MOS晶体管710N。
例如，如图7所示，设有相当于VVDD布线的电源线2110、相当于VSS布线的电源线2120。电源线2110以及2120沿着X方向延伸。在电源线2110的电源线2120侧，设有沿着X方向延伸的半导体的鳍751。例如设有2条鳍751。在鳍751的电源线2120侧，设有沿着X方向延伸的半导体的鳍752。例如设有2条鳍752。设有局部布线731，通过孔781连接于电源线2110，并沿着Y方向延伸，连接于鳍751。设有局部布线732，通过孔782连接于电源线2120，并沿着Y方向延伸，连接于鳍752。在局部布线731以及732的X方向正侧，设有连接于鳍751以及752的局部布线734。
在局部布线731与局部布线734之间，以及在局部布线732与局部布线734之间，设有通过栅极绝缘膜(未图示)与鳍751以及752交叉的栅电极712。栅电极712通过局部布线733以及孔741连接于布线711。局部布线734通过孔742连接于布线760。输入信号IN输入到布线711，由布线760输出输出信号OUT(参照图6)。
在此，标准单元41中包含的电路并不限定于逆变器，还可以包含各种逻辑电路等的电路。另外，还可以包含SRAM(Static Random Access Memory)的存储单元。另外，电源线2110以及2120可以设置横跨3个以上的区域的电路。即，可以设置所谓的多高度(multi-height)的电路。
图5以及图7中例示了采用鳍的晶体管(FinFET)，此外在第1电源域31A以及第2电源域31B还可以设置平面型的晶体管、互补场效应晶体管(Complementary Field EffectTransistor：CFET)、使用纳米线的晶体管等。
在此，关于第1电源域31A以及第2电源域31B的概要进行说明。图8是第1实施方式的电源域的概要的模式图。
如图8所示，例如，第2电源域31B位于第1电源域31A的X方向正侧。第1电源域31A包含连接于电源线1110以及1120的电路。例如，图4以及图5所示的电源开关控制电路52的缓冲器60被包含在第1电源域31A中。第2电源域31B包含连接于电源线2110以及2120的电路。例如，图6以及图7所示的逆变器70被包含在第2电源域31B中。另外，俯视下，电源开关电路42位于第1电源域31A与第2电源域31B之间。并且，例如在第2电源域31B被第1电源域31A包围的配置情况下，可以沿着如图8所示的电源线1110以及电源线2110的延伸方向，配置第1电源域31A的至少一部分以及第2电源域31B。
以下，关于第1实施方式中的第1芯片10以及第2芯片20的详细结构进行说明。图9以及图10是表示第1实施方式的半导体装置的平面结构的模式图。图11以及图12是表示第1实施方式的半导体装置的剖面图。图9表示第1芯片10以及第2芯片20的内部结构，图10表示第2芯片20的内部结构。图11相当于沿着图9以及图10中的X11-X21线的剖面图，图12相当于沿着图9以及图10中的X12-X22线的剖面图。
[第1电源域31A]
在第1电源域31A，沿着X方向延伸的电源线1110与沿着X方向延伸的电源线1120在Y方向上交替配置。例如，电源线1110相当于VDD布线，电源线1120相当于VSS布线。
如图9～图12所示，基板11上形成有沿着X方向延伸的多个槽，电源线1110以及1120被设置在这些槽内。具有这种结构的电源线1110以及1120也被称为BPR(Buried PowerRail)。在基板11的表面上还可以形成元件分离膜(未图示)。例如通过STI(Shallow TrenchIsolation)法形成元件分离膜。元件分离膜的表面与基板11的表面可以是同一面，也可以不是同一面。
在基板11形成有穿通至基板11的背面的孔1111以及1121。孔1111被形成在电源线1110的下方，孔1121被形成在电源线1120的下方。在1条电源线1110可以设置2个以上的孔1111，在1条电源线1120也可以形成2个以上的孔1121。
虽未图示，在电源线1110与电源线1120之间，连接有图5所示的电源开关控制电路52等的电路。如图9以及图11所示，用于传送逆变器61的输出的控制信号线5110，俯视下位于电源线1110与电源线1120之间。控制信号线5110俯视下延伸至第1电源域31A与第2电源域31B之间的区域。在控制信号线5110的第2电源域31B侧的端部下方的基板11上形成有槽，在该槽内形成有连接层5190。在绝缘层15形成有用于电连接控制信号线5110与连接层5190的孔5111。在基板11形成有穿通至基板11的背面的孔5191。孔5191被形成在连接层5190的下方。
[第2电源域31B]
在第2电源域31B，沿着X方向延伸的电源线2110与沿着X方向延伸的电源线2120在Y方向上交替配置。例如，电源线2110相当于VVDD布线，电源线2120相当于VSS布线。
如图9～图12所示，在基板11形成有沿着X方向延伸的多个槽，电源线2110以及2120被设置在这些槽内。具有这种结构的电源线2110以及2120也被称之为BPR。在基板11的表面上还可以形成元件分离膜(未图示)。
在基板11形成有穿通至基板11的背面的孔2111以及2121。孔2111被形成在电源线2110的下方，孔2121被形成在电源线2120的下方。在1条电源线2110可以形成2个以上的孔2111，在1条电源线2120可以形成2个以上的孔2121。
虽未图示，在电源线2110与电源线2120之间，连接有图7所示的逆变器70等的标准单元41所包含的电路。在电源线2110与电源线2120之间可以连接SRAM的存储单元。
[电源开关电路42]
如图9～图12所示，第2芯片20例如包含绝缘层25、形成在绝缘层25的表层部的电源线7110、7120、8110以及8120。电源线7110、7120、8110以及8120沿着X方向延伸。
电源线7110以及7120被设置在俯视下与第1电源域31A重叠的区域。电源线7110相当于VDD布线，电源线7120相当于VSS布线。俯视下，电源线7110与电源线1110重叠，并通过孔1111连接于电源线1110。俯视下，电源线7120与电源线1120重叠，并通过孔1121连接于电源线1120。如图11所示，在电源线7110的下方设有电源线7112，并设有用于连接电源线7112与电源线7110的孔7111。如图12所示，还可以在电源线7120的下方设置电源线7122，还可以设置用于连接电源线7122与电源线7120的孔7121。电源线7112以及7122可以沿着X方向延伸，也可以沿着Y方向延伸。也可以不设置电源线7122以及孔7121。
电源线8110以及8120被设置在俯视下与第2电源域31B重叠的区域。电源线8110相当于VVDD布线，电源线8120相当于VSS布线。俯视下，电源线8110与电源线2110重叠，并通过孔2111连接于电源线2110。俯视下电源线8120与电源线2120重叠，并通过孔2121连接于电源线2120。如图11所示，可以在电源线8110的下方设置电源线8112，还可以设置用于连接电源线8112与电源线8110的孔8111。如图12所示，可以在电源线8120的下方设置电源线8122，还可以设置用于连接电源线8122与电源线8120的孔8121。电源线8112以及8122可以沿着X方向延伸，也可以沿着Y方向延伸。
第2芯片20在绝缘层25内包含栅电极5120。栅电极5120位于电源线7110、7120、8110以及8120的下方。
如图9～图12所示，栅电极5120位于第1电源域31A与第2电源域31B之间。在栅电极5120的上方的绝缘层25的表层部形成有连接部5180。连接部5180连接于孔5191。在绝缘层25形成有用于电连接栅电极5120与连接部5180的孔5181。
如图9～图12所示，在绝缘层25，形成有俯视下与电源线7110以及8110重叠的多个半导体层6110。半导体层6110位于栅电极5120的下方，在半导体层6110与栅电极5120之间设有栅极绝缘膜6120。栅极绝缘膜6120与栅电极5120相接，半导体层6110与栅极绝缘膜6120相接。
半导体层6110具有在X方向上将半导体层6110的中心线夹在中间的VVDD连接部6111(漏极)与VDD连接部6112(源极)。在绝缘层25形成有用于电连接VVDD连接部6111与电源线8110的孔8113，以及用于电连接VDD连接部6112与电源线7110的孔7113。多个半导体层6110沿着Y方向排列。
电源线7110通过孔7113连接于VDD连接部6112。另外，VVDD连接部6111通过孔8113、电源线8110、孔2111连接于电源线2110。例如通过作为垫23(参照图1)的一部分的电源线7112，向电源线7110提供VDD的电位。另外，如上所述，电源线2110相当于VVDD布线。并且，VVDD连接部6111与VDD连接部6112之间的导通，由栅电极5120的电位控制。即，栅电极5120作为连接于VDD布线与VVDD布线之间的开关晶体管51的栅极发挥作用。
如上所述，在本实施方式中，开关晶体管51具备半导体层6110，半导体层6110俯视下位于第1电源域31A与第2电源域31B之间。即，俯视下，开关晶体管51位于第1电源域31A与第2电源域31B之间。
一般情况下，会在第1电源域31A与第2电源域31B之间设置用于电源分离的区域。因此，根据本实施方式，相较于第1芯片10内的第1电源域31A与第2电源域31B之间除了电源分离的区域(分离区域)之外还配置有开关晶体管51的情况恶言，能够减小半导体装置的尺寸。
通过在第2电源域31B的外侧的分离区域配置开关晶体管51，能够将结构与BPR相同的连接层5190用于连接控制信号线5110与连接部5180。
在此，对孔2111以及2121的数量并无限定。孔2111以及2121越多，能够使电源线2110与电源线8110之间的电阻，以及电源线2120与电源线8120之间的电阻越低，从而能够抑制IR压降。
电源线7112、7122、8112以及8122可以沿着Y方向延伸。也可以不设置电源线8112。
另外，对各孔的平面形状并无特别限定，例如可以是圆形、椭圆形、正方形或矩形等。
(第2实施方式)
接下来，关于第2实施方式进行说明。第2实施方式主要是其栅电极以及半导体膜的配置不同于第1实施方式。图13是表示第2实施方式的半导体装置的平面结构的模式图。
在第2实施方式中，如图13所示，取代于多个半导体层6110，设有半导体层6210。半导体层6210俯视下与电源线7110以及8110重叠，并沿着Y方向延伸。另外，取代于栅电极5120，在半导体层6210的上方设有沿着Y方向延伸的栅电极5220。在栅电极5220与半导体层621之间，取代于栅极绝缘膜6120，设有栅极绝缘膜(未图示)。栅极绝缘膜与栅电极5220相接，半导体层6210与栅极绝缘膜相接。
半导体层6210具有在X方向上将半导体层6210的中心线夹在中间的VVDD连接部6211与VDD连接部6212。在绝缘层25形成有用于电连接VVDD连接部6211与电源线8110的孔8113，以及用于电连接VDD连接部6212与电源线7110孔7113。例如，1个VVDD连接部6211通过多个孔8113连接有多个电源线8110，1个VDD连接部6212通过多个孔7113连接有多个电源线7110。
其他结构与第1实施方式相同。
在本实施方式中，开关晶体管51具备半导体层6210，半导体层6210俯视下位于第1电源域31A与第2电源域31B之间。即，俯视下，开关晶体管51位于第1电源域31A与第2电源域31B之间。
因此，与第1实施方式同样，能够减小半导体装置的尺寸。另外，能够提高效率。
(第3实施方式)
以下，关于第3实施方式进行说明。第3实施方式主要是其VSS布线的配置不同于第1实施方式等。图14是表示第3实施方式的半导体装置的平面结构的模式图。图15是表示第3实施方式的半导体装置的剖面图。图15相当于沿着图14中的X13-X23线的剖面图。
在第3实施方式中，如图14以及图15所示，取代于电源线7120以及8120，设有电源线7320。电源线7320被设置在绝缘层25的表层部。电源线7320沿着X方向延伸。
电源线7320被设置在俯视下与第1电源域31A重叠的区域、与电源域31B重叠的区域、上述区域之间的区域。电源线7320相当于VSS布线。电源线7320俯视下与电源线1120以及2120重叠，并通过孔1121以及2121连接于电源线1120以及2120。如图15所示，在电源线7320的下方，取代电源线7122以及8122，可以设置电源线7322，电源线7322可以通过孔7121以及8121连接于电源线7320。
其他结构与第1实施方式相同。
通过第3实施方式也能够获得与第1实施方式相同的效果。另外，在第3实施方式中，第1电源域31A与第2电源域31B之间共享VSS布线，因此能够降低在VDD布线产生的电源噪声。
(第4实施方式)
以下，关于第4实施方式进行说明。第4实施方式主要是其电源线的配置不同于第1实施方式等。图16是表示第4实施方式的半导体装置的平面结构的模式图。图17是表示第4实施方式的半导体装置的剖面图。图17相当于沿着图16中的X14-X24线的剖面图。
在第4实施方式中，如图16以及图17所示，取代于电源线7110、7120、8110以及8120，设有电源线7410、7420、8410以及8420。电源线7410、7420、8410以及8420被设置在绝缘层25的表层部。电源线7410、7420、8410以及8420沿着Y方向延伸。
电源线7410以及7420被设置在俯视下与第1电源域31A重叠的区域。电源线7410相当于VDD布线，电源线7420相当于VSS布线。俯视下电源线7410与电源线1110以及1120正交，通过孔1111连接于电源线1110。俯视下电源线7420与电源线1110以及1120正交，并通过孔1121连接于电源线1120。如图17所示，可以在电源线1110的下方设置电源线7112，并设置用于连接电源线7112与电源线7420的孔7421。在电源线1120的下方设置相当于VDD布线的电源线(未图示)，如图16所示，设有用于连接该电源线与电源线7410的孔7411。电源线1110以及7410俯视下呈网格结构。电源线1120以及7420俯视下呈网格结构。
电源线8410以及8420被设置在俯视下与第2电源域31B重叠的区域。电源线8410相当于VVDD布线，电源线8420相当于VSS布线。俯视下电源线8410与电源线2110以及2120正交，通过孔2111连接于电源线2110。俯视下电源线8420与电源线2110以及2120正交，通过孔2121连接于电源线2120。如图17所示，可以在电源线2110的下方设置电源线8112，并设置用于连接电源线8112与电源线8420的孔8421。在电源线2120的下方设置相当于VVDD布线的电源线(未图示)，如图16所示，设有用于连接该电源线与电源线8410的孔8411。电源线2110以及8410俯视下呈网格结构。电源线2120以及8420俯视下呈网格结构。
其他结构与第1实施方式相同。
通过第4实施方式也能够获得与第1实施方式相同的效果。另外，能够将多个电源线1110共同连接在各开关晶体管51的VDD连接部6412，将多个电源线2110共同连接在各开关晶体管51的VVDD连接部6411。另外，还能够通过电源线7112以及8112等对电源进行再分配。
在此，对电源线7410、7420、8410以及8420的数量并无限定。在使用多个电源线7410的情况下，多个电源线7410中通过孔7413连接于VDD连接部6412的电源线7410的宽度可以比其他电源线7410的宽度大。在使用多个电源线8410的情况下，多个电源线8410中通过孔8413连接于VVDD连接部6411的电源线8410的宽度可以比其他电源线8410的宽度大。
(第5实施方式)
以下，关于第5实施方式进行说明。第5实施方式主要是其电源线、栅电极以及半导体膜的配置不同于第1实施方式等。图18是表示第5实施方式的半导体装置的平面结构的模式图。在图18中省略了相当于控制信号线5110的部分。
在第5实施方式中，如图18所示，取代于多个半导体层6110设有半导体层6510，取代于电源线7110设有电源线7510，取代于电源线8110设有电源线8510。电源线7510相当于VDD布线，电源线8510相当于VVDD布线。
电源线7510与电源线7110同样，被设置在俯视下与第1电源域31A重叠的区域。并且，电源线7510在第1电源域31A与第2电源域31B之间，延伸到电源线8120的近旁。电源线8510与电源线8110同样，被设置在俯视下与第2电源域31Bと重叠的区域。并且，电源线8510在第1电源域31A与第2电源域31B之间，延伸到电源线7120的近旁。此外，沿着Y方向观看时，电源线7510与8510彼此重叠。
半导体层6510俯视下与电源线7510以及8510重叠，并沿着Y方向延伸。另外，取代于栅电极5120，在半导体层6510的上方设有沿着X方向延伸的栅电极5520。栅电极5520位于Y方向上邻接的电源线7510的电源线8120侧的端部与电源线8510的电源线7120侧的端部之间。半导体层6110在俯视下的电源线7510的电源线8120侧的端部周围具有VDD连接部6512，并在俯视下的电源线8510的电源线7120侧的端部周围具有VVDD连接部6511。在栅电极5520与半导体层6510之间，取代于栅极绝缘膜6120设有栅极绝缘膜(未图示)。栅极绝缘膜与栅电极5520相接，半导体层6510与栅极绝缘膜相接。在绝缘层25形成有用于电连接VVDD连接部6511与电源线8510的孔8513，以及用于电连接VDD连接部6512与电源线7510的孔7513。
其他结构与第1实施方式相同。
通过第5实施方式也能够获得与第1实施方式相同的效果。
(第6实施方式)
以下，关于第6实施方式进行说明。第6实施方式主要是其电源线、栅电极以及半导体膜的配置不同于第1实施方式等。图19是表示第6实施方式的半导体装置的平面结构的模式图。在图19中省略了相当于控制信号线5110的部分。
在第6实施方式中，如图19所示，设有共同连接部7610，共同连接部7610共同连接于Y方向上夹着1条电源线7120相邻而置的2条电源线7110。共同连接部7610连接于电源线7110的第2电源域31B侧的端部，俯视下扩展到第1电源域31A与第2电源域31B之间的区域。例如，共同连接部7610的第2电源域31B侧的端部位于第2电源域31B的近旁。与共同连接部7610连接的2条电源线7110之间的电源线7120在X方向上与共同连接部7610相分离。
设有共同连接部8610，共同连接部8610共同连接于Y方向上夹着1条电源线8120相邻而置的2条电源线8110。共同连接部8610连接于电源线8110的第1电源域31A侧的端部，俯视下扩展到第1电源域31A与第2电源域31B之间的区域。例如，共同连接部8610的第1电源域31A侧的端部位于第1电源域31A的近旁。与共同连接部8610连接的2条电源线8110之间的电源线8120在X方向上与共同连接部8610相分离。
取代于半导体层6110设有半导体层6610。各半导体层6610被配置成与Y方向上相邻的共同连接部8610的一部分以及共同连接部7610的一部分重叠的方式。另外，取代于栅电极5120，在半导体层6610的上方设有沿着X方向延伸的栅电极5620。栅电极5620位于Y方向上邻接的共同连接部8610与共同连接部7610之间。半导体层6610在俯视下的共同连接部7610的周围具有VDD连接部6612，在俯视下的共同连接部8610的周围具有VVDD连接部6611。在栅电极5620与半导体层6610之间，取代于栅极绝缘膜6120设有栅极绝缘膜(未图示)。栅极绝缘膜与栅电极5620相接，半导体层6610与栅极绝缘膜相接。在绝缘层25形成有用于电连接VVDD连接部6611与共同连接部8610的孔8613，以及用于电连接VDD连接部6612与共同连接部7610的孔7613。
如上所述，在第6实施方式中，各共同连接部7610与2个开关晶体管51的VDD连接部6612连接，各共同连接部8610与2个开关晶体管51的VVDD连接部6611连接。
其他结构与第1实施方式相同。
通过第6实施方式也能够获得与第1实施方式同样的效果。
(第7实施方式)
以下，关于第7实施方式进行说明。第7实施方式主要是其电源域的配置以及电源开关电路的配置不同于第1实施方式等。图20是表示第7实施方式的电源域的概要的模式图。图21是表示第7实施方式的半导体装置的平面结构的模式图。
在第7实施方式中，如图20所示，例如在第2电源域31B的Y方向负侧设有第3电源域31C。在第3电源域31C，与第1电源域31A同样，包含与电源线1110以及1120连接的电路。电源开关电路42被设置在第3电源域31C与第2电源域31B之间。另外，例如在第2电源域31B被第3电源域31C包围配置的情况下，可以沿着与图20所示的电源线1110以及电源线2110的延伸方向正交的方向，配置第3电源域31C的至少一部分以及第2电源域31B。
如图21所示，在第2电源域31B，设有电源线2110、2120、8410以及8420等。另外，在第3电源域31C，设有电源线1110、1120、7410以及7420等。另外，取代于控制信号线5110，设有沿着Y方向延伸的控制信号线5710。控制信号线5710通过孔5111连接于连接层5190(参照图11)。电源线7410、7420、8410以及8420与第4实施方式同样，被设置在绝缘层25的表层部，并沿着Y方向延伸。
在第2电源域31B与第3电源域31C之间设有半导体层6710。半导体层6710俯视下与电源线7410以及8410重叠，并沿着X方向延伸。另外，在半导体层6710的上方设有沿着X方向延伸的栅电极5720。在栅电极5720与半导体层6710之间设有栅极绝缘膜(未图示)。栅极绝缘膜与栅电极5720相接，半导体层6710与栅极绝缘膜相接。
半导体层6710具有在Y方向上将半导体层6710的中心线夹在中间的VVDD连接部6711与VDD连接部6712。在绝缘层25，形成有用于电连接VVDD连接部6711与电源线8410的孔8713,以及用于电连接VDD连接部6712与电源线7410的孔7713。例如，1个VVDD连接部6711通过多个孔8713连接有多个电源线8410，1个VDD连接部6712通过多个孔7713连接有多个电源线7410。
其他结构与第1实施方式的相同。
通过第7实施方式也能够获得与第1实施方式相同的效果。
第7实施方式中设置的开关晶体管51的结构效仿了第2实施方式中的开关晶体管51的结构。设在第2电源域31B与第3电源域31C之间的开关晶体管51的结构也可以效仿其他实施方式中的开关晶体管51的结构。另外，各电源线并非一定要设在绝缘层25的表层部，也可以设在绝缘层25的内部。另外，设在绝缘层25的表层部的电源线可以沿着X方向延伸。
第2电源域31B以及第3电源域31C之外还可以增设第1电源域31A，也可以在第1电源域31A与第2电源域31B之间，以及第2电源域31B与第3电源域31C之间设置电源开关电路42。
(第8实施方式)
接下来，关于第8实施方式进行说明。第8实施方式主要是其开关晶体管的结构不同于第1实施方式等。图22是表示第8实施方式的半导体装置的平面结构的模式图。图23是表示第8实施方式的半导体装置的剖面图。图23相当于沿着图22中的X15-X25线的剖面图。
在第8实施方式中，如图22以及图23所示，取代于半导体层6110设有半导体层6810。半导体层6810俯视下与电源线7110以及8110重叠。另外，取代于栅电极5120，在半导体层6210的下方设有栅电极5820。在栅电极5820与半导体层6810之间，取代于栅极绝缘膜6120设有栅极绝缘膜6820。栅极绝缘膜6820与栅电极5820相接，半导体层6810与栅极绝缘膜6820相接。
其他结构与第1实施方式相同。
通过第8实施方式也能够获得与第1实施方式相同的效果。
栅电极5820可以与电源线7112以及8112等形成在同一层。栅电极5820可以采用与电源线7112以及8112等相同的材料形成。另外，控制信号线5110可以沿着Y方向延伸，并通过多个孔5111等连接于多个栅电极5820。
在其他实施方式中，也可以将栅电极以及栅极绝缘膜设在半导体层的下方。
(第9实施方式)
以下，关于第9实施方式进行说明。第9实施方式其控制信号线的配置不同于第1实施方式等。图24是表示第9实施方式的半导体装置的平面结构的概要的模式图。图25是表示第9实施方式的半导体装置的概要的剖面图。在图24以及图25中，示出了与作为第9实施方式的特征性部分的控制信号线的配置相关的部分，但省略了半导体层、一部分电源线以及孔等的图示。
在第9实施方式中，如图24以及图25所示，在绝缘层25内配置有多个控制信号线5930。控制信号线5930沿着X方向延伸，并沿着Y方向排列配置。各控制信号线5930具有从第2电源域31B的X方向的两端伸出的部分。在Y方向上邻接的控制信号线5930在第2电源域31B的外侧，通过沿着Y方向延伸的控制信号线5910相连接。在X方向负侧通过控制信号线5910与位于Y方向正侧的控制信号线5930进行连接的控制信号线5930，在X方向正侧通过控制信号线5910与位于Y方向负侧的控制信号线5930进行连接。同样，在X方向正侧通过控制信号线5910与位于Y方向正侧的控制信号线5930进行连接的控制信号线5930，在X方向负侧通过控制信号线5910与位于Y方向负侧的控制信号线5930进行连接。如此，在本实施方式中，俯视下，控制信号线5110、控制信号线5930、控制信号线5910、控制信号线5930、控制信号线5910……的控制信号线的连接体呈蛇行状。另外，在Y方向上邻接的控制信号线5930只在第2电源域31B的外侧彼此连接。此外，控制信号线5910上连接着开关晶体管51的栅电极(未图示)，详情后述。即，多个开关晶体管51成列连接。
在此，关于图24中的区域R的详细结构进行说明。图26是表示第9实施方式的半导体装置的平面结构的模式图。图27是表示第9实施方式的半导体装置的结构的剖面图。图27相当于沿着图26中的Y11-Y21线的剖面图。
如图26以及图27所示，控制信号线5930在半导体层6410的下方的位置沿着X方向延伸。在绝缘层25的表层部的俯视下与控制信号线5110或5910重叠的部分，设有连接部5920。设有用于电连接控制信号线5930与连接部5920的孔5921。在连接部5920的下方，除了孔5921之外，还设有孔5922。设有与孔5922连接的栅电极5923，在栅电极5923的下方设有栅极绝缘膜6920以及半导体层6910。半导体层6910具有在X方向上将半导体层6910的中心线夹在中间的VVDD连接部6911与VDD连接部6912。在绝缘层25，形成有用于电连接VVDD连接部6911与电源线8110(参照图9～图12)的孔8913、用于电连接VDD连接部6912与电源线7110(参照图9～图12)的孔7913。多个半导体层6910沿着Y方向排列。
如上所述，在第9实施方式中，俯视下控制信号线5930与控制信号线5110或5910相交的区域设有开关晶体管51。
在第9实施方式中，寄生于控制信号线5930的电容以及电阻较大。因此，来自电源开关控制电路的控制信号通过控制信号线5930被依序传递至各开关晶体管51。从而，在第2电源域31B的VVDD电位上升会变的缓和，能够降低伴随电位急速上升产生的电源噪声。
在Y方向上邻接的控制信号线5930，在俯视下的第2电源域31B的外侧，可以不通过控制信号线5910，而是通过设在第2芯片20的表层部的控制信号线进行连接。
(第10实施方式)
以下，关于第10实施方式进行说明。第10实施方式其控制信号线上附加有缓冲器的特征不同于第9实施方式。图28是表示第10实施方式的半导体装置的平面结构的模式图。在图28中，展示了与作为第10实施方式的特征性部分的控制信号线的配置相关的部分，省略了半导体层、一部分电源线以及孔等的图示。
在第10实施方式中，如图28所示，在控制信号线5110以及5910附加有缓冲器5700。例如，缓冲器5700被设置在第1芯片10。例如，与缓冲器60同样，由VDD布线以及VSS布线向缓冲器5700提供电压。缓冲器5700与缓冲器60同样，可以设置在第1电源域31A。其他结构与第9实施方式相同。
缓冲器5700能够作为延迟电路发挥功能。因此，能够利用缓冲器5700对控制信号传递的延迟作用，来控制开关晶体管51的动作时间。
(第11实施方式)
以下，关于第11实施方式进行说明。第11实施方式中附加有用于提高控制信号线的寄生电容的结构的特征不同于第9实施方式等。图29是表示第11实施方式的半导体装置的剖面图。在图29中，展示了与作为第11实施方式的特征性部分的控制信号线以及开关晶体管相关的部分，省略了半导体层、一部分电源线以及孔等的图示。
在第11实施方式中，如图29所示，具备相邻接的布线5931与布线5932的布线电容部5941通过孔5951连接于控制信号线5930。例如，布线5931以及5932沿着Y方向延伸，孔5951连接于布线5931。
并且，沿着Y方向延伸的布线5933通过孔5952连接于控制信号线5930。在布线5933上，形成有绝缘膜5934以及導電膜5935。由布线5933、绝缘膜5934以及導電膜5935构成电容元件5942。
在第11实施方式中，通过布线电容部5941以及电容元件5942，在控制信号线5930有更大的电容寄生。因此，能够实现抑制电位急速上升的效果更高的结构。
此外，也可以仅是设置布线电容部5941或电容元件5942中的一个。在其他实施方式中，可以设置布线电容部5941，可以设置电容元件5942，也可以设置两者。
在此，关于开关晶体管的剖面结构的概要进行说明。图30以及图31是表示开关晶体管的剖面结构的例子的剖面图。
在图30所示的第1例中，绝缘层101中设有基底绝缘膜102，在基底绝缘膜102的上方设有半导体层103、栅极绝缘膜104以及栅电极105。在绝缘层101的表层部设有控制信号线110、相当于VDD布线的电源线120以及相当于VVDD布线的电源线130。半导体层103具有沟道103C、将沟道103C夹在中间的源极103S与漏极103D。电源线120与源极103S通过孔121连接，电源线130与漏极103D通过孔131连接。在基底绝缘膜102的下方，设有相当于VDD布线的电源线123以及相当于VVDD布线的电源线133。电源线120与电源线123通过孔122连接，电源线130与电源线133通过孔132连接。控制信号线110通过孔111连接于栅电极105。
在图31所示的第2例中，在基底绝缘膜102设有栅极绝缘膜204，在栅极绝缘膜204的上方设有半导体层103，在栅极绝缘膜204的下方设有栅电极205。其他结构与第1例相同。
基底绝缘膜的材料例如是氧化硅、氮化硅、碳化硅、氧氮化硅、氧碳化硅等。半导体层的材料例如是InGaZnO(IGZO)、ZnO、ZnSnO、InZnO等。栅极绝缘膜的材料例如是SiO2、SiOxNy、SiN、Al2O3等。栅电极的材料例如是钼、钛、铬、钽、镁、银、钨、铝、铜、钕、钌、钪等的金属。栅电极的材料可以是石墨烯等。
若从栅电极与半导体层的叠层关系以及半导体层与VDD布线的连接关系的角度考虑，将上述各实施方式中设置的开关晶体管51分类为第1、第2例，其结果如下。即，第1～第7、第9、第10实施方式中设置的开关晶体管51属于第1例。第8实施方式中设置的开关晶体管51属于第2例。
以上，根据各实施方式对本发明行了说明，但本发明并不限定于上述实施方式中给出的要件。关于上述点，允许在不违背本发明主旨的范围内进行变更，可根据其应用形态适当地决定。
符号说明
10 第1芯片
20 第2芯片
31A、31B、31C 电源域
42 电源开关电路
51 开关晶体管
52 电源开关控制电路。

Claims (15)

1.一种半导体装置，其特征在于，包括：
第1芯片，具有基板、形成在所述基板的第1面上的第1布线层；以及
第2布线层，形成在所述基板的所述第1面的相反侧的第2面上，
所述第2布线层包括：
第1电源线，提供第1电源电位；
第2电源线，提供第2电源电位；以及
开关，连接于所述第1电源线与所述第2电源线之间，
所述第1芯片包括：
第1接地线；
第3电源线，提供所述第2电源电位；
第1区域，配置有所述第1接地线以及所述第3电源线；
第2接地线；
第4电源线，提供所述第1电源电位；以及
第2区域，配置有所述第1接地线以及所述第4电源线，
俯视下所述开关被配置在所述第1区域与所述第2区域之间。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第2区域包括连接于所述第2接地线与所述第4电源线之间的控制电路，所述控制电路控制所述开关。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述第1接地线与所述第2接地线彼此电连接。
4.根据权利要求1至3中的任一项所述的半导体装置，其特征在于，
所述第1电源线具有俯视下与所述第2区域重叠的部分，
所述第2电源线具有俯视下与所述第1区域重叠的部分，
所述第1电源线以及所述第2电源线在所述第1区域与所述第2区域之间连接于所述开关。
5.根据权利要求1至4中的任一项所述的半导体装置，其特征在于，
所述第1电源线以及所述第2电源线俯视下沿着第1方向延伸，
所述第1区域的至少一部分以及所述第2区域沿着所述第1方向配置，
在与所述第1方向垂直的第2方向上，分别排列设有多个所述第1电源线以及所述第2电源线，
所述开关共同连接于多个所述第1电源线与多个所述第2电源线之间。
6.根据权利要求1至4中的任一项所述的半导体装置，其特征在于，
所述第1电源线以及所述第2电源线俯视下沿着第1方向延伸，
所述第1区域以及所述第2区域俯视下沿着与所述第1方向正交的第2方向配置，
多个所述开关连接于所述第1电源线与所述第2电源线之间。
7.根据权利要求6所述的半导体装置，其特征在于，
所述第1接地线以及所述第3电源线沿着所述第1方向延伸。
8.根据权利要求1至4中的任一项所述的半导体装置，其特征在于，
在与所述第1区域以及所述第2区域被排列的第1方向垂直的第2方向上，分别排列设有多个所述第1电源线以及所述第2电源线，
所述第1电源线分别具有位于所述第1区域与所述第2区域之间的第1部分，
所述第2电源线分别具有位于所述第1区域与所述第2区域之间的第2部分，
所述第1部分与所述第2部分在所述第2方向上交替配置，
所述开关连接于所述第2方向上邻接的所述第1部分与所述第2部分之间。
9.根据权利要求8所述的半导体装置，其特征在于，
多个所述第1电源线共享所述第1部分，
多个所述第2电源线共享所述第2部分。
10.根据权利要求1至9中的任一项所述的半导体装置，其特征在于，
所述开关包括：
半导体层，连接于所述第1电源线以及所述第2电源线；
栅电极；以及
栅极绝缘膜，设置在所述半导体层与所述栅电极之间。
11.根据权利要求10所述的半导体装置，其特征在于，
所述栅极绝缘膜形成在所述半导体层的所述第1芯片侧的面上，
所述栅电极形成在所述栅极绝缘膜的所述第1芯片侧的面上。
12.根据权利要求10所述的半导体装置，其特征在于，
所述栅极绝缘膜形成在所述半导体层的所述第1芯片侧的面的相反侧的面上，
所述栅电极形成在所述栅极绝缘膜的所述第1芯片侧的面的相反侧的面上。
13.根据权利要求1至12中的任一项所述的半导体装置，其特征在于，
由多个所述开关构成的第1开关群与由多个所述开关构成的第2开关群以俯视下将所述第1区域夹于其间的方式配置，
属于所述第1开关群的所述开关与属于所述第2开关群的所述开关交替并列地连接。
14.根据权利要求13所述的半导体装置，其特征在于，
在所述第1区域的外侧，所述第1开关群的控制端子以及所述第2开关群的控制端子通过缓冲器彼此连接。
15.根据权利要求13或14所述的半导体装置，其特征在于，
所述半导体装置包括连接于所述第1开关群的控制端子以及所述第2开关群的控制端子的电容元件。
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