JP2014165358A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】半導体チップのさらなる小型化を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０１と、半導体基板１０１の第１面（表面）の上に形成された能動素子であるＭＩＳＦＥＴ１０２及び多層配線層１０４と、半導体基板１０１における第１面とは反対側の第２面（裏面）の上に形成された能動素子であるｐｎダイオード１０９と、半導体基板１０１を貫通して形成され、ｐｎダイオード１０９と多層配線層１０４とを電気的に接続する貫通電極１０８とを含む。
【選択図】図１

Description

本開示は、半導体装置及びその製造方法に関し、特に、半導体基板の両面に回路素子を有する半導体装置及びその製造方法に関する。
近年、マルチメディア（multimedia）機器を実現するためのキーテクノロジ（key technology）であるＬＳＩ（large scaleintegration）技術は、データ伝送の高速化及び大容量化に向かって着実に開発が進んでいる。これに伴って、ＬＳＩと電子機器とのインターフェイス（interface）となる実装技術の高密度化が進められている。
高密度実装に対応するパッケージ形態の１つとして、複数の半導体チップ同士を重ね合わせて接合したチップ積層タイプのＣｏＣ（chip onchip:チップオンチップ）構造がある。
ＣｏＣ構造を実現する実装方式の１つとして、ＴＳＶ（through silicon via:シリコンスルービア）を用いる方法がある。ＴＳＶを用いることにより、チップの表面側にだけでなく、該チップの裏面側にも、他のチップ又は実装基板と接続するためのバンプ電極を形成することが可能となる。また、通常、ＴＳＶを用いない場合、多層配線層は、半導体基板の一方の面（表面）上にのみ形成される。しかし、ＴＳＶと再配線プロセスとを組み合わせることにより、半導体基板の表面上のみならず、該半導体基板の表面と反対側の他方の面（裏面）上にも金属配線層を配置することが可能となる。すなわち、これまで有効に活用されていなかった半導体基板の裏面の空きスペースに半導体素子を配置することにより、半導体チップの小型化を実現できる可能性がある。
例えば、従来には、半導体基板の裏面上に形成された金属配線層に、受動デバイス（例えば、インダクタ）を配置し、ＴＳＶを用いて基板の表面側の能動素子と接続する技術がある（例えば、特許文献１を参照。）。
以下、特許文献１に記載された半導体装置について図面を参照しながら説明する。図１３は特許文献１に記載された半導体装置の模式的な断面構成を表している。
図１３に示すように、半導体チップ３００は、半導体基板３０１を有し、該半導体基板３０１の第１面（半導体基板３０１の上面）には、活性層３０３が形成されている。活性層３０３は、複数の能動素子を含み、能動素子の一例としてトランジスタ３０２が形成されている。活性層３０３の上には、複数の配線層を含む多層配線層３０４が形成されている。
半導体基板３０１の第２面（活性層３０３とは反対側の面）には、裏面多層配線層３０６が形成されている。裏面多層配線層３０６は、金属層と絶縁層との積層膜により構成される。裏面多層配線層３０６の内部には、該裏面多層配線層３０６の金属層を用いて、受動デバイスの一例として、オンチップインダクタ３０９が形成されている。オンチップインダクタ３０９は、半導体基板３０１を貫通する貫通電極３０８によって、該半導体基板３０１の第１面に形成された活性層３０３に含まれる能動素子３０２と電気的に接続されている。
この構造を用いることにより、これまで半導体基板の第１面（表面）上に形成していたオンチップインダクタ等の受動デバイスを、半導体基板の第２面（裏面）上に配置することができるようになり、結果として、チップ面積を縮小することができる。
特表２０１２−５１７１０９号公報
しかしながら、特許文献１に記載された半導体装置の場合、半導体基板の裏面上には、絶縁層と金属層とのみが形成されている。すなわち、半導体基板の裏面上には、抵抗素子、容量素子又はインダクタ等の受動デバイスを配置することは可能であるものの、トランジスタ又はダイオード等の能動素子を配置することができない。これにより、従来の手法では、半導体チップの小型化を十分に行うことができないという問題がある。
本開示は、前記の問題に鑑み、半導体チップのさらなる小型化を実現できるようにすることを目的とする。
前記の目的を達成するため、本開示は、半導体装置を、半導体基板の裏面に能動素子を配置し、該裏面の能動素子と半導体基板の表面に形成された能動素子とを電気的に接続する構成とする。
具体的に、本開示に係る半導体装置の一態様は、半導体基板と、半導体基板の第１面の上に形成され、能動素子である第１半導体素子を含む活性層及び第１配線層と、半導体基板における第１面とは反対側の第２面の上に形成され、能動素子である第２半導体素子と、半導体基板を貫通して形成され、第２半導体素子と第１配線層とを電気的に接続する貫通電極とを備えている。
半導体装置の一態様において、第２半導体素子は、貫通電極及び第１配線層を介して、第１半導体素子と電気的に接続されていてもよい。
半導体装置の一態様において、半導体基板の第２面の上には、第２配線層が形成されており、 第２半導体素子は、第２配線層を介して貫通電極と電気的に接続されていてもよい。
半導体装置の一態様において、第２半導体素子は、ｎ型半導体及びｐ型半導体のうちの少なくとも一方を含んでいてもよい。
この場合に、ｎ型半導体は不純物としてボロンを含み、ｐ型半導体は不純物として砒素又は燐を含んでいてもよい。
さらにこの場合に、ボロン、砒素又は燐の不純物濃度は、１×１０１６／ｃｍ３以上且つ１×１０２２／ｃｍ３以下であってもよい。
半導体装置の一態様において、第２半導体素子は、ダイオード及びトランジスタのうちの少なくとも一方を含んでいてもよい。
半導体装置の一態様において、第２半導体素子は、アモルファスシリコン、多結晶シリコンゲルマニウム及びアモルファスシリコンゲルマニウムのうちの少なくとも１つを含んでいてもよい。
半導体装置の一態様は、半導体基板の第２面の上に形成された受動素子をさらに備えていてもよい。
この場合に、受動素子は、抵抗、容量及びインダクタのうちの少なくとも１つを含んでいてもよい。
半導体装置の一態様において、第１配線層は、複数の配線層を含む多層配線層であり、貫通電極は、多層配線層のうちの下層の配線と接続されていてもよい。
本開示に係る半導体装置の製造方法の一態様は、半導体基板の第１面に、能動素子である第１半導体素子を含む活性層を形成する工程と、活性層の上に第１配線層を形成する工程と、半導体基板を貫通すると共に、第１配線層と接続される貫通電極を形成する工程と、貫通電極を形成する工程よりも後に、半導体基板における第１面とは反対側の第２面の上に、絶縁膜を形成する工程と、絶縁膜を形成する工程よりも後に、半導体基板の第２面の上に能動素子である第２半導体素子を形成する工程と、第２半導体素子上を含む絶縁膜の上に、第２配線層を形成する工程とを備え、第２配線層を形成する工程において、第２半導体素子を第２配線層、貫通電極及び第１配線層を介して、第１半導体素子と電気的に接続する。
半導体装置の製造方法の一態様において、第２半導体素子は、ダイオード及びトランジスタのうちの少なくとも一方を含んでいてもよい。
半導体装置の製造方法の一態様において、第２半導体素子を形成する工程では、アモルファスシリコン膜、多結晶シリコンゲルマニウム膜及びアモルファスシリコンゲルマニウム膜のうちの少なくとも１つを形成してもよい。
本発明の半導体装置及びその製造方法によれば、半導体チップの小型化を実現することができる。
図１は一実施形態に係る半導体装置を示す模式的な断面図である。 図２は一実施形態の一変形例に係る半導体装置を示す模式的な断面図である。 図３は一変形例に係る半導体装置の一例であるシステムを示す等価回路図である。 図４は一実施形態に係る半導体装置の製造方法を示す一工程の断面図である。 図５は一実施形態に係る半導体装置の製造方法を示す一工程の断面図である。 図６は一実施形態に係る半導体装置の製造方法を示す一工程の断面図である。 図７は一実施形態に係る半導体装置の製造方法を示す一工程の断面図である。 図８は一実施形態に係る半導体装置の製造方法を示す一工程の断面図である。 図９は一実施形態に係る半導体装置の製造方法を示す一工程の断面図である。 図１０は一実施形態に係る半導体装置の製造方法を示す一工程の断面図である。 図１１は一実施形態に係る半導体装置の製造方法を示す一工程の断面図である。 図１２は一実施形態に係る半導体装置の製造方法を示す一工程の断面図である。 図１３は従来の半導体装置の一例を示す模式的な断面図である。
本開示の一実施形態について、図１を参照しながら説明する。
図１は、本実施形態に係る半導体装置の断面構成を示している。
図１に示すように、本実施形態に係る半導体装置は、半導体基板の表面及び裏面の両面に半導体素子、すなわち能動素子が形成されており、それぞれの面に形成された能動素子同士が貫通電極を通して電気的に接続されている。
（チップの表面構成）
まず、半導体チップ１００の第１面（表面）の構成について説明する。
図１に示すように、半導体チップ１００は、半導体基板１０１を有し、該半導体基板１０１の第１面（表面）の上及びその上部には、活性層１０３が形成されている。活性層１０３における半導体基板１０１の上部には、素子分離領域（図示せず）が形成されており、該素子分離領域で区画された活性領域には、第１半導体素子である、例えばＭＩＳＦＥＴ（Metal InsulatorSemiconductor Field Effect Transistor）１０２が形成されている。なお、半導体基板１０１の第１面の上の活性層１０３とは、例えば、ＭＩＳＦＥＴ１０２の場合、ソース領域及びドレイン領域が半導体基板１０１自体の上部に設けられるだけでなく、半導体基板１０１の第１面の上にゲート絶縁膜を含むゲート領域が設けられているため、便宜的に呼ぶことにする。
活性層１０３の上には、金属膜と層間絶縁膜とが複数層に積層された積層膜からなる多層配線層１０４が形成されている。ＭＩＳＦＥＴ１０２は、金属プラグを介して多層配線層１０４に形成された金属膜と電気的に接続されている。なお、本明細書においては、配線層とは、電圧又は電気信号を伝える金属膜すなわち配線と、該配線をその周辺領域に配された他の配線から電気的に分離する層間絶縁膜との積層構造であると定義する。また、多層配線層とは、上記の１つの配線層が２層以上積層された積層構造であると定義する。
多層配線層１０４の上には、第１の外部接続端子となる、複数の表面バンプ電極１１１が形成されている。図示はしていないが、各表面バンプ電極１１１は、多層配線層１０４を構成する金属膜とそれぞれ電気的に接続されている。
以上のように、半導体基板１０１の表面には、ＭＩＳＦＥＴ１０２等の第１半導体素子を含む活性層１０３と、該活性層１０３の上に形成された多層配線層１０４とからなる集積回路が形成されている。
なお、本明細書において、第1の構成部材の上に第２の構成部材が形成されているとは、第１の構成部材の上に第２の構成部材が直接に形成されている場合と、第１の構成部材の上に第３の構成部材を介在させて第２の構成部材が間接的に形成されている場合とをいう。
（チップの裏面構成）
次に、半導体チップ１００における第１面と対向する第２面（裏面）の構成について説明する。
図１に示すように、半導体チップ１００における半導体基板１０１の第２面（裏面）の上には、第２半導体素子である、例えばｐｎダイオード１０９が形成されている。
以下では、ｐｎダイオード１０９について説明する。
図１において、半導体基板１０１の裏面上には、裏面絶縁層１０５が形成されている。裏面絶縁層１０５は、例えば、膜厚が０．３μｍ程度の窒化シリコン等からなる絶縁膜により形成されている。なお、裏面絶縁層１０５の構成材料は、窒化シリコンに限られず、酸化シリコンによって形成されていてもよく、膜厚も０．３μｍに限らない。
裏面絶縁層１０５の上には、裏面半導体層１０６が形成されている。裏面半導体層１０６は、一例として、ｎ型半導体膜１０６ａと該ｎ型半導体膜１０６ａを覆うようにして形成された層間絶縁膜１０６ｂと、ｎ型半導体膜１０６ａにおける層間絶縁膜１０６ｂの開口部からの露出領域の上に形成されたｐ型半導体膜１０６ｃと、層間絶縁膜１０６ｂとｐ型半導体膜１０６ｃとを覆うように形成された層間絶縁膜１０６ｄとの積層膜から構成されている。ここでは、裏面半導体層１０５とは、ｎ型半導体膜１０６ａ及びｐ型半導体膜１０６ｃと、それらを覆うように形成された層間絶縁膜１０６ｂ、１０６ｄとの積層構造である。
ｎ型半導体膜１０６ａは、例えば、膜厚が３００ｎｍ程度の多結晶シリコンゲルマニウムにより形成されている。ｎ型半導体膜１０６ａには、燐（Ｐ）又は砒素（Ａｓ）等からなるｎ型の不純物イオンが、１×１０１７／ｃｍ３程度の濃度でドーピングされている。また、ｐ型半導体膜１０６ｃは、例えば、膜厚が３００ｎｍ程度の多結晶シリコンゲルマニウムにより形成されている。ｐ型半導体膜１０６ｃには、ボロン（Ｂ）等のｐ型の不純物イオンが１×１０１７／ｃｍ３程度の濃度でドーピングされている。なお、ｎ型半導体膜１０６ａ及びｐ型半導体膜１０６ｃの各構成材料は、多結晶シリコンゲルマニウムに限られず、アモルファスシリコンゲルマニウム又はアモルファスシリコンであってもよい。また、多結晶シリコンゲルマニウム、アモルファスシリコンゲルマニウム及びアモルファスシリコンのうちの少なくとも１つを含んでいてもよい。また、ｎ型半導体膜１０６ａ及びｐ型半導体膜１０６ｃに含まれる各不純物濃度は共に、例えば、１×１０１６／ｃｍ３以上且つ１×１０２２／ｃｍ３以下の範囲であってもよい。ｎ型半導体膜１０６ａ及びｐ型半導体膜１０６ｃの膜厚も、３００ｎｍに限られず、０．０５μｍ〜１μｍ程度であってもよい。また、層間絶縁膜１０６ｂ、１０６ｄは共に、例えば、膜厚が５０ｎｍ程度の酸化シリコンにより形成されている。
上述したように、ｎ型半導体膜１０６ａとｐ型半導体膜１０６ｃとは、層間絶縁膜１０６ｂに設けられた開口部を通してｐｎ接合を形成しており、これにより、ｐｎダイオード１０９が形成される。
このように積層して形成された裏面半導体層１０６の上には、層間絶縁膜１０７ａ、金属膜１０７ｂ及び層間絶縁膜１０７ｃが順次積層された積層膜からなる裏面多層配線層１０７が形成されている。このように、ｐｎダイオード１０９は、層間絶縁膜１０６ｂ、１０６ｄ及び１０７ａに設けられた開口部を通じて、金属膜１０７ｂと電気的に接続されている。
なお、層間絶縁膜１０７ａ、１０７ｃは、例えば、膜厚が４μｍ程度の感光性樹脂材により形成されている。なお、層間絶縁膜１０７ａ、１０７ｃの各構成材料は、これに限られず、窒化シリコン又は酸化シリコンにより形成してもよい。また、層間絶縁膜１０７ａ、１０７ｃの膜厚も、４μｍに限られず、１μｍ〜２０μｍ程度であってもよい。
金属膜１０７ｂは、例えば、膜厚が２μｍ程度の銅（Ｃｕ）により形成されている。なお、金属膜１０７ｂの構成材料は、銅に限られず、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）及びタングステン（Ｗ）等のうちのいずれか１つの金属、又はこれらに銅を含めた少なくとも２つの金属からなる合金により形成されていてもよい。また、金属膜１０７ｂの膜厚も、２μｍに限られず、０．５μｍ〜１０μｍ程度であってもよい。
裏面多層配線層１０７の上には、第２の外部接続端子となる、複数の裏面バンプ電極１１０が形成されている。各裏面バンプ電極１１０は、層間絶縁膜１０７ｃに設けられた開口部を通して、金属膜１０７ｂとそれぞれ電気的に接続されている。
本実施形態においては、第２半導体素子であるｐｎダイオード１０９を含む裏面半導体層１０６と、半導体基板１０１の表面に形成された集積回路とは、半導体基板１０１を貫通する複数の貫通電極１０８によって電気的に接続されている。各貫通電極１０８は、貫通孔に導電膜１０８ａを埋め込むことにより形成されている。ここでは、貫通電極１０８と半導体基板１０１とを絶縁するために、各貫通孔の側面には、それぞれ絶縁膜１０８ｂが形成されている。
本実施形態においては、ｐｎダイオード１０９の構成に関し、裏面絶縁層１０５の上にｎ型半導体膜１０６ａを設け、該ｎ型半導体膜１０６ａの上にｐ型半導体膜１０６ｃを設ける構成として説明したが、これに限られない。例えば、ｎ型半導体膜１０６ａとｐ型半導体膜１０６ｃとの成膜順序を入れ替えて、裏面絶縁層１０５の上にｐ型半導体膜１０６ｃを設け、該ｐ型半導体膜１０６ｃの上にｎ型半導体膜１０６ａを設けてもよい。
また、第２半導体素子としてｐｎダイオード１０９を例に挙げて説明したが、これに限られず、他の半導体素子を設けてもよい。具体的には、第２半導体素子として、バイポーラトランジスタ又はツェナーダイオード等の能動素子を設けることも可能である。例えば、バイポーラトランジスタを設ける場合には、裏面絶縁層１０５の上に、ｐｎｐ接合又はｎｐｎ接合を形成するように半導体膜を積層して形成すればよい。
また、第２半導体素子は、能動素子に限られず、抵抗素子、容量素子又はインダクタ等の受動素子を設けることも可能である。受動素子を設ける場合には、ｎ型半導体膜１０６ａ及びｐ型半導体膜１０６ｃのうちのいずれか一方を形成すればよい。
（一変形例：チップ積層時の構成）
図２は、本実施形態に係る一変形例として、図１に示す半導体チップ１００と同等の構成を持つ半導体チップを第１の半導体チップ１００Ａとし、該第１の半導体チップ１００Ａと第２の半導体チップ１２０とが積層されて接続された積層チップ構造の断面構成を模式的に表している。ここで、第1の半導体チップ１００Ａの構成は、簡略して図示している。
図２に示すように、第１の半導体チップ１００Ａは、裏面多層配線層１０７の上に形成されている複数の裏面バンプ電極１１０を介して、第２の半導体チップ１２０と電気的に接続されている。第１の半導体チップ１００Ａにおける半導体基板１０１の表面に形成された活性層１０３及び多層配線層１０４からなる第1の集積回路は、貫通電極１０８及び裏面バンプ電極１１０を通じて、第２の半導体チップ１２０と電気信号を送受信することが可能である。貫通電極１０８及び裏面バンプ電極１１０は、裏面半導体層１０６と電気的に接続されている。このため、電気信号は、裏面半導体層１０６に形成された第２半導体素子からなる回路を経由することができる。これは、第１の半導体チップ１００Ａにおける第1の集積回路の一部の機能を、裏面半導体層１０６の内部に移して形成することができることを意味する。
以上説明したように、本実施形態においては、例えば占有面積が比較的に大きい半導体素子を、半導体基板１０１の表面側から裏面側に移して形成することができる。このため、平面視において、半導体基板１０１の表面側の集積回路の面積を縮小することができるので、半導体チップ１００の小型化を図ることができる。
また、一変形例として説明した、第２の半導体チップ１２０の上に第２の集積回路が形成されている場合は、該第２の集積回路の一部の機能を、第１の半導体チップ１００Ａの裏面半導体層１０６に移して形成してもよい。この場合、第１の半導体チップ１００Ａ及び第２の半導体チップ１２０の積層体として、その小型化を図ることができる。
なお、図２においては、第１の半導体チップ１００Ａを第２の半導体チップ１２０と接続した構成について説明したが、これに限られない。例えば、第２の半導体チップ１２０を実装基板又はインターポーザに置き換えても構わない。
（応用例の等価回路）
図３は、図２に示した本実施形態の一変形例に係る半導体装置を有効に利用することができる一例であるシステムの等価回路を表している。
図３に示すように、第１の半導体チップ２００は、第２の半導体チップ２２０と電気的に接続されている。第１の半導体チップ２００に形成された第１の集積回路２１３と、第２の半導体チップ２２０に形成された第２の集積回路２２１とは、電源を供給するＶＤＤ線２１２ａ、基準電位を与えるＶＳＳ線２１２ｃ、及び電気信号を送受信するための信号線２１２ｂを通して、それぞれ電気的に接続されている。
ＶＤＤ線２１２ａと信号線２１２ｂとの間には、第１のダイオード２１４ａが接続されており、信号線２１２ｂとＶＳＳ線２１２ｃとの間には、第２のダイオード２１４ｂが接続されている。ここで、第１の集積回路２１３は、図２に示す活性層１０３及び多層配線層１０４に相当する。ＶＤＤ線２１２ａ、信号線２１２ｂ及びＶＳＳ線２１２ｃは、図２に示す貫通電極１０８、裏面多層配線層１０７及び裏面バンプ電極１１０に相当する。第１のダイオード２１４ａ、第２のダイオード２１４ｂは、裏面半導体層１０６における半導体素子に相当する。
通常、ＶＤＤ線２１２ａとＶＳＳ線２１２ｃとに対してそれぞれ所定の電位が与えられている。ここで、ＶＤＤ線２１２ａの電位ＶＤＤは、ＶＳＳ線２１２ｃの電位ＶＳＳよりも高い。また、信号線２１２ｂの電位Ｖsignalの値は、電位ＶＤＤ以下で、且つ、電位ＶＳＳ以上を満たすように設計されている。但し、静電放電（ＥＳＤ：electro-static discharge）等によって、Ｖsignal端子に異常な電圧が引加される場合がある。Ｖsignal端子に異常な電圧が引加されると、半導体装置が誤動作を起こしたり、損傷を被ったりすることがある。この誤動作又は損傷を防止するため、半導体装置には、一般にＥＳＤ保護回路が設けられる。
図３は、上述したＥＳＤ保護回路を裏面半導体層１０６に形成した一例である。電位Ｖsignalが電位ＶＤＤよりも低く、且つ、電位ＶＳＳよりも高い場合は、第１のダイオード２１４ａと第２のダイオード２１４ｂとは共に逆バイアス状態にあり、電流はほとんど流れない。このため、Ｖsignalの電位に影響を与えることはない。
しかしながら、信号線２１２ｂに異常な電圧が瞬間的に印加された場合、例えば、電位Ｖsignalが電位ＶＤＤよりも高くなった場合は、第１のダイオード２１４ａが順バイアス状態となって順方向に電流が流れる。その結果、電位Ｖsignalは瞬時に電位ＶＤＤと等しくなって、集積回路内の素子に異常な電位が印加されることを防ぐ。また、電位Ｖsignalが電位ＶＳＳよりも低くなった場合は、第２のダイオード２１４ｂが順バイアス状態となって順方向に電流が流れる。その結果、電位Ｖsignalは瞬時に電位ＶＳＳと等しくなって、集積回路内の素子に異常な電位が印加されることを防ぐ。
なお、図３では、一例としてＥＳＤ保護回路素子を挙げたが、裏面半導体層１０６に形成される回路はこれに限られない。
（製造方法）
次に、本実施形態に係る半導体装置の製造方法について図４〜図１２を参照しながら説明する。
まず、図４に示すように、半導体基板１０１における第１面（表面）側の上部の所定の領域に、ＬＯＣＯＳ（local oxidationof silicon）法又はＳＴＩ（shallow trenchisolation）法により、素子分離領域（図示せず）を形成する。その後、半導体基板１０１における素子分離領域で分離された活性領域に、周知の製造方法により、第１半導体素子であって、ソース領域、ドレイン領域及びゲート領域を有するＭＩＳＦＥＴ１０２を形成する。続いて、半導体基板１０１の第１面の上にＭＩＳＦＥＴ１０２を覆うように、例えば酸化シリコンからなる層間絶縁膜を形成する。その後、リソグラフィ技術とエッチング技術とを用いて、層間絶縁膜を貫通し、ＭＩＳＦＥＴ１０２のソース領域、ドレイン領域及びゲート領域にそれぞれ達するコンタクトプラグを選択的に形成する。このようにして、半導体基板１０１の第１面に、第１半導体素子を含む活性層１０３を形成する。
続いて、活性層１０３を含む層間絶縁膜及び半導体基板１０１の一部をエッチングにより除去することにより、複数の筒状の凹部を形成する。その後、各凹部の内面を含む層間絶縁膜の上に、例えば酸化シリコン等からなる絶縁膜１０８ｂを堆積する。続いて、各凹部の内部に、銅等からなる導電膜１０８ａを埋め込んで、後に貫通電極となるビア１０８Ｃを形成する。
続いて、周知技術により、活性層１０３の上に、金属膜と層間絶縁膜とからなる配線層を複数層積層して多層配線層１０４を形成する。続いて、めっき法等により、多層配線層１０４の上に表面バンプ電極１１１を選択的に形成する。以上のような製造工程を経て、半導体基板１０１の表面上に集積回路を形成する。
次に、図５に示すように、ビア１０８Ｃの底部を覆う絶縁膜１０８ｂが露出するまで、半導体基板１０１の第２面（裏面）を薄化する。この薄化工程においては、機械的研磨処理と研磨面の洗浄処理とを行なった後に、さらに、ビア１０８Ｃの底部が半導体基板１０１の第２面から突出するように、半導体基板１０１の第２面をエッチングする。このエッチングには、水酸化テトラメチルアンモニウム（ＴＭＡＨ）若しくは水酸化カリウム（ＫＯＨ）等のアルカリ薬液によるウェットエッチ法及び化学機械研磨（ＣＭＰ：chemicalmechanical polishing）法のうちのいずれかの処理法、又は両方の処理法を用いることができる。続いて、半導体基板１０１の第２面の上に、窒化シリコン又は酸化シリコン等からなる絶縁膜１０５Ａを堆積する。
次に、図６に示すように、絶縁膜１０５Ａをエッチバックすることにより、絶縁膜１０５Ａから裏面絶縁層１０５を形成する。このとき、ビア１０８Ｃの底部を覆う絶縁膜１０８ｂを同時に除去して、ビア１０８Ｃから貫通電極１０８を形成する。
次に、図７に示すように、半導体基板１０１の第２面の上に、ｎ型半導体膜を形成する。その後、リソグラフィ技術とエッチング技術とを用いて、ｎ型半導体膜から所望の形状を有するｎ型半導体膜１０６ａを形成する。ここで、ｎ型半導体膜は、例えば、膜厚が３００ｎｍ程度の多結晶シリコンゲルマニウムより形成することができる。具体的には、ｎ型半導体膜は、プラズマＣＶＤ（chemical vapordeposition）法により、例えば、３５０℃以上且つ４５０℃以下の温度で堆積することができる。また、成膜時には、ｎ型半導体膜に、燐又は砒素等のｎ型の不純物イオンを導入することができる。また、ｎ型半導体膜は、多結晶シリコンゲルマニウムに限られず、アモルファスシリコンゲルマニウムでもよく、また、例えば、２００℃以上且つ４５０℃以下の温度で堆積可能なアモルファスシリコンでもよい。
次に、図８に示すように、プラズマＣＶＤ法等により、ｎ型半導体膜１０６ａを含む半導体基板１０１の第２面の上に、膜厚が５０ｎｍ程度のシリコン酸化膜を堆積する。その後、リソグラフィ技術とエッチング技術とを用いて、堆積したシリコン酸化膜におけるｎ型半導体膜１０６ａの上側部分にそれぞれ開口部を形成して、シリコン酸化膜から層間絶縁膜１０６ｂを形成する。
次に、図９に示すように、各開口部を含む層間絶縁膜１０６ｂの上にｐ型半導体膜を形成し、リソグラフィ技術とエッチング技術とを用いて、ｐ型半導体膜から、各開口部の上側部分を覆うようにパターニングしてｐ型半導体膜１０６ｃをそれぞれ形成する。ここで、ｐ型半導体膜は、例えば、膜厚が３００ｎｍ程度の多結晶シリコンゲルマニウムより形成することができる。具体的には、ｐ型半導体膜は、プラズマＣＶＤ法により、例えば、３５０℃以上且つ４５０℃以下の温度で堆積することができる。また、成膜時には、ｐ型半導体膜に、ボロン等のｐ型の不純物イオンを導入することができる。また、ｐ型半導体膜は、多結晶シリコンゲルマニウムに限られず、アモルファスシリコンゲルマニウムでもよく、また、例えば、２００℃以上且つ４５０℃以下の温度で堆積可能なアモルファスシリコンでもよい。
次に、図１０に示すように、プラズマＣＶＤ法等により、ｐ型半導体膜１０６ｃを含む層間絶縁膜１０６ｂの上に、膜厚が５０ｎｍ程度のシリコン酸化膜を堆積して、酸化シリコンからなる層間絶縁膜１０６ｄを形成する。
次に、図１１に示すように、層間絶縁膜１０６ｄの上に、膜厚が４μｍ程度の感光性樹脂材を塗布する。その後、リソグラフィ技術を用いて、感光性樹脂材から、平面視において貫通電極１０８と重なる開口部と、ｎ型半導体膜１０６ａと重なる開口部と、ｐ型半導体膜１０６ｃと重なる開口部とを有する層間絶縁膜１０７ａを形成する。
次に、図１２に示すように、層間絶縁膜１０７ａをマスクとして、層間絶縁膜１０７ａから露出する層間絶縁膜１０６ｄをエッチングする。さらに、層間絶縁膜１０７ａの各貫通電極１０８の底面と対向する開口部及びｎ型半導体膜１０６ａと対向する開口部からそれぞれ露出する層間絶縁膜１０６ｂをエッチングする。これにより、貫通電極１０８の底面、ｎ型半導体膜１０６ａ及びｐ型半導体膜１０６ｃがそれぞれ露出する。続いて、スパッタ法等により、各開口部の内面を含め、層間絶縁膜１０７ａの上に、密着層であるチタン膜（図示せず）と、シード層である銅膜（図示せず）とを順次堆積する。その後、リソグラフィ技術及び電界めっき法を用いて、貫通電極１０８の底面、ｎ型半導体膜１０６ａ及びｐ型半導体膜１０６ｃが露出した領域上を含む所定の領域に、膜厚が２μｍ程度の銅膜を成長させる。その後、リソグラフィ技術で用いたレジスト膜を除去し、ドライエッチングにより、不要なチタン膜及びシード層を除去することにより、金属膜１０７ｂを形成する。
次に、以下の製造工程を経て、図１に示す半導体装置を得る。
まず、金属膜１０７ｂを含む半導体基板１０１の第２面の上に、膜厚が４μｍ程度の感光性樹脂材を塗布する。その後、リソグラフィ技術により、感光性樹脂材から、金属膜１０７ｂを露出する開口部を有する層間絶縁膜１０７ｃを形成する。続いて、スパッタ法等により、各開口部の内面を含め、層間絶縁膜１０７ｃの上に、密着層であるチタン膜（図示せず）とシード層である銅膜（図示せず）とを順次堆積する。その後、リソグラフィ技術及び電界めっき法を用いて、金属膜１０７ｂが露出した領域上に、膜厚が１０μｍ程度の銅膜又はスズ膜を成長させる。その後、リソグラフィ技術で用いたレジスト膜を除去し、ドライエッチングにより、不要なチタン膜及びシード層を除去することにより、裏面バンプ電極１１０を形成する。
以上説明したように、本実施形態によると、半導体基板１０１の第２面（裏面）の上に半導体素子を配置することにより、該半導体基板１０１の第１面（表面）だけでなく、第２面の上にもトランジスタ又はダイオード等の能動素子を配置することができる。すなわち、半導体チップ１００の表面に形成された集積回路に加えて、該半導体チップ１００の裏面にも半導体素子を含む回路を形成することができる。これにより、半導体チップ１００の小型化を実現することができる。
さらに、本実施形態によると、半導体基板１０１の第２面の上に、半導体膜からなる抵抗素子を配置することができる。半導体膜は金属膜と比べて抵抗率が高いため、該半導体膜により抵抗素子を形成すれば、金属膜により抵抗素子を形成する場合と比べて、抵抗素子の面積を小さくすることができる。また、半導体膜を用いると、金属膜では実現が難しい、高い抵抗値を持つ抵抗素子を形成することも可能となるので、回路設計の自由度が向上する。さらに、半導体膜の不純物濃度を調整することにより、抵抗率を容易に調整することができる。その結果、抵抗素子の抵抗値に関する制約が少なくなるため、回路設計の自由度が向上する。
さらに、本実施形態に係る製造方法によると、半導体基板１０１の第２面の上に、４５０℃以下の熱処理温度で半導体素子を形成することができる。
通常、半導体基板の裏面上に配置される素子は、表面側の活性層及び多層配線層が形成された後に形成される。一方、先端技術を用いる微細プロセスにおいては、素子の信頼性を確保するという観点から、多層配線層の形成工程よりも後の工程では、熱処理の温度を４５０℃以下に抑えることが望ましい。
しかしながら、半導体基板の表面側に活性層を形成する際に用いる公知の半導体素子の製造方法によって、ダイオード又はバイポーラトランジスタ等の半導体素子を裏面側に形成する場合は、イオン注入した不純物イオンを活性化するために１０００℃程度の高温の熱処理が必要となる。このため、表面に形成した半導体素子及び配線素子の電気的特性及び信頼性を劣化させてしまう。
これに対し、本実施形態に係る製造方法においては、半導体基板の裏面側に形成した半導体素子を４５０℃以下の温度で形成することができるため、表面側に形成した半導体素子及び配線素子の電気的特性及び信頼性を劣化させることがない。
本開示に係る半導体装置及びその製造方法は、半導体基板の裏面にも回路動作に寄与する能動素子を配置した回路を形成することができ、例えば、複数の半導体チップを積層する積層チップ構造を有する半導体装置及びその製造方法等に有用である。
１００ 半導体チップ
１００Ａ 第１の半導体チップ
１０１ 半導体基板
１０２ ＭＩＳＦＥＴ
１０３ 活性層
１０４ 多層配線層
１０５ 裏面絶縁層
１０５Ａ 絶縁膜
１０６ 裏面半導体層
１０６ａ ｎ型半導体膜
１０６ｂ 層間絶縁膜
１０６ｃ ｐ型半導体膜
１０６ｄ 層間絶縁膜
１０７ 裏面多層配線層
１０７ａ 層間絶縁膜
１０７ｂ 金属膜
１０７ｃ 層間絶縁膜
１０８ 貫通電極
１０８ａ 導電膜
１０８ｂ 絶縁膜
１０８Ｃ ビア
１０９ ｐｎダイオード
１１０ 裏面バンプ電極
１１１ 表面バンプ電極
１２０ 第２の半導体チップ
２００ 第１の半導体チップ
２１２ａ ＶＤＤ線
２１２ｂ 信号線
２１２ｃ ＶＳＳ線
２１３ 第１の集積回路
２１４ａ 第１のダイオード
２１４ｂ 第２のダイオード
２２０ 第２の半導体チップ
２２１ 第２の集積回路

Claims (14)

  1. 半導体基板と、
    前記半導体基板の第１面の上に形成され、能動素子である第１半導体素子を含む活性層及び第１配線層と、
    前記半導体基板における前記第１面とは反対側の第２面の上に形成され、能動素子である第２半導体素子と、
    前記半導体基板を貫通して形成され、前記第２半導体素子と前記第１配線層とを電気的に接続する貫通電極とを備えている半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２半導体素子は、前記貫通電極及び第１配線層を介して、前記第１半導体素子と電気的に接続されている半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記半導体基板の第２面の上には、第２配線層が形成されており、
    前記第２半導体素子は、前記第２配線層を介して前記貫通電極と電気的に接続されている半導体装置。
  4. 請求項１〜３のうちのいずれか１項に記載の半導体装置において、
    前記第２半導体素子は、ｎ型半導体及びｐ型半導体のうちの少なくとも一方を含む半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記ｎ型半導体は不純物としてボロンを含み、前記ｐ型半導体は不純物として砒素又は燐を含む半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記ボロン、砒素又は燐の不純物濃度は、１×１０１６／ｃｍ３以上且つ１×１０２２／ｃｍ３以下である半導体装置。
  7. 請求項１〜６のうちのいずれか１項に記載の半導体装置において、
    前記第２半導体素子は、ダイオード及びトランジスタのうちの少なくとも一方を含む半導体装置。
  8. 請求項１〜７のうちのいずれか１項に記載の半導体装置において、
    前記第２半導体素子は、アモルファスシリコン、多結晶シリコンゲルマニウム及びアモルファスシリコンゲルマニウムのうちの少なくとも１つを含む半導体装置。
  9. 請求項１〜８のうちのいずれか１項に記載の半導体装置において、
    前記半導体基板の第２面の上に形成された受動素子をさらに備えている半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記受動素子は、抵抗、容量及びインダクタのうちの少なくとも１つを含む半導体装置。
  11. 請求項１〜１０のうちのいずれか１項に記載の半導体装置において、
    前記第１配線層は、複数の配線層を含む多層配線層であり、
    前記貫通電極は、前記多層配線層のうちの下層の配線と接続されている半導体装置。
  12. 半導体基板の第１面に、能動素子である第１半導体素子を含む活性層を形成する工程と、
    前記活性層の上に第１配線層を形成する工程と、
    前記半導体基板を貫通すると共に、前記第１配線層と接続される貫通電極を形成する工程と、
    前記貫通電極を形成する工程よりも後に、前記半導体基板における前記第１面とは反対側の第２面の上に、絶縁膜を形成する工程と、
    前記絶縁膜を形成する工程よりも後に、前記半導体基板の第２面の上に能動素子である第２半導体素子を形成する工程と、
    前記第２半導体素子上を含む前記絶縁膜の上に、第２配線層を形成する工程とを備え、
    前記第２配線層を形成する工程において、前記第２半導体素子を前記第２配線層、貫通電極及び第１配線層を介して、前記第１半導体素子と電気的に接続する半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記第２半導体素子は、ダイオード及びトランジスタのうちの少なくとも一方を含む半導体装置の製造方法。
  14. 請求項１２又は１３に記載の半導体装置の製造方法において、
    前記第２半導体素子を形成する工程では、アモルファスシリコン膜、多結晶シリコンゲルマニウム膜及びアモルファスシリコンゲルマニウム膜のうちの少なくとも１つを形成する半導体装置の製造方法。
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