CN114649301A - 半导体器件及其形成方法 - Google Patents

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CN114649301A CN202210110689.8A CN202210110689A CN114649301A CN 114649301 A CN114649301 A CN 114649301A CN 202210110689 A CN202210110689 A CN 202210110689A CN 114649301 A CN114649301 A CN 114649301A
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CN
China
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semiconductor device
substrate
capacitor
stacked semiconductor
insulating layer
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高敏峰
杨敦年
刘人诚
林杏芝
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

提供了半导体器件及其形成方法。半导体器件包括：第一衬底；电容器，位于第一衬底内；二极管结构，位于邻近电容器的第一衬底内；以及第一互连结构，位于电容器和二极管结构上方。第一互连结构的第一导电通孔将电容器电耦接至二极管结构。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如例如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积材料的绝缘层或介电层、导电层和半导体层以及使用光刻和蚀刻工艺图案化各个材料层以在其上形成电路组件和元件来制造。
半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域中。但是，随着最小部件尺寸的减小，在所使用的工艺的每个内出现了额外的问题，并且应该解决这些额外的问题。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：第一衬底；电容器，位于所述第一衬底内；二极管结构，位于邻近所述电容器的所述第一衬底内；以及第一互连结构，位于所述电容器和所述二极管结构上方，其中，所述第一互连结构的第一导电通孔将所述电容器电耦接至所述二极管结构。
本申请的另一些实施例提供了一种半导体器件，包括：第一衬底；二极管结构，位于所述第一衬底内；第一互连结构，位于所述二极管结构和所述第一衬底上方；以及电容器，位于所述第一互连结构内，其中，所述第一互连结构的第一导电通孔将所述电容器电耦接至所述二极管结构。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在第一衬底中形成电容器；在所述第一衬底中形成邻近所述电容器的二极管结构；以及在所述电容器和所述二极管结构上方形成第一互连结构，其中，所述第一互连结构的第一导电通孔将所述电容器电耦接至所述二极管结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的半导体器件的截面图。
图2至图6示出了根据一些实施例的半导体器件的制造的各个中间阶段的截面图。
图7示出了根据一些实施例的二极管结构的截面图。
图8示出了根据一些实施例的二极管结构的截面图。
图9示出了根据一些实施例的二极管结构的截面图。
图10示出了根据一些实施例的二极管结构的截面图。
图11示出了根据一些实施例的二极管结构的截面图。
图12示出了根据一些实施例的二极管结构的截面图。
图13示出了根据一些实施例的半导体器件的截面图。
图14至图18示出了根据一些实施例的半导体器件的制造的各个中间阶段的截面图。
图19示出了根据一些实施例的半导体器件的截面图。
图20示出了根据一些实施例的半导体器件的截面图。
图21示出了根据一些实施例的半导体器件的截面图。
图22示出了根据一些实施例的半导体器件的截面图。
图23示出了根据一些实施例的半导体器件的截面图。
图24至图27示出了根据一些实施例的堆叠半导体器件的制造的各个中间阶段的截面图。
图28示出了根据一些实施例的堆叠半导体器件的截面图。
图29示出了根据一些实施例的堆叠半导体器件的截面图。
图30示出了根据一些实施例的堆叠半导体器件的截面图。
图31示出了根据一些实施例的堆叠半导体器件的截面图。
图32示出了根据一些实施例的堆叠半导体器件的截面图。
图33示出了根据一些实施例的堆叠半导体器件的截面图。
图34示出了根据一些实施例的堆叠半导体器件的截面图。
图35示出了根据一些实施例的堆叠半导体器件的截面图。
图36示出了根据一些实施例的堆叠半导体器件的截面图。
图37示出了根据一些实施例的堆叠半导体器件的截面图。
图38示出了根据一些实施例的堆叠半导体器件的截面图。
图39示出了根据一些实施例的堆叠半导体器件的截面图。
图40示出了根据一些实施例的堆叠半导体器件的截面图。
图41示出了根据一些实施例的堆叠半导体器件的截面图。
图42示出了根据一些实施例的堆叠半导体器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
将针对具体上下文，即堆叠半导体器件及其形成方法来描述实施例。各个实施例允许在堆叠半导体器件中形成额外的放电路径，以减少或避免在形成堆叠半导体器件时实施的等离子体工艺(诸如例如，在形成衬底通孔期间实施的等离子体蚀刻工艺或在用于形成堆叠半导体器件的接合工艺期间实施的等离子体工艺)期间由于静电放电而导致的堆叠半导体器件的各个组件(诸如例如，无源器件和有源器件)的烧毁和电路短路。在一些实施例中，额外的放电路径可以包括导电通孔、二极管结构或它们的组合。通过各个实施例实现的优势包括：防止对堆叠半导体器件的各个组件的损坏；提高堆叠半导体器件的组件的性能；提高堆叠半导体器件的性能；提高堆叠半导体器件的良率；以及允许容易扩展至下一代堆叠半导体器件。
图1示出了根据一些实施例的半导体器件100的截面图。在一些实施例中，半导体器件100是晶圆级结构。在这样的实施例中，图1示出了半导体器件100的部分。在其它实施例中，半导体器件100是管芯级结构。在这样的实施例中，半导体器件100可以形成为晶圆级结构并且随后被分割成多个管芯级结构。
在一些实施例中，半导体器件100包括衬底101(诸如硅，掺杂或未掺杂的)或绝缘体上半导体(SOI)衬底的有源层。衬底101可以包括其它半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其它衬底，诸如多层或梯度衬底。衬底101具有有时称为前侧的有源表面(例如，图1中面朝上的表面)以及有时称为背侧的非有源表面(例如，图1中面朝下的表面)。
可以在衬底101的正面处形成器件103(由晶体管表示)。器件103可以是有源器件(例如，晶体管、二极管等)、无源器件(电容器、电阻器、电感器等)等或它们的组合。器件103可以使用适合于形成器件的任何方法来形成。
在衬底101和器件103上方形成互连结构105。互连结构105互连器件103以形成集成电路。在一些实施例中，互连结构105包括多个介电层107(未单独示出)以及介电层107中的多个金属化层M1至Mt。金属化层M1也可以称为最底部金属化层。金属化层Mt也可以称为最顶部金属化层。介电层107可以包括低k介电材料、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等，并且可以使用旋涂、层压、原子层沉积(ALD)、化学气相沉积(CVD)等形成。金属化层M1至Mt的每个包括导线109和导电通孔111，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双重镶嵌等)形成。金属化层M1至Mt可以包括导电材料，诸如钨、钴、镍、铜、银、金、铝等或它们的组合。
半导体器件100还包括形成在互连结构105上方的绝缘层113中的焊盘115。绝缘层113也可以称为钝化层。在一些实施例中，绝缘层113可以包括氧化硅、氮化硅、氮氧化硅等或它们的组合的一个或多个层，并且可以使用ALD、CVD等形成。在一些实施例中，焊盘115可以包括导电材料，诸如钨、钴、镍、铜、银、金、铝等或它们的组合。
在一些实施例中，焊盘115和绝缘层113可以通过：在互连结构105上方形成并且图案化导电材料以形成焊盘115；在互连结构105和焊盘115上方形成绝缘层113的绝缘材料；以及平坦化绝缘材料以暴露焊盘115来形成。在其它实施例中，焊盘115和绝缘层113可以通过：在互连结构105上方形成绝缘层113的绝缘材料；图案化绝缘材料以形成用于焊盘115的开口；在开口中沉积焊盘115的导电材料；以及平坦化导电材料以去除导电材料的过填充开口的部分来形成。导电材料的保留在开口中的部分形成焊盘115。在一些实施例中，用于平坦化绝缘层113的绝缘材料的平坦化工艺和用于平坦化焊盘115的导电材料的平坦化工艺可以包括化学机械抛光(CMP)、研磨、蚀刻、它们的组合等。在一些实施例中，绝缘层113的顶面和焊盘115的顶面在平坦化工艺的工艺变化内基本齐平或基本共面。
焊盘115用于提供至外部电组件的电连接和机械连接。在所示实施例中，焊盘115包括焊盘115A和115B。焊盘115A电耦接至互连结构105的金属化层M1至Mt，并且焊盘115B与互连结构105的金属化层M1至Mt电隔离。因此，焊盘115A提供至外部电组件的电连接和机械连接，而焊盘115B提供至外部电组件的机械连接而不提供电连接。
进一步参考图1，如下面更详细描述，半导体器件100接合至另一半导体器件。在一些实施例中，在接合工艺之前，绝缘层113和焊盘115的暴露表面经受等离子体工艺117以激活绝缘层113和焊盘115的暴露表面。在一些实施例中，等离子体工艺117可以使用从包括N2、O2、N2H2、Ar、He、它们的混合物等的工艺气体生成的等离子体来实施。
图2至图6示出了根据一些实施例的半导体器件200的制造的各个中间阶段的截面图。在一些实施例中，半导体器件200是晶圆级结构。在这样的实施例中，图2至图6示出了半导体器件200的部分。在其它实施例中，半导体器件200是管芯级结构。在这样的实施例中，半导体器件200可以形成为晶圆级结构并且随后被分割成多个管芯级结构。
参考图2，提供了衬底201。在一些实施例中，衬底201可以使用与上面参考图1描述的衬底101类似的材料和方法形成，并且在此不再重复描述。衬底201具有有时称为前侧的有源表面(例如，图2中面朝上的表面)以及有时称为背侧的非有源表面(例如，图2中面朝下的表面)。
在衬底201的有源表面上形成绝缘层203。在一些实施例中，绝缘层203可以包括氧化硅、氮化硅、氮氧化硅等或它们的组合的一个或多个层，并且可以使用ALD、CVD等形成。在一些实施例中，绝缘层203具有在约
Figure BDA0003494989500000061
和约
Figure BDA0003494989500000062
之间的厚度。在形成绝缘层203之后，通过绝缘层203在衬底201中形成二极管结构205。二极管结构205可以具有结构并且可以如下面参考图7至图12描述的那样形成，并且在那时提供详细描述。在一些实施例中，在形成二极管结构205之后，绝缘层203被去除并且随后再沉积在衬底201和二极管结构205上方。
参考图3，图案化衬底201和绝缘层203以形成开口207。在一些实施例中，图案化工艺可以包括合适的光刻和蚀刻工艺。合适的蚀刻工艺可以包括一个或多个干蚀刻工艺、一个或多个湿蚀刻工艺等或它们的组合。合适的蚀刻工艺可以是各向异性的。如下面更详细描述，在开口207中形成电容器。
参考图4，在绝缘层203上方和开口207(见图3)中形成绝缘层209。绝缘层209可以包括氧化硅、碳化硅、氮化硅、氮氧化硅等或它们的组合的一个或多个层，并且可以使用ALD、CVD等形成。在一些实施例中，绝缘层203和绝缘层209包括相同的材料。在其它实施例中，绝缘层203和绝缘层209包括不同的材料。在一些实施例中，绝缘层209具有在约
Figure BDA0003494989500000071
和约
Figure BDA0003494989500000072
之间的厚度。
在形成绝缘层209之后，在绝缘层209上方和开口207(见图3)中形成导电层211。在一些实施例中，导电层211可以包括钨、钴、镍、铜、银、金、铝等或它们的组合，并且可以使用物理气相沉积(PVD)、ALD、CVD等形成。在一些实施例中，导电层211具有在约
Figure BDA0003494989500000073
和约
Figure BDA0003494989500000074
之间的厚度。
在形成导电层211之后，在导电层211上方和开口207(见图3)中形成绝缘层213。绝缘层213可以包括高k材料(诸如AlO、HfO、TaO、ZrO等或它们的组合)的一个或多个层，并且可以使用ALD、CVD等形成。在一些实施例中，绝缘层213具有在约
Figure BDA0003494989500000075
和约
Figure BDA0003494989500000076
之间的厚度。
在形成绝缘层213之后，在绝缘层213上方和开口207(见图3)中形成导电层215。在一些实施例中，导电层215填充开口207。在一些实施例中，导电层215可以使用与导电层211类似的材料和方法形成，并且在此不再重复描述。在一些实施例中，导电层211和导电层215包括相同的材料。在其它实施例中，导电层211和导电层215包括不同的材料。在一些实施例中，导电层215具有在约
Figure BDA0003494989500000077
和约
Figure BDA0003494989500000078
之间的厚度。
参考图5，在形成导电层215之后，对绝缘层213以及导电层211和215实施图案化工艺。在一些实施例中，图案化工艺可以包括合适的光刻和蚀刻工艺。合适的蚀刻工艺可以包括一个或多个干蚀刻工艺、一个或多个湿蚀刻工艺等或它们的组合。绝缘层209可以在图案化工艺期间用作蚀刻停止层。绝缘层213以及导电层211和215的剩余部分形成电容器217。电容器217也可以称为深沟槽电容器。导电层211的剩余部分也可以称为下电极层。导电层215的剩余部分也可以称为上电极层。在所示实施例中，为每个电容器217形成两个开口207(见图3)。在其它实施例中，可以基于设计要求为每个电容器217形成一个开口207或多于两个开口207。
参考图6，在衬底201和电容器217上方形成互连结构219。在一些实施例中，互连结构219包括多个介电层221(未单独示出)以及介电层221中的多个金属化层M1至Mt。金属化层M1也可以称为最底部金属化层。金属化层Mt也可以称为最顶部金属化层。在一些实施例中，介电层221可以包括与上面参考图1描述的介电层107类似的材料和方法，并且在此不再重复描述。金属化层M1至Mt的每个包括导线223和导电通孔225，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双重镶嵌等)形成。互连结构219的金属化层M1至Mt可以使用与上面参考图1描述的互连结构105的金属化层M1至Mt类似的材料和方法形成，并且在此不再重复描述。在一些实施例中，互连结构219的金属化层M1的导电通孔225A延伸穿过绝缘层203和209，并且与相应二极管结构205的上表面物理接触。
在所示实施例中，电容器217的下电极211和上电极215电耦接至互连结构219的相同金属化层(诸如例如，金属化层M1)。在其它实施例中，电容器217的下电极211和上电极215电耦接至互连结构219的不同金属化层。
在形成互连结构219之后，在互连结构219上方形成绝缘层229和焊盘231。绝缘层229也可以称为钝化层。绝缘层229可以使用与上面参考图1描述的绝缘层113类似的材料和方法形成，并且在此不再重复描述。焊盘231可以使用与上面参考图1描述的焊盘115类似的材料和方法形成，并且在此不再重复描述。在一些实施例中，绝缘层229的顶面和焊盘231的顶面在工艺变化内基本齐平或基本共面。
焊盘231用于提供至外部电组件的电连接和机械连接。在所示实施例中，焊盘231包括焊盘231A和231B。焊盘231A电耦接至互连结构219的金属化层M1至Mt，而焊盘231B与互连结构219的金属化层M1至Mt电隔离。因此，焊盘231A提供至外部电组件的电连接和机械连接，而焊盘231B提供至外部电组件的机械连接而不提供电连接。
进一步参考图6，如下面更详细描述，半导体器件200接合至另一半导体器件(诸如例如，图1中所示的半导体器件100)。在一些实施例中，在接合工艺之前，绝缘层229和焊盘231的暴露表面经受等离子体工艺233，以激活绝缘层229和焊盘231的暴露表面。在一些实施例中，等离子体工艺233可以使用从包括N2、O2、N2H2、Ar、He、它们的混合物等的工艺气体生成的等离子体来实施。
在半导体器件200的正常操作期间，横跨半导体器件200施加正常操作电压。在一些实施例中，导电通孔225A形成为具有高电阻，从而使得在正常操作期间通过导电通孔225A传导的电流可忽略不计或没有电流传导。在一些实施例中，二极管结构205的每个配置为在反向偏置配置中操作并且配置为具有小于正常操作电压的反向击穿电压(或者配置为具有大于正常操作电压的绝对值的反向击穿电压的绝对值)。因此，在正常操作期间，可忽略不计的电流流过二极管结构205。因此，导电通孔225A和二极管结构205基本不影响半导体器件200的正常操作。
在一些实施例中，等离子体工艺233在半导体器件200的上侧上引起电荷累积。由于电荷累积，横跨半导体器件200施加大于正常操作电压的高电压，这可能导致通过半导体器件200的放电并且可能损坏半导体器件200的器件(诸如例如，电容器217)。由于高电压，显著的放电电流可能通过导电通孔225A流入二极管结构205。在一些实施例中，二极管结构205的每个配置为具有大于高电压的反向击穿电压(或者配置为具有小于高电压的绝对值的反向击穿电压的绝对值)。因此，高电压导致二极管结构205的击穿或短路，并且大的放电电流通过二极管结构205流入衬底201。虚线227示出了在等离子体工艺233期间通过半导体器件200的放电电流路径。通过通过互连结构219的金属化层M1、导电通孔225A和相应二极管结构205将电容器217耦接至衬底201，放电电流从电容器217转移至衬底201。因此，减少或避免了电容器217的损坏和短路。
图7示出了根据一些实施例的半导体器件200(见图6)的区域235的放大截面图，其中半导体器件200的二极管结构205使用二极管结构237来实现。在所示实施例中，衬底201是p型衬底，并且二极管结构237包括嵌入在p型衬底201中的n型阱239。因此，二极管结构237包括pn结二极管。在一些实施例中，n型阱239通过在衬底201中注入n型杂质来形成。n型杂质可以是磷、砷、锑、它们的组合等。在一些实施例中，施加至n型阱239的电势(例如，正电势)大于施加至p型衬底201的电势(例如，地(GND)电势)。因此，二极管结构237配置为在反向偏置配置中操作。
图8示出了根据一些实施例的半导体器件200(见图6)的区域235的放大截面图，其中半导体器件200的二极管结构205使用二极管结构241来实现。在所示实施例中，衬底201是n型衬底，并且二极管结构241包括嵌入在n型衬底201中的p型阱243。因此，二极管结构241包括pn结二极管。在一些实施例中，p型阱243通过在衬底201中注入p型杂质来形成。p型杂质可以是硼、铟、它们的组合等。在一些实施例中，施加至p型阱243的电势(例如，负电势)小于施加至n型衬底201的电势(例如，地(GND)电势)。因此，二极管结构241配置为在反向偏置配置中操作。
图9示出了根据一些实施例的半导体器件200(见图6)的区域235的放大截面图，其中半导体器件200的二极管结构205使用二极管结构245来实现。在所示实施例中，衬底201是p型衬底，并且二极管结构245包括嵌入在p型衬底201中的n型阱247以及嵌入在n型阱247中的p型阱249。因此，二极管结构245包括两个pn结二极管。在一些实施例中，n型阱247通过在衬底201中注入n型杂质来形成。在一些实施例中，p型阱249通过在n型阱247中注入p型杂质来形成。n型杂质可以是磷、砷、锑、它们的组合等。p型杂质可以是硼、铟、它们的组合等。在一些实施例中，施加至p型阱249的电势(例如，负电势)小于施加至p型衬底201的电势(例如，地(GND)电势)。因此，二极管结构245配置为在反向偏置配置中操作。
图10示出了根据一些实施例的半导体器件200(见图6)的区域235的放大截面图，其中半导体器件200的二极管结构205使用二极管结构251来实现。在所示实施例中，衬底201是n型衬底，并且二极管结构251包括嵌入在n型衬底201中的p型阱253以及嵌入在p型阱253中的n型阱255。因此，二极管结构251包括两个pn结二极管。在一些实施例中，p型阱253通过在衬底201中注入p型杂质来形成。在一些实施例中，n型阱255通过在p型阱253中注入n型杂质来形成。n型杂质可以是磷、砷、锑、它们的组合等。p型杂质可以是硼、铟、它们的组合等。在一些实施例中，施加至n型阱255的电势(例如，正电势)大于施加至n型衬底201的电势(例如，地(GND)电势)。因此，二极管结构251配置为在反向偏置配置中操作。
图11示出了根据一些实施例的半导体器件200(见图6)的区域235的放大截面图，其中半导体器件200的二极管结构205使用二极管结构257来实现。在所示实施例中，衬底201是p型衬底，并且二极管结构257包括嵌入在p型衬底201中的n型阱259、嵌入在n型阱259中的p型阱261以及嵌入在p型阱261中的n型阱263。因此，二极管结构257包括三个pn结二极管。在一些实施例中，n型阱259通过在衬底201中注入n型杂质来形成。在一些实施例中，p型阱261通过在n型阱259中注入p型杂质来形成。在一些实施例中，n型阱263通过在p型阱261中注入n型杂质来形成。n型杂质可以是磷、砷、锑、它们的组合等。p型杂质可以是硼、铟、它们的组合等。在一些实施例中，施加至n型阱263的电势(例如，正电势)大于施加至p型衬底201的电势(例如，地(GND)电势)。因此，二极管结构257配置为在反向偏置配置中操作。
图12示出了根据一些实施例的半导体器件200(见图6)的区域235的放大截面图，其中半导体器件200的二极管结构205使用二极管结构265来实现。在所示实施例中，衬底201是n型衬底，并且二极管结构265包括嵌入在n型衬底201中的p型阱267、嵌入在p型阱267中的n型阱269以及嵌入在n型阱269中的p型阱271。因此，二极管结构265包括三个pn结二极管。在一些实施例中，p型阱267通过在衬底201中注入p型杂质来形成。在一些实施例中，n型阱269通过在p型阱267中注入n型杂质来形成。在一些实施例中，p型阱271通过在n型阱269中注入p型杂质来形成。n型杂质可以是磷、砷、锑、它们的组合等。p型杂质可以是硼、铟、它们的组合等。在一些实施例中，施加至p型阱271的电势(例如，负电势)小于施加至n型衬底201的电势(例如，地(GND)电势)。因此，二极管结构265配置为在反向偏置配置中操作。
图13示出了根据一些实施例的半导体器件300的截面图。在一些实施例中，半导体器件300类似于半导体器件200(见图6)，类似的部件由类似的参考标号标记，并且在此不再重复类似的部件的描述。在一些实施例中，半导体器件300可以使用类似于上面参考图2至图6描述的工艺步骤的工艺步骤来形成，并且在此不再重复描述。在所示实施例中，省略了如上面参考图2描述的二极管结构205的形成。因此，在对半导体器件300实施的等离子体工艺(诸如例如，上面参考图6描述的等离子体工艺233)期间的放电电流路径227包括导电通孔225A并且不包括二极管结构205。通过通过互连结构219的金属化层M1和导电通孔225A将电容器217耦接至衬底201，放电电流从电容器217转移至衬底201。因此，减少或避免了电容器217的损坏和短路。
图14至图18示出了根据一些实施例的半导体器件400的制造的各个中间阶段的截面图。在一些实施例中，半导体器件400是晶圆级结构。在这样的实施例中，图14至图18示出了半导体器件400的部分。在其它实施例中，半导体器件400是管芯级结构。在这样的实施例中，半导体器件400可以形成为晶圆级结构并且随后被分割成多个管芯级结构。
参考图14，提供了衬底401。在一些实施例中，衬底401可以使用与上面参考图1描述的衬底101类似的材料和方法形成，并且在此不再重复描述。衬底401具有有时称为前侧的有源表面(例如，图14中面朝上的表面)以及有时称为背侧的非有源表面(例如，图14中面朝下的表面)。
在衬底401的有源表面上形成绝缘层403。在一些实施例中，绝缘层403可以包括氧化硅、氮化硅、氮氧化硅等或它们的组合的一个或多个层，并且可以使用ALD、CVD等形成。在一些实施例中，绝缘层403具有在约
Figure BDA0003494989500000121
和约
Figure BDA0003494989500000122
之间的厚度。在形成绝缘层403之后，通过绝缘层403在衬底401中形成二极管结构405。在一些实施例中，二极管结构405可以分别使用图7至图12中所示的二极管结构237、241、245、251、257和265来实现。在一些实施例中，在形成二极管结构405之后，绝缘层403被去除并且随后再沉积在衬底401和二极管结构405上方。
在形成绝缘层403之后，在绝缘层403上方形成绝缘层407。绝缘层407也可以称为蚀刻停止层。在一些实施例中，绝缘层407可以包括氧化硅、碳化硅、氮化硅、氮氧化硅等或它们的组合的一个或多个层，并且可以使用ALD、CVD等形成。在一些实施例中，绝缘层407具有在约
Figure BDA0003494989500000133
和约
Figure BDA0003494989500000134
之间的厚度。在一些实施例中，绝缘层403和绝缘层407包括不同的材料。
参考图15，在绝缘层407上方形成互连结构409的第一部分。在一些实施例中，互连结构409的第一部分包括多个介电层411的第一部分(未单独示出)以及多个介电层411的第一部分中的多个金属化层M1至Mk。金属化层M1也可以称为最底部金属化层。在一些实施例中，介电层411可以包括与上面参考图1描述的介电层107类似的材料和方法，并且在此不再重复描述。金属化层M1至Mk的每个包括导线413和导电通孔415，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双重镶嵌等)形成。互连结构409的金属化层Ml至Mk可以使用与上面参考图1描述的互连结构105的金属化层Ml至Mt类似的材料和方法形成，并且在此不再重复描述。在一些实施例中，互连结构的金属化层M1的导电通孔415A延伸穿过绝缘层403和407并且与相应二极管结构405的上表面物理接触。
在形成互连结构409的第一部分之后，对介电层411的第一部分实施图案化工艺以形成开口417。在一些实施例中，图案化工艺可以包括合适的光刻和蚀刻工艺。合适的蚀刻工艺可以包括一个或多个干蚀刻工艺、一个或多个湿蚀刻工艺等或它们的组合。合适的蚀刻工艺可以是各向异性的。如下面更详细描述，在开口417中形成电容器。
参考图16，在介电层411的第一部分上方和开口417(见图15)中形成绝缘层419。绝缘层419可以包括氧化硅、氮化硅、氮氧化硅、碳化硅等或它们的组合的一个或多个层，并且可以使用ALD、CVD等形成。在一些实施例中，绝缘层419具有在约
Figure BDA0003494989500000135
和约
Figure BDA0003494989500000136
之间的厚度。
在形成绝缘层419之后，在绝缘层419上方和开口417(见图15)中形成导电层421。在一些实施例中，导电层421可以包括钨、钴、镍、铜、银、金、铝等或它们的组合，并且可以使用PVD、ALD、CVD等形成。在一些实施例中，导电层421具有在约
Figure BDA0003494989500000131
和约
Figure BDA0003494989500000132
之间的厚度。
在形成导电层421之后，在导电层421上方和开口417(见图15)中形成绝缘层423。绝缘层423可以包括高k材料(诸如AlO、HfO、TaO、ZrO等或它们的组合)的一个或多个层，并且可以使用ALD、CVD等形成。在一些实施例中，绝缘层423具有在约
Figure BDA0003494989500000141
和约
Figure BDA0003494989500000142
之间的厚度。
在形成绝缘层423之后，在绝缘层423上方和开口417(见图15)中形成导电层425。在一些实施例中，导电层425填充开口417。在一些实施例中，导电层425可以使用与导电层421类似的材料和方法形成，并且在此不再重复描述。在一些实施例中，导电层421和导电层425包括相同的材料。在其它实施例中，导电层421和导电层425包括不同的材料。在一些实施例中，导电层425具有在约
Figure BDA0003494989500000143
和约
Figure BDA0003494989500000144
之间的厚度。
参考图17，在形成导电层425之后，对绝缘层419和423以及导电层421和425实施图案化工艺。在一些实施例中，图案化工艺可以包括合适的光刻和蚀刻工艺。合适的蚀刻工艺可以包括一个或多个干蚀刻工艺、一个或多个湿蚀刻工艺等或它们的组合。绝缘层423以及导电层421和425的剩余部分形成电容器427。电容器427也可以称为深沟槽电容器。导电层421的剩余部分也可以称为下电极层。导电层425的剩余部分也可以称为上电极层。在所示实施例中，为每个电容器427形成两个开口417(见图15)。在其它实施例中，可以基于设计需要为每个电容器427形成一个开口417或多于两个开口417。
参考图18，在形成电容器427之后，在电容器427和互连结构409的第一部分上方形成互连结构409的第二部分。互连结构409的第二部分包括介电层411的第二部分以及介电层411的第二部分中的多个金属化层Mk+1至Mt。多个金属化层Mk+1至Mt可以使用与上面参考图15描述的多个金属化层M1至Mk类似的材料和方法形成，并且在此不再重复描述。金属化层Mt也可以称为最顶部金属化层。
在所示实施例中，电容器427的下电极421和上电极425电耦接至互连结构409的相同金属化层(诸如例如，金属化层Mt)。在其它实施例中，电容器427的下电极421和上电极425电耦接至互连结构409的不同金属化层。
在形成互连结构409之后，在互连结构409上方形成绝缘层429和焊盘431。绝缘层429也可以称为钝化层。绝缘层429可以使用与上面参考图1描述的绝缘层113类似的材料和方法形成，并且在此不再重复描述。焊盘431可以使用与上面参考图1描述的焊盘115类似的材料和方法形成，并且在此不再重复描述。在一些实施例中，绝缘层429的顶面和焊盘431的顶面在工艺变化内基本齐平或基本共面。
焊盘431用于提供至外部电组件的电连接和机械连接。在所示实施例中，焊盘431包括焊盘431A和431B。焊盘431A电耦接至互连结构409的金属化层M1至Mt，而焊盘431B与互连结构409的金属化层M1至Mt电隔离。因此，焊盘431A提供至外部电组件的电连接和机械连接，而焊盘431B提供至外部电组件的机械连接而不提供电连接。
进一步参考图18，如下面更详细描述，半导体器件400接合至另一半导体器件(诸如例如，图1所示的半导体器件100)。在一些实施例中，在接合工艺之前，绝缘层429和焊盘431的暴露表面经受等离子体工艺233以激活绝缘层429和焊盘431的暴露表面。等离子体工艺233可以如上面参考图6描述的那样实施，并且在此不再重复描述。
在半导体器件400的正常操作期间，横跨半导体器件400施加正常操作电压。在一些实施例中，导电通孔415A形成为具有高电阻，从而使得在正常操作期间通过导电通孔415A传导的电流可忽略不计或没有电流传导。在一些实施例中，二极管结构405配置为在反向偏置配置中操作并且配置为具有小于正常操作电压的反向击穿电压(或者配置为具有大于正常操作电压的绝对值的反向击穿电压的绝对值)。因此，在正常操作期间，可忽略不计的电流流过二极管结构405。因此，导电通孔415A和二极管结构405基本不影响半导体器件400的正常操作。
在一些实施例中，等离子体工艺233在半导体器件400的上侧上引起电荷累积。由于电荷累积，横跨半导体器件400施加大于正常操作电压的高电压，这可能导致通过半导体器件400的放电并且可能损坏半导体器件400的器件(诸如例如，电容器427)。由于高电压，显著的放电电流可能通过导电通孔415A流入二极管结构405。在一些实施例中，二极管结构405配置为具有大于高电压的反向击穿电压(或者配置为具有小于高电压的绝对值的反向击穿电压的绝对值)。因此，高电压导致二极管结构405击穿或短路，并且大的放电电流通过二极管结构405流入衬底401。虚线433示出了在等离子体工艺233期间通过半导体器件400的放电电流路径。通过通过互连结构409的金属化层M1至Mt、导电通孔415A和相应二极管结构405将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
图19示出了根据一些实施例的半导体器件500的截面图。半导体器件500类似于半导体器件400(见图18)，类似的部件由类似的参考标号标记，并且在此不再重复类似的部件的描述。半导体器件500可以使用类似于上面参考图14至图18描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。半导体器件500的互连结构501与半导体器件400(见图18)的互连结构409的不同之处在于金属化层Ml至Mt的布局以及金属化层Ml至Mt如何耦接至电容器427。在半导体器件400(见图18)中，电容器427的下电极421通过相应导电通孔415A和二极管结构405电耦接至衬底401。在半导体器件500中，电容器427的上电极425通过相应导电通孔415A和二极管结构405电耦接至衬底401。虚线503示出了在对半导体器件500实施的等离子体工艺(诸如例如，上面参考图6描述的等离子体工艺233)期间通过半导体器件500的放电电流路径。通过通过互连结构501的金属化层M1至Mt、导电通孔415A和相应二极管结构405将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
图20示出了根据一些实施例的半导体器件600的截面图。半导体器件600类似于半导体器件400(见图18)，类似的部件由类似的参考标号标记，并且在此不再重复类似的部件的描述。半导体器件600可以使用与上面参考图14至图18描述的工艺步骤类似的工艺步骤形成，并且在此不再重复描述。半导体器件600的互连结构601与半导体器件400(见图18)的互连结构409的不同之处在于金属化层Ml至Mt的布局以及金属化层Ml至Mt如何耦接至电容器427。在半导体器件400(见图18)中，电容器427的下电极421和上电极425电耦接至互连结构409的相同金属化层(诸如金属化层Mt)。在半导体器件600中，电容器427的下电极421电耦接至互连结构601的金属化层M1，并且电容器427的上电极425电耦接至互连结构601的金属化层Mt。虚线603示出了在对半导体器件600实施的等离子体工艺(诸如例如，上面参考图6描述的等离子体工艺233)期间通过半导体器件600的放电电流路径。通过通过互连结构601的金属化层M1至Mt、导电通孔415A和相应二极管结构405将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
图21示出了根据一些实施例的半导体器件700的截面图。半导体器件700类似于半导体器件400(见图18)，类似的部件由类似的参考标号标记，并且在此不再重复类似的部件的描述。半导体器件700可以使用类似于上面参考图14至图18描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。在所示实施例中，省略了二极管结构405(见图18)的形成。因此，在对半导体器件700实施的等离子体工艺(诸如例如，上面参考图6描述的等离子体工艺233)期间的放电电流路径433包括导电通孔415A并且不包括二极管结构405。通过通过互连结构409的金属化层M1至Mt和导电通孔415A将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
图22示出了根据一些实施例的半导体器件800的截面图。半导体器件800类似于半导体器件500(见图19)，类似的部件由类似的参考标号标记，并且在此不再重复类似的部件的描述。半导体器件800可以使用类似于上面参考图14至图18描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。在所示实施例中，省略了二极管结构405(见图19)的形成。因此，在对半导体器件800实施的等离子体工艺(诸如例如，上面参考图6描述的等离子体工艺233)期间的放电电流路径503包括导电通孔415A并且不包括二极管结构405。通过通过互连结构501的金属化层M1至Mt和导电通孔415A将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
图23示出了根据一些实施例的半导体器件900的截面图。半导体器件900类似于半导体器件600(见图20)，类似的部件由类似的参考标号标记，并且在此不再重复类似的部件的描述。半导体器件900可以使用类似于上面参考图14至图18描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。在所示实施例中，省略了二极管结构405(见图20)的形成。因此，在对半导体器件900实施的等离子体工艺(诸如例如，上面参考图6描述的等离子体工艺233)期间的放电电流路径603包括导电通孔415A并且不包括二极管结构405。通过通过互连结构601的金属化层M1至Mt和导电通孔415A将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
图24至图27示出了根据一些实施例的堆叠半导体器件1000的制造的各个中间阶段的截面图。参考图24，半导体器件100接合至半导体器件200。在一些实施例中，在接合之前，对半导体器件100实施第一等离子体工艺(诸如上面参考图1描述的等离子体工艺117)并且对半导体器件200实施第二等离子体工艺(诸如上面参考图6描述的等离子体工艺233)。在一些实施例中，半导体器件100使用混合接合方法接合至半导体器件200。混合接合方法包括：将半导体器件100的焊盘115直接接合至半导体器件200的相应焊盘231；以及将半导体器件100的绝缘层113直接接合至半导体器件200的绝缘层229。在一些实施例中，在接合工艺之后，可以对半导体器件200的衬底201的背侧实施减薄工艺。减薄工艺可以包括CMP、研磨、蚀刻、它们的组合等。
参考图25，在半导体器件200的衬底201的背侧上形成绝缘层1001。在一些实施例中，绝缘层1001包括氧化物(诸如氧化硅等)、氮化物(诸如氮化硅等)、高k材料(诸如AlO、HfO、TaO、ZrO等)、它们的组合、它们的多层等，并且可以使用ALD、CVD、它们的组合等形成。在一些实施例中，绝缘层1001具有在约
Figure BDA0003494989500000181
和约
Figure BDA0003494989500000182
之间的厚度。
在形成绝缘层1001之后，对绝缘层1001、衬底201、绝缘层203和209以及介电层221实施图案化工艺以形成开口1003。开口1003暴露半导体器件200的互连结构219的金属化层M1的部分。图案化工艺可以包括合适的光刻和蚀刻工艺。合适的蚀刻工艺可以包括一个或多个干蚀刻工艺、一个或多个湿蚀刻工艺等或它们的组合。合适的蚀刻工艺可以是各向异性的。在一些实施例中，合适的蚀刻工艺是干蚀刻工艺，诸如等离子体蚀刻工艺1005。等离子体蚀刻工艺1005可以使用从包括N2、O2、N2H2、Ar、He、它们的混合物等的工艺气体生成的等离子体来实施。
在堆叠半导体器件1000的正常操作期间，横跨堆叠半导体器件1000施加正常操作电压。在一些实施例中，导电通孔225A形成为具有高电阻，从而使得在正常操作期间通过导电通孔225A传导的电流可忽略不计或没有电流传导。在一些实施例中，二极管结构205配置为在反向偏置配置中操作并且配置为具有小于正常操作电压的反向击穿电压(或者配置为具有大于正常操作电压的绝对值的反向击穿电压的绝对值)。因此，在正常操作期间，可忽略不计的电流流过二极管结构205。因此，导电通孔225A和二极管结构205基本不影响堆叠半导体器件1000的正常操作。
在一些实施例中，等离子体蚀刻工艺1005在堆叠半导体器件1000的上侧上引起电荷累积。由于电荷累积，横跨堆叠半导体器件1000施加大于正常操作电压的高电压，这可能导致通过堆叠半导体器件1000的放电并且可能损坏堆叠半导体器件1000的器件(诸如例如，电容器217或器件103)。由于高电压，显著的放电电流可能通过导电通孔225A流入二极管结构205。在一些实施例中，二极管结构205配置为具有大于高电压的反向击穿电压(或者配置为具有小于高电压的绝对值的反向击穿电压的绝对值)。因此，高电压导致二极管结构205的击穿或短路，并且大的放电电流通过二极管结构205流入衬底201。虚线1007示出了在等离子体蚀刻工艺1005期间通过半导体器件200的放电电流路径。通过通过互连结构219的金属化层M1、导电通孔225A和相应二极管结构205将电容器217耦接至衬底201，放电电流从电容器217转移至衬底201。因此，减少或避免了电容器217的损坏和短路。
参考图26，在开口1003(见图25)的每个中形成衬垫层1009和导电通孔1011。导电通孔1011也可以称为衬底通孔(TSV)。在一些实施例中，衬垫层1009通过在绝缘层1001上方和开口1003(见图25)中毯式沉积绝缘材料以及图案化绝缘材料以去除绝缘材料的水平部分来形成。绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、碳化硅等或它们的组合，并且可以使用ALD、CVD等或它们的组合形成。在一些实施例中，衬垫层1009具有在约
Figure BDA0003494989500000201
和约
Figure BDA0003494989500000202
之间的厚度。
在开口1003(见图25)中形成衬垫层1009之后，在开口1003中形成导电通孔1011。在一些实施例中，导电通孔1011通过利用导电材料填充开口1003以及平坦化导电材料以去除过填充开口1003的过量的导电材料来形成。在一些实施例中，导电通孔1011的导电材料包括钨、钴、镍、铜、银、金、铝等或它们的组合。平坦化工艺可以包括CMP、研磨、蚀刻、它们的组合等。在一些实施例中，绝缘层1001的顶面和导电通孔1011的顶面在平坦化工艺的工艺变化内基本齐平或基本共面。
参考图27，在绝缘层1001和导电通孔1011上方形成绝缘层1013和1017以及焊盘1015。绝缘层1013和1017也可以称为钝化层。在一些实施例中，绝缘层1013和1017可以使用与上面参考图1描述的绝缘层113类似的材料和方法形成，并且在此不再重复描述。在一些实施例中，绝缘层1013和绝缘层1017包括相同的材料。在其它实施例中，绝缘层1013和绝缘层1017包括不同的材料。在一些实施例中，焊盘1015可以使用与上面参考图1描述的焊盘115类似的材料和方法形成，并且在此不再重复描述。
在一些实施例中，用于形成绝缘层1013和1017以及焊盘1015的工艺步骤包括：在绝缘层1001和导电通孔1011上方形成绝缘层1013；在绝缘层1013中形成开口以暴露相应导电通孔1011；在开口中和绝缘层1013上方沉积焊盘1015的导电材料；图案化导电材料以形成焊盘1015；以及在绝缘层1013和焊盘1015上方形成绝缘层1017。在一些实施例中，图案化绝缘层1017以在绝缘层1017中形成开口2019。开口2019暴露相应焊盘1015。用于形成开口2019的图案化工艺可以包括合适的光刻和蚀刻工艺。合适的蚀刻工艺可以包括一个或多个干蚀刻工艺、一个或多个湿蚀刻工艺等或它们的组合。合适的蚀刻工艺可以是各向异性的。在一些实施例中，当堆叠半导体器件1000是晶圆级堆叠结构时，堆叠半导体器件1000被分割成多个管芯级堆叠结构。
图28示出了根据一些实施例的堆叠半导体器件1100的截面图。在一些实施例中，堆叠半导体器件1100通过将半导体器件100接合至半导体器件300来形成。在一些实施例中，在接合之前，对半导体器件100实施第一等离子体工艺(诸如上面参考图1描述的等离子体工艺117)并且对半导体器件300实施第二等离子体工艺(诸如上面参考图6描述的等离子体工艺233)。在一些实施例中，半导体器件100使用混合接合方法接合至半导体器件300。混合接合方法包括：将半导体器件100的焊盘115直接接合至半导体器件300的相应焊盘231；以及将半导体器件100的绝缘层113直接接合至半导体器件300的绝缘层229。在一些实施例中，在接合工艺之后，可以对半导体器件300的衬底201的背侧实施减薄工艺。减薄工艺可以包括CMP、研磨、蚀刻、它们的组合等。
在接合工艺完成之后，在衬底201的背侧上形成绝缘层1001、衬垫层1009和导电通孔1011，如上面参考图25和图26所描述，并且在此不再重复描述。在一些实施例中，实施等离子体蚀刻工艺(诸如上面参考图25描述的等离子体蚀刻工艺1005)以形成用于导电通孔1011的开口。在一些实施例中，等离子体蚀刻工艺在堆叠半导体器件1100的上侧上引起电荷累积。由于电荷累积，横跨堆叠半导体器件1100施加大于正常操作电压的高电压，这可能导致通过堆叠半导体器件1100的放电并且可能损坏半导体器件1100的器件(诸如例如，电容器217或器件103)。虚线1101示出了在等离子体蚀刻工艺期间通过堆叠半导体器件1100的放电电流路径。通过通过互连结构219的金属化层M1和导电通孔225A将电容器217耦接至衬底201，放电电流从电容器217转移至衬底201。因此，减少或避免了电容器217的损坏和短路。
随后，在绝缘层1001和导电通孔1011上方形成绝缘层1013和1017以及焊盘1015，如上面参考图27所描述，并且在此不再重复描述。在一些实施例中，当堆叠半导体器件1100是晶圆级堆叠结构时，堆叠半导体器件1100被分割成多个管芯级堆叠结构。
图29示出了根据一些实施例的堆叠半导体器件1200的截面图。在一些实施例中，堆叠半导体器件1200通过将半导体器件100接合至半导体器件400来形成。在一些实施例中，在接合之前，对半导体器件100实施第一等离子体工艺(诸如上面参考图1描述的等离子体工艺117)并且对半导体器件400实施第二等离子体工艺(诸如上面参考图18描述的等离子体工艺233)。在一些实施例中，半导体器件100使用混合接合方法接合至半导体器件400。混合接合方法包括：将半导体器件100的焊盘115直接接合至半导体器件400的相应焊盘431；以及将半导体器件100的绝缘层113直接接合至半导体器件400的绝缘层429。在一些实施例中，在接合工艺之后，可以对半导体器件400的衬底401的背侧实施减薄工艺。减薄工艺可以包括CMP、研磨、蚀刻、它们的组合等。
在接合工艺完成之后，在衬底401的背侧上形成绝缘层1001、衬垫层1009和导电通孔1011，如上面参考图25和图26所描述，并且在此不再重复描述。在一些实施例中，实施等离子体蚀刻工艺(诸如上面参考图25描述的等离子体蚀刻工艺1005)以形成用于导电通孔1011的开口。在一些实施例中，等离子体蚀刻工艺在堆叠半导体器件1200的上侧上引起电荷累积。由于电荷累积，横跨堆叠半导体器件1200施加大于正常操作电压的高电压，这可能导致通过堆叠半导体器件1200的放电并且可能损坏堆叠半导体器件1200的器件(诸如例如，电容器427或器件103)。虚线1201示出了在等离子体蚀刻工艺期间通过堆叠半导体器件1200的放电电流路径。通过通过互连结构409的金属化层M1至Mt、导电通孔415A和相应二极管结构405将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
随后，在绝缘层1001和导电通孔1011上方形成绝缘层1013和1017以及焊盘1015，如上面参考图27所描述，并且在此不再重复描述。在一些实施例中，当堆叠半导体器件1200是晶圆级堆叠结构时，堆叠半导体器件1200被分割成多个管芯级堆叠结构。
图30示出了根据一些实施例的堆叠半导体器件1300的截面图。在一些实施例中，堆叠半导体器件1300通过将半导体器件100接合至半导体器件500来形成。在一些实施例中，在接合之前，对半导体器件100实施第一等离子体工艺(诸如上面参考图1描述的等离子体工艺117)并且对半导体器件500实施第二等离子体工艺(诸如上面参考图18描述的等离子体工艺233)。在一些实施例中，半导体器件100使用混合接合方法接合至半导体器件500。混合接合方法包括：将半导体器件100的焊盘115直接接合至半导体器件500的相应焊盘431；以及将半导体器件100的绝缘层113直接接合至半导体器件500的绝缘层429。在一些实施例中，在接合工艺之后，可以对半导体器件500的衬底401的背侧实施减薄工艺。减薄工艺可以包括CMP、研磨、蚀刻、它们的组合等。
在接合工艺完成之后，在衬底401的背侧上形成绝缘层1001、衬垫层1009和导电通孔1011，如上面参考图25和图26所描述，并且在此不再重复描述。在一些实施例中，实施等离子体蚀刻工艺(诸如上面参考图25描述的等离子体蚀刻工艺1005)以形成用于导电通孔1011的开口。在一些实施例中，等离子体蚀刻工艺在堆叠半导体器件1300的上侧上引起电荷累积。由于电荷累积，横跨堆叠半导体器件1300施加大于正常操作电压的高电压，这可能导致通过堆叠半导体器件1300的放电并且可能损坏堆叠半导体器件1300的器件(诸如例如，电容器427或器件103)。虚线1301示出了在等离子体蚀刻工艺期间通过堆叠半导体器件1300的放电电流路径。通过通过互连结构501的金属化层M1至Mt、导电通孔415A和相应二极管结构405将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
随后，在绝缘层1001和导电通孔1011上方形成绝缘层1013和1017以及焊盘1015，如上面参考图27所描述，并且在此不再重复描述。在一些实施例中，当堆叠半导体器件1300是晶圆级堆叠结构时，堆叠半导体器件1300被分割成多个管芯级堆叠结构。
图31示出了根据一些实施例的堆叠半导体器件1400的截面图。在一些实施例中，堆叠半导体器件1400通过将半导体器件100接合至半导体器件600来形成。在一些实施例中，在接合之前，对半导体器件100实施第一等离子体工艺(诸如上面参考图1描述的等离子体工艺117)并且对半导体器件600实施第二等离子体工艺(诸如上面参考图18描述的等离子体工艺233)。在一些实施例中，半导体器件100使用混合接合方法接合至半导体器件600。混合接合方法包括：将半导体器件100的焊盘115直接接合至半导体器件600的相应焊盘431；以及将半导体器件100的绝缘层113直接接合至半导体器件600的绝缘层429。在一些实施例中，在接合工艺之后，可以对半导体器件600的衬底401的背侧实施减薄工艺。减薄工艺可以包括CMP、研磨、蚀刻、它们的组合等。
在接合工艺完成之后，在衬底401的背侧上形成绝缘层1001、衬垫层1009和导电通孔1011，如上面参考图25和图26所描述，并且在此不再重复描述。在一些实施例中，实施等离子体蚀刻工艺(诸如上面参考图25描述的等离子体蚀刻工艺1005)以形成用于导电通孔1011的开口。在一些实施例中，等离子体蚀刻工艺在堆叠半导体器件1400的上侧上引起电荷累积。由于电荷累积，横跨堆叠半导体器件1400施加大于正常操作电压的高电压，这可能导致通过堆叠半导体器件1400的放电并且可能损坏堆叠半导体器件1400的器件(诸如例如，电容器427或器件103)。虚线1401示出了在等离子体蚀刻工艺期间通过堆叠半导体器件1400的放电电流路径。通过通过互连结构601的金属化层M1至Mt、导电通孔415A和相应二极管结构405将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
随后，在绝缘层1001和导电通孔1011上方形成绝缘层1013和1017以及焊盘1015，如上面参考图27所描述，并且在此不再重复描述。在一些实施例中，当堆叠半导体器件1400是晶圆级堆叠结构时，堆叠半导体器件1400被分割成多个管芯级堆叠结构。
图32示出了根据一些实施例的堆叠半导体器件1500的截面图。在一些实施例中，堆叠半导体器件1500通过将半导体器件100接合至半导体器件700来形成。在一些实施例中，在接合之前，对半导体器件100实施第一等离子体工艺(诸如上面参考图1描述的等离子体工艺117)并且对半导体器件700实施第二等离子体工艺(诸如上面参考图18描述的等离子体工艺233)。在一些实施例中，半导体器件100使用混合接合方法接合至半导体器件700。混合接合方法包括：将半导体器件100的焊盘115直接接合至半导体器件700的相应焊盘431；以及将半导体器件100的绝缘层113直接接合至半导体器件700的绝缘层429。在一些实施例中，在接合工艺之后，可以对半导体器件700的衬底401的背侧实施减薄工艺。减薄工艺可以包括CMP、研磨、蚀刻、它们的组合等。
在接合工艺完成之后，在衬底401的背侧上形成绝缘层1001、衬垫层1009和导电通孔1011，如上面参考图25和图26所描述，并且在此不再重复描述。在一些实施例中，实施等离子体蚀刻工艺(诸如上面参考图25描述的等离子体蚀刻工艺1005)以形成用于导电通孔1011的开口。在一些实施例中，等离子体蚀刻工艺在堆叠半导体器件1500的上侧上引起电荷累积。由于电荷累积，横跨堆叠半导体器件1500施加大于正常操作电压的高电压，这可能导致通过堆叠半导体器件1500的放电并且可能损坏堆叠半导体器件1500的器件(诸如例如，电容器427或器件103)。虚线1501示出了在等离子体蚀刻工艺期间通过堆叠半导体器件1500的放电电流路径。通过通过互连结构409的金属化层M1至Mt和导电通孔415A将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
随后，在绝缘层1001和导电通孔1011上方形成绝缘层1013和1017以及焊盘1015，如上面参考图27所描述，并且在此不再重复描述。在一些实施例中，当堆叠半导体器件1500是晶圆级堆叠结构时，堆叠半导体器件1500被分割成多个管芯级堆叠结构。
图33示出了根据一些实施例的堆叠半导体器件1600的截面图。在一些实施例中，堆叠半导体器件1600通过将半导体器件100接合至半导体器件800来形成。在一些实施例中，在接合之前，对半导体器件100实施第一等离子体工艺(诸如上面参考图1描述的等离子体工艺117)并且对半导体器件800实施第二等离子体工艺(诸如上面参考图18描述的等离子体工艺233)。在一些实施例中，半导体器件100使用混合接合方法接合至半导体器件800。混合接合方法包括：将半导体器件100的焊盘115直接接合至半导体器件800的相应焊盘431；以及将半导体器件100的绝缘层113直接接合至半导体器件800的绝缘层429。在一些实施例中，在接合工艺之后，可以对半导体器件800的衬底401的背侧实施减薄工艺。减薄工艺可以包括CMP、研磨、蚀刻、它们的组合等。
在接合工艺完成之后，在衬底401的背侧上形成绝缘层1001、衬垫层1009和导电通孔1011，如上面参考图25和图26所描述，并且在此不再重复描述。在一些实施例中，实施等离子体蚀刻工艺(诸如上面参考图25描述的等离子体蚀刻工艺1005)以形成用于导电通孔1011的开口。在一些实施例中，等离子体蚀刻工艺在堆叠半导体器件1600的上侧上引起电荷累积。由于电荷累积，横跨堆叠半导体器件1600施加大于正常操作电压的高电压，这可能导致通过堆叠半导体器件1600的放电并且可能损坏堆叠半导体器件1600的器件(诸如例如，电容器427或器件103)。虚线1601示出了在等离子体蚀刻工艺期间通过堆叠半导体器件1600的放电电流路径。通过通过互连结构501的金属化层M1至Mt和导电通孔415A将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
随后，在绝缘层1001和导电通孔1011上方形成绝缘层1013和1017以及焊盘1015，如上面参考图27所描述，并且在此不再重复描述。在一些实施例中，当堆叠半导体器件1600是晶圆级堆叠结构时，堆叠半导体器件1600被分割成多个管芯级堆叠结构。
图34示出了根据一些实施例的堆叠半导体器件1700的截面图。在一些实施例中，堆叠半导体器件1700通过将半导体器件100接合至半导体器件900来形成。在一些实施例中，在接合之前，对半导体器件100实施第一等离子体工艺(诸如上面参考图1描述的等离子体工艺117)并且对半导体器件900实施第二等离子体工艺(诸如上面参考图18描述的等离子体工艺233)。在一些实施例中，半导体器件100使用混合接合方法接合至半导体器件900。混合接合方法包括：将半导体器件100的焊盘115直接接合至半导体器件900的相应焊盘431；以及将半导体器件100的绝缘层113直接接合至半导体器件900的绝缘层429。在一些实施例中，在接合工艺之后，可以对半导体器件900的衬底401的背侧实施减薄工艺。减薄工艺可以包括CMP、研磨、蚀刻、它们的组合等。
在接合工艺完成之后，在衬底401的背侧上形成绝缘层1001、衬垫层1009和导电通孔1011，如上面参考图25和图26所描述，并且在此不再重复描述。在一些实施例中，实施等离子体蚀刻工艺(诸如上面参考图25描述的等离子体蚀刻工艺1005)以形成用于导电通孔1011的开口。在一些实施例中，等离子体蚀刻工艺在堆叠半导体器件1700的上侧上引起电荷累积。由于电荷累积，横跨堆叠半导体器件1700施加大于正常操作电压的高电压，这可能导致通过堆叠半导体器件1700的放电并且可能损坏堆叠半导体器件1700的器件(诸如例如，电容器427或器件103)。虚线1701示出了在等离子体蚀刻工艺期间通过堆叠半导体器件1700的放电电流路径。通过通过互连结构601的金属化层M1至Mt和导电通孔415A将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
随后，在绝缘层1001和导电通孔1011上方形成绝缘层1013和1017以及焊盘1015，如上面参考图27所描述，并且在此不再重复描述。在一些实施例中，当堆叠半导体器件1700是晶圆级堆叠结构时，堆叠半导体器件1700被分割成多个管芯级堆叠结构。
图35示出了根据一些实施例的堆叠半导体器件1800的截面图。在一些实施例中，堆叠半导体器件1800类似于堆叠半导体器件1000(见图27)，类似的部件由类似的参考标号标记，并且在此不再重复类似的部件的描述。在一些实施例中，半导体器件1800可以使用类似于上面参考图24至图27描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。堆叠半导体器件1800与堆叠半导体器件1000的不同之处在于导电通孔1011相对于导电通孔225A和电容器217的相对位置。在堆叠半导体器件1800中，导电通孔1011的每个横向介于相应导电通孔225A和相应电容器217之间。
在一些实施例中，实施等离子体蚀刻工艺(诸如上面参考图25描述的等离子体蚀刻工艺1005)以形成用于导电通孔1011的开口。在一些实施例中，等离子体蚀刻工艺在堆叠半导体器件1800的上侧上引起电荷累积。由于电荷累积，横跨堆叠半导体器件1800施加大于正常操作电压的高电压，这可能导致通过堆叠半导体器件1800的放电并且可能损坏堆叠半导体器件1800的器件(诸如例如，电容器217或器件103)。虚线1801示出了在等离子体蚀刻工艺期间通过堆叠半导体器件1800的放电电流路径。通过通过互连结构219的金属化层M1、导电通孔225A和相应二极管结构205将电容器217耦接至衬底201，放电电流从电容器217转移至衬底201。因此，减少或避免了电容器217的损坏和短路。
图36示出了根据一些实施例的堆叠半导体器件1900的截面图。在一些实施例中，堆叠半导体器件1900类似于堆叠半导体器件1100(见图28)，类似的部件由类似的参考标号标记，并且在此不再重复类似的部件的描述。在一些实施例中，半导体器件1900可以使用类似于上面参考图28描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。堆叠半导体器件1900与堆叠半导体器件1100的不同之处在于导电通孔1011相对于导电通孔225A和电容器217的相对位置。在堆叠半导体器件1900中，导电通孔1011的每个横向介于相应导电通孔225A和相应电容器217之间。
在一些实施例中，实施等离子体蚀刻工艺(诸如上面参考图25描述的等离子体蚀刻工艺1005)以形成用于导电通孔1011的开口。在一些实施例中，等离子体蚀刻工艺在堆叠半导体器件1900的上侧上引起电荷累积。由于电荷累积，横跨堆叠半导体器件1900施加大于正常操作电压的高电压，这可能导致通过堆叠半导体器件1900的放电并且可能损坏堆叠半导体器件1900的器件(诸如例如，电容器217或器件103)。虚线1901示出了在等离子体蚀刻工艺期间通过堆叠半导体器件1900的放电电流路径。通过通过互连结构219的金属化层M1和导电通孔225A将电容器217耦接至衬底201，放电电流从电容器217转移至衬底201。因此，减少或避免了电容器217的损坏和短路。
图37示出了根据一些实施例的堆叠半导体器件2000的截面图。在一些实施例中，堆叠半导体器件2000类似于堆叠半导体器件1200(见图29)，类似的部件由类似的参考标号标记，并且在此不再重复类似的部件的描述。在一些实施例中，半导体器件2000可以使用类似于上面参考图29描述的工艺步骤的工艺步骤来形成，并且在此不再重复描述。堆叠半导体器件2000与堆叠半导体器件1200的不同之处在于导电通孔1011相对于导电通孔415A和电容器427的相对位置。在堆叠半导体器件2000中，导电通孔415A的每个横向介于相应导电通孔1011和相应电容器427之间。
在一些实施例中，实施等离子体蚀刻工艺(诸如上面参考图25描述的等离子体蚀刻工艺1005)以形成用于导电通孔1011的开口。在一些实施例中，等离子体蚀刻工艺在堆叠半导体器件2000的上侧上引起电荷累积。由于电荷累积，横跨堆叠半导体器件2000施加大于正常操作电压的高电压，这可能导致通过堆叠半导体器件2000的放电并且可能损坏堆叠半导体器件2000的器件(诸如例如，电容器427或器件103)。虚线2001示出了在等离子体蚀刻工艺期间通过堆叠半导体器件2000的放电电流路径。通过通过互连结构409的金属化层M1至Mt、导电通孔415A和相应二极管结构405将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
图38示出了根据一些实施例的堆叠半导体器件2100的截面图。在一些实施例中，堆叠半导体器件2100类似于堆叠半导体器件1300(见图30)，类似的部件由类似的参考标号标记，并且在此不再重复类似的部件的描述。在一些实施例中，半导体器件2100可以使用类似于上面参考图30描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。堆叠半导体器件2100与堆叠半导体器件1300的不同之处在于导电通孔1011相对于导电通孔415A和电容器427的相对位置。在堆叠半导体器件2100中，导电通孔1011的每个横向介于相应导电通孔415A和相应电容器427之间。
在一些实施例中，实施等离子体蚀刻工艺(诸如上面参考图25描述的等离子体蚀刻工艺1005)以形成用于导电通孔1011的开口。在一些实施例中，等离子体蚀刻工艺在堆叠半导体器件2100的上侧上引起电荷累积。由于电荷累积，横跨堆叠半导体器件2100施加大于正常操作电压的高电压，这可能导致通过堆叠半导体器件2100的放电并且可能损坏堆叠半导体器件2100的器件(诸如例如，电容器427或器件103)。虚线2101示出了在等离子体蚀刻工艺期间通过堆叠半导体器件2100的放电电流路径。通过通过互连结构501的金属化层M1至Mt、导电通孔415A和相应二极管结构405将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
图39示出了根据一些实施例的堆叠半导体器件2200的截面图。在一些实施例中，堆叠半导体器件2200类似于堆叠半导体器件1400(见图31)，类似的部件由类似的参考标号标记，并且在此不再重复类似的部件的描述。在一些实施例中，半导体器件2200可以使用类似于上面参考图31描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。堆叠半导体器件2200与堆叠半导体器件1400的不同之处在于导电通孔1011相对于导电通孔415A和电容器427的相对位置。在堆叠半导体器件2200中，导电通孔1011的每个横向介于相应导电通孔415A和相应电容器427之间。
在一些实施例中，实施等离子体蚀刻工艺(诸如上面参考图25描述的等离子体蚀刻工艺1005)以形成用于导电通孔1011的开口。在一些实施例中，等离子体蚀刻工艺在堆叠半导体器件2200的上侧上引起电荷累积。由于电荷累积，横跨堆叠半导体器件2200施加大于正常操作电压的高电压，这可能导致通过堆叠半导体器件2200的放电并且可能损坏堆叠半导体器件2200的器件(诸如例如，电容器427或器件103)。虚线2201示出了在等离子体蚀刻工艺期间通过堆叠半导体器件2200的放电电流路径。通过通过互连结构601的金属化层M1至Mt、导电通孔415A和相应二极管结构405将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
图40示出了根据一些实施例的堆叠半导体器件2300的截面图。在一些实施例中，堆叠半导体器件2300类似于堆叠半导体器件1500(见图32)，类似的部件由类似的参考标号标记，并且在此不再重复类似的部件的描述。在一些实施例中，半导体器件2300可以使用类似于上面参考图32描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。堆叠半导体器件2300与堆叠半导体器件1500的不同之处在于导电通孔1011相对于导电通孔415A和电容器427的相对位置。在堆叠半导体器件2300中，导电通孔415A的每个横向介于相应导电通孔1011和相应电容器427之间。
在一些实施例中，实施等离子体蚀刻工艺(诸如上面参考图25描述的等离子体蚀刻工艺1005)以形成用于导电通孔1011的开口。在一些实施例中，等离子体蚀刻工艺在堆叠半导体器件2300的上侧上引起电荷累积。由于电荷累积，横跨堆叠半导体器件2300施加大于正常操作电压的高电压，这可能导致通过堆叠半导体器件2300的放电并且可能损坏堆叠半导体器件2300的器件(诸如例如，电容器427或器件103)。虚线2301示出了在等离子体蚀刻工艺期间通过堆叠半导体器件2300的放电电流路径。通过通过互连结构409的金属化层M1至Mt和导电通孔415A将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
图41示出了根据一些实施例的堆叠半导体器件2400的截面图。在一些实施例中，堆叠半导体器件2400类似于堆叠半导体器件1600(见图33)，类似的部件由类似的参考标号标记，并且在此不再重复类似的部件的描述。在一些实施例中，半导体器件2400可以使用类似于上面参考图33描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。堆叠半导体器件2400与堆叠半导体器件1600的不同之处在于导电通孔1011相对于导电通孔415A和电容器427的相对位置。在堆叠半导体器件2400中，导电通孔1011的每个横向介于相应导电通孔415A和相应电容器427之间。
在一些实施例中，实施等离子体蚀刻工艺(诸如上面参考图25描述的等离子体蚀刻工艺1005)以形成用于导电通孔1011的开口。在一些实施例中，等离子体蚀刻工艺在堆叠半导体器件2400的上侧上引起电荷累积。由于电荷累积，横跨堆叠半导体器件2400施加大于正常操作电压的高电压，这可能导致通过堆叠半导体器件2400的放电并且可能损坏堆叠半导体器件2400的器件(诸如例如，电容器427或器件103)。虚线2401示出了在等离子体蚀刻工艺期间通过堆叠半导体器件2400的放电电流路径。通过通过互连结构501的金属化层M1至Mt和导电通孔415A将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
图42示出了根据一些实施例的堆叠半导体器件2500的截面图。在一些实施例中，堆叠半导体器件2500类似于堆叠半导体器件1700(见图34)，类似的部件由类似的参考标号标记，并且在此不再重复类似的部件的描述。在一些实施例中，半导体器件2500可以使用类似于上面参考图34描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。堆叠半导体器件2500与堆叠半导体器件1700的不同之处在于导电通孔1011相对于导电通孔415A和电容器427的相对位置。在堆叠半导体器件2500中，导电通孔1011的每个横向介于相应导电通孔415A和相应电容器427之间。
在一些实施例中，实施等离子体蚀刻工艺(诸如上面参考图25描述的等离子体蚀刻工艺1005)以形成用于导电通孔1011的开口。在一些实施例中，等离子体蚀刻工艺在堆叠半导体器件2500的上侧上引起电荷累积。由于电荷累积，横跨堆叠半导体器件2500施加大于正常操作电压的高电压，这可能导致通过堆叠半导体器件2500的放电并且可能损坏堆叠半导体器件2500的器件(诸如例如，电容器427或器件103)。虚线2501示出了在等离子体蚀刻工艺期间通过堆叠半导体器件2500的放电电流路径。通过通过互连结构601的金属化层M1至Mt和导电通孔415A将电容器427耦接至衬底401，放电电流从电容器427转移至衬底401。因此，减少或避免了电容器427的损坏和短路。
实施例可以实现优势。各个实施例允许在堆叠半导体器件中形成额外的放电路径，以减少或避免在形成堆叠半导体器件时实施的等离子体工艺期间由于静电放电而导致的堆叠半导体器件的各个组件(诸如例如，无源器件和有源器件)的烧毁和电路短路。等离子体工艺可以包括在形成衬底通孔期间实施的等离子体蚀刻工艺、在用于形成堆叠半导体器件的接合工艺期间实施的等离子体工艺等。额外的放电路径可以包括导电通孔、二极管结构或它们的组合。通过各个实施例实现的优势包括：防止对堆叠半导体器件的各个组件的损坏；提高堆叠半导体器件的组件的性能；提高堆叠半导体器件的性能；提高堆叠半导体器件的良率；以及允许容易扩展至下一代堆叠半导体器件。
根据实施例，半导体器件包括：第一衬底；电容器，位于第一衬底内；二极管结构，位于邻近电容器的第一衬底内；以及第一互连结构，位于电容器和二极管结构上方。第一互连结构的第一导电通孔将电容器电耦接至二极管结构。
实施例可以包括以下特征中的一个或多个。半导体器件，其中，第一衬底是p型衬底，并且其中，二极管结构包括第一衬底内的第一n型阱。半导体器件，其中，二极管结构还包括第一n型阱内的p型阱。半导体器件，其中，二极管结构还包括p型阱内的第二n型阱。半导体器件还包括延伸穿过第一衬底并且进入第一互连结构的第二导电通孔。半导体器件还包括第一互连结构上方的第一焊盘。半导体器件还包括：第二焊盘，位于第一焊盘上方并且与第一焊盘物理接触；第二互连结构，位于第二焊盘上方；以及第二衬底，位于第二互连结构上方。
根据另一实施例，半导体器件包括：第一衬底；二极管结构，位于第一衬底内；第一互连结构，位于二极管结构和第一衬底上方；以及电容器，位于第一互连结构内。第一互连结构的第一导电通孔将电容器电耦接至二极管结构。
实施例可以包括以下特征中的一个或多个。半导体器件，其中，第一衬底是n型衬底，并且其中，二极管结构包括第一衬底内的第一p型阱。半导体器件，其中，二极管结构还包括第一p型阱内的n型阱。半导体器件，其中，二极管结构还包括n型阱内的第二p型阱。半导体器件，其中，电容器的下电极和上电极电耦接至第一互连结构的相同金属化层。半导体器件，其中，电容器的下电极电耦接至第一互连结构的第一金属化层，并且电容器的上电极电耦接至第一互连结构的第二金属化层，第二金属化层与第一金属化层不同。半导体器件，其中，第一导电通孔与二极管结构的上表面物理接触。
根据又一实施例，方法包括：在第一衬底中形成电容器；在第一衬底中形成邻近电容器的二极管结构；以及在电容器和二极管结构上方形成第一互连结构。第一互连结构的第一导电通孔将电容器电耦接至二极管结构。
实施例可以包括以下特征中的一个或多个。方法，其中，第一衬底是p型衬底，并且其中，形成二极管结构包括将n型杂质注入至第一衬底中以在第一衬底中形成第一n型阱。方法，其中，形成二极管结构还包括将p型杂质注入至第一n型阱中以在第一n型阱中形成p型阱。方法，其中，形成二极管结构还包括将n型杂质注入至p型阱中以在p型阱中形成第二n型阱。方法还包括在第二衬底上方形成第二互连结构。方法还包括将第一互连结构接合至第二互连结构。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一衬底；
电容器，位于所述第一衬底内；
二极管结构，位于邻近所述电容器的所述第一衬底内；以及
第一互连结构，位于所述电容器和所述二极管结构上方，其中，所述第一互连结构的第一导电通孔将所述电容器电耦接至所述二极管结构。
2.根据权利要求1所述的半导体器件，其中，所述第一衬底是p型衬底，并且其中，所述二极管结构包括所述第一衬底内的第一n型阱。
3.根据权利要求2所述的半导体器件，其中，所述二极管结构还包括所述第一n型阱内的p型阱。
4.根据权利要求3所述的半导体器件，其中，所述二极管结构还包括所述p型阱内的第二n型阱。
5.根据权利要求1所述的半导体器件，还包括延伸穿过所述第一衬底并且进入所述第一互连结构的第二导电通孔。
6.根据权利要求1所述的半导体器件，还包括位于所述第一互连结构上方的第一焊盘。
7.根据权利要求6所述的半导体器件，还包括：
第二焊盘，位于所述第一焊盘上方并且与所述第一焊盘物理接触；
第二互连结构，位于所述第二焊盘上方；以及
第二衬底，位于所述第二互连结构上方。
8.一种半导体器件，包括：
第一衬底；
二极管结构，位于所述第一衬底内；
第一互连结构，位于所述二极管结构和所述第一衬底上方；以及
电容器，位于所述第一互连结构内，其中，所述第一互连结构的第一导电通孔将所述电容器电耦接至所述二极管结构。
9.根据权利要求8所述的半导体器件，其中，所述第一衬底是n型衬底，并且其中，所述二极管结构包括所述第一衬底内的第一p型阱。
10.一种形成半导体器件的方法，包括：
在第一衬底中形成电容器；
在所述第一衬底中形成邻近所述电容器的二极管结构；以及
在所述电容器和所述二极管结构上方形成第一互连结构，其中，所述第一互连结构的第一导电通孔将所述电容器电耦接至所述二极管结构。
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