CN220604679U - 半导体元件结构 - Google Patents

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Abstract

提供一种半导体元件结构。结构包含内连接结构、第一导电特征、介电层及第二导电特征，其中内连接结构是设置于基材上，第一导电特征是设置于内连接结构中，介电层是设置于内连接结构上，且第二导电特征具有顶部分及底部分。顶部分是设置于介电层上，且底部分是贯穿介电层设置。结构还包含粘合层，其中粘合层是设置于介电层及第二导电特征上。粘合层包含第一部分及第二部分，其中第一部分是设置于第二导电特征上，且第二部分是设置于介电层上，第一部分具有厚度，且第二部分具有实质大于厚度的宽度。

Description

半导体元件结构
技术领域
本揭露是有关于一种半导体元件结构，特别是关于一种可降低结构应力的半导体元件结构及其制造方法。
背景技术
半导体集成电路(integrated circuit，IC)工业已经历指数式成长。集成电路的材料及设计的技术性进步已产生数代集成电路，其中每一代皆具有比前一代更小且更复杂的电路。在集成电路进化过程中，功能密度(例如，每晶片区域中内连接元件的数目)已普遍增大，而几何形状尺寸(例如，使用制造工艺所能产生的最小组件(或线))已减小。此缩小尺寸过程通常通过增加生产效率且降低相关的成本来提供益处。然而，此尺寸缩小亦导致在较大几何尺寸的先前世代中未曾出现的挑战。
实用新型内容
本揭露的一态样是有关于一种半导体元件结构，包含：内连接结构、第一导电特征、介电层、第二导电特征及粘合层，其中内连接结构是设置于基材上，第一导电特征是设置于内连接结构中，介电层是设置于内连接结构上，第二导电特征具有顶部分及底部分，顶部分是设置于介电层上面，且底部分是贯穿介电层设置，且粘合层是设置于介电层及第二导电特征上，粘合层包含第一部分及第二部分，第一部分是设置在第二导电特征的顶部分上，第二部分是设置在介电层上，第一部分具有厚度，第二部分具有宽度，且宽度实质是大于该厚度。
本揭露的另一态样是有关于一种半导体元件结构，包含内连接结构、第一导电特征、介电层及第二导电特征。内连接结构是设置于基材上。第一导电特征是设置于内连接结构中。介电层是设置于内连接结构上。第二导电特征具有线部分及通孔部分，其中线部分是设置于介电层上，通孔部分是贯穿介电层设置，线部分包含顶部分及基脚部分，顶部分具有第一宽度，基脚部分具有第二宽度，且第二宽度实质是大于第一宽度。
本揭露的再一态样是有关于一种半导体元件结构，包含内连接结构、第一导电特征、介电层、阻障层、第二导电特征、粘合层、蚀刻停止层及介电材料层。内连接结构是设置于基材上。第一导电特征是设置于内连接结构中。介电层是设置于内连接结构上。阻障层是设置于介电层上。第二导电特征是设置于阻障层上，其中第二导电特征具有顶部分及底部分，其中顶部分是设置于介电层上面，且底部分是贯穿介电层设置。粘合层是设置于第二导电特征上，其中粘合层包含第一部分及第二部分，且粘合层的第一部分的厚度实质是小于粘合层的第二部分的宽度。粘合层的第一部分是设置于第二导电特征上，且粘合层的第二部分是相邻于阻障层。蚀刻停止层是设置于粘合层上。介电材料层是设置于蚀刻停止层上。
附图说明
根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征仅作示意的用并非按照比例绘示。事实上，为了清楚讨论，许多特征的尺寸可以经过任意缩放。
图1A至图1J是根据一些实施例的制造半导体元件结构的不同阶段的剖面侧视图；
图2是根据一些实施例的制造半导体元件结构的一个阶段的剖面侧视图；
图3A及图3B是根据一些实施例的半导体封装的剖面侧视图；
图4是根据一些实施例的半导体封装的示意图；
图5A至图5C是根据一些实施例的图4的制造半导体封装的内连接结构的不同阶段的剖面侧视图；
图6A至图6E是根据一些实施例的制造半导体元件结构的不同阶段的剖面侧视图；
图7A至图7B是根据一些实施例的制造半导体元件结构的不同阶段的一的剖面侧视图。
【符号说明】
100,600:半导体元件结构
102,304,330,350,601:基材
104:元件层
106,316,356,602:内连接结构
108:金属介电层
110,116:介电层
112,154,510,612:导电特征
114,148:蚀刻停止层
118,605:金属绝缘层金属结构
120:第一电极层
122:第二电极层
124:第三电极层
126,128:介电层
130,506:钝化层
133:光阻层
134:遮罩层
136,137,152,508,610:开口
138,604:阻障层
140,502:重分布层
142,504,622:粘合层
144,146:顶面
150:介电材料
204,204a:导电线
206,208:导电通孔
300:半导体封装
302:第一晶粒
308:第三晶粒
310:第二晶粒
334,354:晶粒
340:中介层
352:基部晶粒
603:元件层
606:光阻层
608,620:放大部分
614:顶部分
616,706:基脚部分
618:斜面
619:侧面
650:层
702:线部分
704:通孔部分
W1,W2,W3,W4:宽度
T1:厚度
A,B:角
具体实施方式
以下揭露内容提供了各种实施例或例示，以实现本揭露内容的不同特征。下文所述的元件与配置的具体例子是用以简化本揭露内容。当可想见，此等叙述仅为例示，其本意并非用于限制本揭露内容。举例而言，在下文的描述中，将第一特征形成于第二特征上或上方，可能包含某些实施例其中所述的第一与第二特征彼此直接接触；亦可能包含某些实施例其中于上述第一与第二特征之间还形成其他特征，而使得第一与第二特征可能没有直接接触。此外，本揭露内容可能会在多个实施例中重复使用元件符号及/或标号。此种重复使用乃是基于简化与清楚的目的，且其本身不代表所讨论的不同实施例及/或组态之间的关系。
再者，在此处可使用空间对应词汇，例如“之下”、“下”、“低于”、“之上”、“上面”、“上”、“上方”、“高于”等类似词汇，以方便说明图中所绘示的一元件或特征相应于另一或多个元件或特征之间的关系。此等空间对应词汇其本意除了图中所绘示的位向之外，还涵盖了装置在使用或操作中所处的多种不同位向。可将所述设备放置于其他位向(如：旋转90度或处于其他位向)，并可相应解释本揭露内容使用的空间对应描述。
描述本揭露的一些实施例。在所述的此些实施例的阶段的工艺前、中及后可提供额外的操作。对于不同实施例，所述的一些阶段可被取代或删除。在不同的实施例中，本文所述的一些特征可被取代或删除，且额外的特征可被添加。虽然讨论的一些实施例是以特定的顺序进行操作，这些操作可以另一合乎逻辑的顺序进行。
图1A至图1J是根据一些实施例的制造半导体元件结构100的不同阶段的剖面侧视图。如图1A所示，半导体元件结构100包含基材102及元件层104，其中基材102及元件层104是形成于基材102上。基材102可为半导体基材。在一些实施例中，基材102包含单一晶体型半导体层于基材102的至少一表面上。基材102可包含的晶体型半导体材料，可例如但不限于硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷化铟铝(InAlAs)、砷化镓铟(InGaAs)、锑磷化镓(GaSbP)、锑砷化镓(GaAsSb)及磷化铟(InP)。举例而言，基材102是由Si制得。在一些实施例中，基材102是绝缘层上硅(SOI)基材，其包含绝缘层(未绘示)，其中绝缘层是设置于两个硅层间。在一态样中，绝缘层是含氧材料，如：氧化物。
基材102可包含不同区域，其中不同区域是以多个杂质(如：多个p型或n型杂质)适当掺杂。对于n型鳍式场效晶体管(fin field effect transistor，FinFET)，掺质可例如为磷，对于p型鳍式场效晶体管，掺质可例如为硼。
元件层104包含一个或多个元件，如：晶体管、二极管、影像感测器、电阻器、电容器、电感器、储存单元或其组合。在一些实施例中，元件是晶体管，如：金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistors，MOSFETs)、互补式金属氧化物半导体(complementary metal oxide semiconductor，CMOS)晶体管、双极性接面晶体管(bipolar junction transistors，BJTs)、高电压晶体管、高频率晶体管、p通道及/或n通道场效晶体管(p-channal field effect transistors/n-channal field effecttransistors，PFETs/NFETs)或其他适合的晶体管。晶体管可为平面场效晶体管(planarfield effect transistors，FETs)、鳍式场效晶体管、纳米结构晶体管或其他适合的晶体管。纳米结构晶体管可包含纳米片式晶体管、纳米线式晶体管、栅极全环(gate-all-around，GAA)晶体管、多桥通道(multi-bridge channel，MBC)晶体管或其他任何具有栅极电极环绕通道的晶体管。元件层104中的元件可由前段(front end of line，FEOL)工艺制得。
如图1A所示，半导体元件结构100可选择性包含内连接结构106，其中内连接结构106是设置于元件层104及基材102之上。内连接结构106包含金属介电(intermetaldielectric，IMD)层108及多个导电特征(未绘示)，其中多个导电特征是设置在金属介电层108中。导电特征可为导电线及导电通孔。内连接结构106包含多个导电特征的多个层，且导电特征的每一层是排列以为位于内连接结构106下的元件层104中的不同元件提供电路。导电特征可由一个或多个导电材料制得，如：金属、合金、金属氮化物或金属硅化物。举例而言，导电特征是由铜、铝、铝铜合金、钛、氮化钛、钽、氮化钽、氮化钛硅、锆、金、银、钴、镍、钨、氮化钨、氮化硅钨、铂、铬、钼、铪、其他合适的导电材料或其组合所制得。
金属介电层108包含一个或多个介电材料，以为不同的导电特征提供绝缘特征。金属介电层108可包含多个嵌设多层导电特征的多个介电层。金属介电层108是由介电材料所制得，如：SiOx、SiOxCyHz或SiOxCy，其中x、y及z是整数或非整数。在一些实施例中，金属介电层108具有k值的范围是约1至约5的介电材料。
如图1A所示，内连接结构106可选择性包含介电层110及一个或多个导电特征112，其中导电特征112是形成于介电层110中。介电层110可为内连接结构106的上层。介电层110可包含与金属介电层108相同的材料，且导电特征112可包含与形成于金属介电层108中的导电特征相同的材料。阻障层(未绘示)可为设置于导电特征112及介电层110间。内连接结构106可通过后段(BEOL)工艺制得。
蚀刻停止层114可为设置于内连接结构106上，如图1A所示。蚀刻停止层114可包含SiC、SiN、SiCN、SiOC、SiOCN、金属氧化物、金属氮化物或其他适合的材料。介电层116是设置在蚀刻停止层114上，金属绝缘层金属(metal-insulator-metal，MIM)结构118是设置在介电层116上，且钝化层130是设置在金属绝缘层金属结构118上。介电层116可包含与金属介电层108相同的材料。在一些实施例中，介电层116的厚度的范围是约300nm至约500nm。
金属绝缘层金属结构118包含第一电极层120、第二电极层122及第三电极层124，其中第二电极层122是设置于第一电极层120上，且第三电极层124是设置于第二电极层122之上。第一电极层120、第二电极层122及第三电极层124可包含导电材料，如：金属或金属氮化物。在一些实施例中，第一电极层120、第二电极层122及第三电极层124可包含Al、Cu、W、Ti、Ta、TiN、TaN或其他适合的导电材料。
金属绝缘层金属结构118可选择性包含介电层126及介电层128，其中介电层126是设置于第一电极层120及第二电极层122间，且介电层128是设置第二电极层122及第三电极层124间。介电层126及介电层128可包含高介电材料，其中高介电材料的k值是大于约7。在一些实施例中，介电层126及介电层128包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物或其他适合的材料。在一些实施例中，如图1A所示，第二电极层122是非连续性的，且部分的金属绝缘层金属结构118可包含介电层126及介电层128，其中介电层126及介电层128是设置于第一电极层120及第三电极层124间。
钝化层130是设置在金属绝缘层金属结构118之上。钝化层130可包含氧化物或SiN。在一些实施例中，钝化层130包含与介电层116相同的材料。在一些实施例中，钝化层130的厚度可为大于或等于介电层116的厚度。举例而言，钝化层130的厚度范围可为约350nm至约550nm。
遮罩层134是设置在钝化层130上。遮罩层134可包含一个或多个层。在一些实施例中，遮罩层134包含氮化物，如：TiN。遮罩层134可通过图案化阻剂层(未绘示)图案化，其中图案化阻剂层是形成于遮罩层134上。图案化阻剂层的图案可转移至遮罩层134上，并接着转移至设置于遮罩层134下的多个层。
如图1B所示，开口136是形成于钝化层130、金属绝缘层金属结构118、介电层116及蚀刻停止层114中，以暴露导电特征112。开口136可由一个或多个蚀刻工艺形成。举例而言，可进行第一蚀刻工艺，以移除部分的遮罩层134(图1A)，从而暴露部分的钝化层130，可进行第二蚀刻工艺，以移除暴露的部分的钝化层130，从而暴露部分的金属绝缘层金属结构118，可进行第三、第四及第五蚀刻工艺，以移除金属绝缘层金属结构118的暴露部分(第一电极层120及第三电极层124与介电层126及介电层128)，从而暴露部分的介电层116，可进行第六蚀刻工艺，以移除介电层116的暴露部分，从而暴露部分的蚀刻停止层114，且可进行第七蚀刻工艺，以移除蚀刻停止层114的暴露部分，从而暴露导电特征112。可进行较多或较少个蚀刻工艺，以形成开口136。多个蚀刻工艺可为干式蚀刻工艺、湿式蚀刻工艺或其组合。在一些实施例中，遮罩层134(图1A)、钝化层130、金属绝缘层金属结构118、介电层116及部分的蚀刻停止层114是通过一个或多个干式蚀刻工艺移除。多个蚀刻工艺的结果是，遮罩层134可被移除。在一些实施例中，开口136是通孔开口。
如图1C所示，光阻层133是形成于钝化层130上。光阻层133可先形成于开口136中，接着进行图案化工艺来移除开口136中部分的光阻层133。部分的光阻层133亦是通过图案化工艺移除，其中此部分的光阻层133是形成于开口136中。因此，如图1C所示，开口137是形成于开口136之上。在一些实施例中，开口136是通孔开口，且开口137是沟槽，且开口137的尺寸是远大于开口136。
如图1D所示，阻障层138是形成于钝化层130上与开口136中，且重分布层(redistribution layer，RDL)140是形成于开口136及开口137中的阻障层138上。阻障层138及重分布层140亦可形成于光阻层133上。形成于光阻层133上的阻障层138及部分的重分布层140可通过平坦化工艺移除，如：化学机械研磨(chemical mechanical polishing，CMP)工艺。移除光阻层133后，可通过蚀刻工艺来移除部分的阻障层138，其中此部分的阻障层138是形成于光阻层133的侧壁上。残留的阻障层138是被重分布层140所保护，而不会受到后续的蚀刻工艺影响。在一些实施例中，阻障层138是在形成光阻层133前形成，其中通过先形成毯状层，接续图案化毯状层，以形成如图1D所示的阻障层138。
阻障层138可避免金属从重分布层140扩散至钝化层130及介电层116、介电层126及介电层128。如图1C所示，阻障层138接触钝化层130、金属绝缘层金属结构118、介电层116、蚀刻停止层114及导电特征112。阻障层138可包含氮化物，如：金属氮化物，举例而言，耐火金属氮化物。在一些实施例中，阻障层138包含导电材料。在一些实施例中，阻障层138包含氮化钽(TaN)。阻障层138可由任何适合的工艺形成，如：原子沉积技术(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)。在一些实施例中，阻障层138是通过共形工艺所形成的共形层。词汇于此“共形”可用以方便描述不同区域之上的层具有实质相同的厚度。在一些实施例中，在形成重分布层140前，晶种层(未绘示)可形成阻障层138上，且重分布层140是形成于晶种层上。晶种层可包含与重分布层140相同的材料。
重分布层140可包含导电材料，如：金属。在一些实施例中，重分布层140包含Cu。重分布层140可延伸贯穿钝化层130、金属绝缘层金属结构118及介电层116。重分布层140可电性连接导电特征112及金属绝缘层金属结构118的第一电极层120与第三电极层124。重分布层140可由任何适合的工艺形成，如：物理气相沉积(PVD)或电化学电镀法(ECP)。重分布层140包含底部分及顶部分，其中底部分是设置于开口136(图1C)中，且顶部分是设置于开口137中(图1C)。在一些实施例中，底部分可为导电通孔，且顶部分可为导电线。
如图1E所示，粘合层142是形成于钝化层130、阻障层138及重分布层140上。粘合层142是通过高密度电浆(high-density plasma，HDP)工艺形成，且所产生的粘合层142是非共形的。举例而言，粘合层142于沉积时，可具有如图1E所示的三角形。部分的粘合层142包含设置于钝化层130上邻近阻障层138，且此部分具有宽度W1。粘合层142具宽度W1的部分可作为遮罩，以保护重分布层140的底部分及金属绝缘层金属结构118，并降低后续形成的介电材料150(图1I)的应力。粘合层142可包括含氧介电材料，如：SiON。氧分子帮助粘合层142贴附于重分布层140。
可移除部分的粘合层142。图1F-1、图1F-2、图1F-3表示粘合层142经不同移除工艺后所产生的粘合层142。如图1F-1所示，回溅镀工艺是进行于粘合层142上。实质移除部分的粘合层142，其中此部分的粘合层142是设置于重分布层140上，但粘合层142具有宽度W1的部分实质不被回溅镀工艺所影响。回溅镀工艺可为使用如氩或氦的气体的物理蚀刻工艺。
如图1F-2所示，平坦化工艺是进行于粘合层142上。平坦化工艺可为化学机械平坦化(CMP)工艺。因此，粘合层142的顶面144可实质为平坦。平坦化制移除部分的粘合层142，其中此部分的粘合层142是设置于重分布层140上，但部分的粘合层142实质不受影响，其中此部分的粘合层142是设置于钝化层130上。因此，粘合层142具有宽度W1的部分实质不受平坦化工艺的影响。在部分的粘合层142达厚度T1时，可停止平坦化工艺，其中此部分的粘合层142是设置于重分布层140上。在一些实施例中，粘合层142包含第一部分及第二部分，其中第一部分是设置于重分布层140上面，且第二部分是设置于介电层116之上。第一部分具有厚度T1，且第二部分具有宽度W1。厚度T1可实质为小于宽度W1。在一些实施例中，宽度W1对厚度T1的比例的范围可为约1.5比1至约3比1。相较于共形的粘合层，具有大于厚度T1的宽度W1的粘合层142可作为遮罩，以保护重分布层140的底部分，且减少后续形成的介电材料150(图1I)的应力。如果宽度W1对厚度T1的比例是小于约1.5比1，粘合层142无法作为保护重分布层140的底部分的遮罩，且无法减少后续形成的介电材料150(图1I)应力。在另一方面，如果宽度W1对厚度T1的比例是大于约3比1，制造成本提升，但没有显著优点。
如图1F-3所示，非等向性蚀刻工艺是形成于粘合层142上。非等向性蚀刻工艺移除部分的粘合层142，其中此部分的粘合层142是设置于重分布层140之上，但部分的粘合层142实质是不受影响，其中此部分的粘合层142是设置于钝化层130上。因此，部分的粘合层142的宽度W1实质不受到非等向性蚀刻工艺的影响。非等向性蚀刻工艺亦可形成实质平坦的顶面144，并形成厚度T1，其中厚度T1是实质小于宽度W1。如上所述，宽度W1对厚度T1的比例的范围可为约1.5比1至约3比1。
如图1G所示，在一些实施例中，非等向性蚀刻工艺是形成于如图1F-1、图1F-2或图1F-3所示的粘合层142上。以于图1F-2所示的粘合层142上进行非等向性蚀刻工艺为例。如图1G所示，移除部分的粘合层142，其中部分的粘合层142是设置于重分布层140上，以暴露重分布层140的顶面146。在非等向性蚀刻工艺后，残留的粘合层142是设置在钝化层130上且临近重分布层140的侧。残留的粘合层142具有底部分及顶部分，其中底部分是设置于钝化层130上。底部分具有宽度W1，且顶部分具有宽度W2。宽度W1实质是大于宽度W2。在一些实施例中，宽度W1是宽度W2的约1.5至约3倍大。残留的粘合层142可避免重分布层140分层。非等向性蚀刻工艺亦可移除部分的钝化层130，且非共形的粘合层142可提供钝化层130的平滑蚀刻轮廓。钝化层130的平滑蚀刻轮廓实质减少钝化层130的尖角，从而降低钝化层130中的应力。
在一些实施例中，可省略非等向性蚀刻工艺。在一些实施例中，且图1F-3所示的粘合层142上进行的非等向性工艺亦可移除设置于重分布层140上部分的粘合层142。换言之，在高密度电浆(HDP)沉积离子工艺后，一个非等向性蚀刻工艺是进行以形成如图1G所示的残留的粘合层142。
如图1H所示，蚀刻停止层148是形成于粘合层142上。举例而言，蚀刻停止层148是形成于图1F-2所示的粘合层142上。蚀刻停止层148可形成于图1F-1、图1F-3或图1G所示的粘合层142上。蚀刻停止层148可包含与蚀刻停止层114相同的材料。在一些实施例中，蚀刻停止层148包含SiN。蚀刻停止层148可为由任何适合的工艺所制得的共形层。
如图1I所示，介电材料150是形成于蚀刻停止层148上，且开口152是形成于介电材料150、蚀刻停止层148及粘合层142中，以暴露重分布层140。介电材料150可为任何适合的介电材料。在一些实施例中，介电材料150是聚合物，如：聚酰亚胺。介电材料150可为通过任何适合的工艺所形成，如：旋转涂布、化学气相沉积(CVD)、可流动化学气相沉积(FCVD)或贴合。开口152可由任何适合的工艺所形成，如：干式蚀刻、湿式蚀刻或其组合。在一些实施例中，开口152是深度大于约5微米的通孔开口。由于深度大，用以形成开口152的蚀刻工艺可长，且可降低介电材料150的应力，其中如果粘合层142不存在，此应力可导致重分布层140分层。进一步地，由于蚀刻停止层148及粘合层142，重分布层140的过度蚀刻是实质减少。
如图1J所示，导电特征154是形成于开口152(图1I)中。在一些实施例中，导电特征154可为接触重分布层140。导电特征154可包含如金属的导电材料。在一些实施例中，导电特征154包含Cu、Ni、Au、Ag、Pd、Al、Sn或其他适合的金属。在一些实施例中，导电特征154是导电凸块。
粘合层142可形成于导电特征(如：重分布层140)上，以在形成开口(如：开口152)于粘合层142上时，降低接续形成的层的应力(如：介电材料150)，从而降低导电特征分层的风险。举例而言，在一些实施例中，如图2所示，半导体元件结构100包含基材102、元件层104及内连接结构106。多个导电线204及导电通孔206是嵌设于内连接结构106中。在一些实施例中，设置于距离内连接结构106的顶面为如约5微米的导电线204a是电性连结导电通孔208，其中导电通孔208是自导电线204a延伸至内连接结构106的顶面。粘合层142可形成于导电线204a的周围，以在为导电通孔208形成通口开口时，避免导电线204分层。在一些实施例中，半导体元件结构100是晶粒，且半导体元件结构100可通过混合键合(hybridbonding)键结另一晶粒(半导体元件结构100)，以形成三维集成电路(3DICs)。
图3A及图3B是根据一些实施例的半导体封装300的剖面侧视图。如图3A所示，半导体封装300可为系统整合单晶片(system-on-integrated-chip，SOIC)封装。半导体封装300包含第一晶粒302、第二晶粒310及第三晶粒308，其中第二晶粒310是设置于第一晶粒302上，且第三晶粒308是设置于第一晶粒302上。在一些实施例中，第一晶粒302是中央处理器(central processing unit，CPU)晶粒，第二晶粒310是静态随机存取记忆体[statisstatic random access memory(SRAM)]晶粒，且第三晶粒308是虚设晶粒。第二晶粒310包含基材304、元件层(未绘示)及内连接结构316。在一些实施例中，第二晶粒310是图1J或图2中所示的半导体元件结构100。基材304可为基材102，元件层可为元件层104，且内连接结构316可为内连接结构106。粘合层142可为形成于一个或多个导电特征的周围，如：导电线204(图2)或重分布层140(图1J)，以避免一个或多个导电特征分层。
如图3B所示，半导体封装300可为基材上晶圆上晶片封装[chip-on-wafer-on-substrate(CoWoS)]封装。半导体封装300包含基材330、中介层340及一个或多个晶粒334，其中中介层340是设置于基材330上，且一个或多个晶粒334是设置于中介层340上。在一些实施例中，一个或多个晶粒334包含一个或多个高频宽记忆体(high bandwidth memory，HBM)晶粒。在一些实施例中，晶粒334是图1J或图2所示的半导体元件结构100，且晶粒334可包含粘合层142形成于一个或多个导电特征的周围，以避免一个或多个导电特征分层，其中一个或多个导电特征是设置于晶粒334的内连接结构106中。
图4是根据一些实施例的半导体封装300的示意图。如图4所示，半导体封装300包含基材350、基部晶粒352及多个晶粒354，其中基部晶粒352是设置于基材350上，且多个晶粒354是设置于基部晶粒352上。每个晶粒354可包含内连接结构356，其中内连接结构356是设置于晶粒354及基部晶粒352间。内连接结构356包含多个导电特征，其是直接键结形成于基部晶粒352上的导电特征。图5A至图5C是根据一些实施例的制造内连接结构356的不同阶段的剖面侧视图。如图5A所示，重分布层502是设置于内连接结构356中。重分布层502可包含与重分布层140相同的材料。粘合层504是形成于重分布层502上。粘合层504可包含与粘合层142相同的材料，且可通过与粘合层142相同的工艺形成。钝化层506是形成以包围重分布层502及粘合层504。蚀刻停止层(未绘示)可为形成于粘合层504及钝化层506间。
如图5B所示，开口508是形成于钝化层506及粘合层504中，以暴露部分的重分布层502。在一些实施例中，开口508是深度是大于约5微米的通孔开口。因为深度大，用以形成开口508的蚀刻工艺可能很长，且钝化层506中的应力可降低，其中如果粘合层504不存在，此应力可造成重分布层502分离。接着，如图5C所示，导电特征510是形成于开口508中。
如上所述，通过实质减少钝化层130中的尖角，粘合层142(或粘合层504)可减少应力。其次，具有基脚部分的导电特征亦可通过实质减少尖角来减少应力。由于应力减少，薄膜开裂减少。图6A至图6E是根据一些实施例的半导体元件结构600的不同阶段的剖面侧视图。如图6A所示，半导体元件结构600包含基材601、元件层603及内连接结构602，其中内连接结构602是设置于元件层603上。在一些实施例中，如图1A所示，基材601与基材102可为相同，元件层603与元件层104可为相同，且内连接结构602与图1A所示的内连接结构106可为相同。在一些实施例中，金属绝缘层金属结构605是嵌设于内连接结构602中，且金属绝缘层金属结构605与图1A所示的金属绝缘层金属结构118可为相同。阻障层604是形成于内连接结构602上。阻障层604可包含与阻障层138(图1D)相同的材料。光阻层606是形成于阻障层604上，且开口610是形成于光阻层606上。通过暴露部分的光阻层606于光，如：极紫外光(extreme ultraviolet lithography)，并接续移除光阻层606的暴露部分，形成开口610。在一些实施例中，开口610延伸贯穿金属绝缘层金属结构605，且开口610可为双镶嵌开口。
图6A-1是图6A的放大部分608。如图6A-1所示，开口610包含底部宽度W3及顶部宽度W4。底部宽度W3实质是大于顶部宽度W4。在一些实施例中，顶部宽度W4的范围是约1微米至约50微米，且底部宽度W3是约40nm至约1000nm大于顶部宽度W4。部分的光阻层606与阻障层604的顶面形成角A。角A是锐角。在一些实施例中，角A的范围是约10度至约80度，如约30度至约70度。如果角A是小于10度，则空间不足以使后续形成的导电特征612(图6B)具有基脚部分。另一方面，如果角A是大于约80度，则空间亦不足以使后续形成的导电特征612(图6B)具有基脚部分。通过在暴露工艺期间，刻意降低光的焦距，可形成开口610的具有宽度W3的部分，其中具有宽度W3的部分是实质大于具有宽度W4的部分。在一些实施例中，光是沿着厚度方向聚焦于位在光阻层606中心的平面，且定义开口610的光阻层606的侧面相对于阻障层604的角度可实质一致。换言的，界定开口610的光阻层606的侧面的剖面可实质为线性的。在一些实施例中，光是沿着厚度方向聚焦于靠近光阻层606底部分的平面上，且界定开口610的光阻层606的侧面的底部分相对于阻障层604的角度可实质不同于界定开口610的光阻层606的侧面的顶部分与阻障层604的角度。换言之，界定开口610的光阻层606的侧边的剖面可为非线性，如图6A-1所示。
如图6B所示，导电特征612是形成于每个开口610(图6A)中。导电特征612可包含如金属的导电材料。在一些实施例中，导电特征612包含Cu或Al。在一些实施例中，导电特征612是重分布层(RDL)。导电特征612可通过任何适合的工艺形成，如：电化学电镀法(ECP)或物理气相沉积(PVD)。导电特征612亦可先形成于光阻层606上，并进行平坦化工艺(如：化学机械平坦化工艺)，以移除部分的导电特征612，其中部分的导电特征612是形成于光阻层606上。由于凹陷效应，平坦化工艺亦可造成导电特征612的顶面低于光阻层606的顶面。在开口610延伸贯穿金属绝缘层金属结构605的实施例中，导电特征612是电性连接金属绝缘层金属结构605。
图6B-1是图6B的放大部分608。如图6B-1所示，导电特征612包含顶部分614及基脚部分616。基脚部分616是设置在阻障层604上。顶部分614具有实质一致的宽度W4，且基脚部分616的宽度朝阻障层604增加。部分的基脚部分616具有宽度W3，其中宽度W3实质是大于宽度W4，且此部分的基脚部分616接触阻障层604。在一些实施例中，宽度W3是约40nm至约1000nm大于宽度W4。基脚部分616包含斜面618，其中斜面618与阻障层604的顶面形成角A。角A的范围可为约10度至约80度，如约30度至约70度。顶部分614包含侧面619，其中侧面619实质是垂直于阻障层604的顶面，或与阻障层604的顶面形成锐角。
如图6C所示，移除光阻层606。光阻层606可由任何适合的工艺移除。在一些实施例中，光阻层606是通过剥离的方式移除。移除光阻层606的工艺不会实质影响导电特征612或阻障层604。在光阻层606的移除后，暴露部分的导电特征612及阻障层604。
如图6D所示，移除阻障层604的暴露部分。阻障层604的暴露部分的移除可由任何适合的工艺进行。在一些实施例中，进行干式蚀刻工艺，以移除阻障层604的暴露部分。图6D-1是图6D的放大部分620。如图6D-1所示，内连接结构602包含层650，且阻障层604是设置在层650上。层650可为金属介电层(如图1A所示的金属介电层108)或钝化层(如图1A所示的钝化层130)。通过移除阻障层604的暴露部分的干式蚀刻工艺，亦可移除部分的层650。由于导电特征612的基脚部分616，没有尖角是形成于层650中。如图6D-1所示，当移除部分的层650，形成钝角B。如无基脚部分616，角B可为直角，导致压力增加。因此，有了基脚部分616的帮助，应力降低，从而减少产量损失并提高可靠性。
在一些实施例中，进行湿式蚀刻工艺，以移除阻障层604的暴露部分。图6D-2是根据另一实施例的图6D的放大部分620。如图6D-2所示，移除阻障层604的暴露部分的湿式蚀刻工艺亦移除部分的层650。因为导电特征612的基脚部分616，导电特征612、阻障层604及层650的侧面可具有实质的线性剖面。与图6D-1所示的结构相似，形成于图6D-2所示的层650中的角B亦是钝角。因此，应力减少。
在一些实施例中，进行湿式蚀刻工艺，以移除阻障层604的暴露部分，而不实质影响层650。如图6D-3所示，其是根据再一实施例的图6D的放大部分620，阻障层604的暴露部分是通过湿式蚀刻工艺移除，且层650实质是不被湿式蚀刻工艺影响。
图6E是导电特征612的放大视图。如图6E所示，在一些实施例中，粘合层622是形成于导电特征612的侧面上。通过先形成共形层于半导体元件结构600的暴露表面上，再接着进行非等向性蚀刻工艺，以移除部分的共形层，可形成粘合层622，其中部分的共形层是在半导体元件结构600的水平表面上。粘合层622可包含与粘合层142(图1J)相同的材料。在一些实施例中，设置于导电特征612的侧边上的粘合层622是实质共形，如图6E所示。在一些实施例中，粘合层622是由与形成粘合层142相同的工艺形成，以进一步降低应力。换言之，粘合层622可具有不同的宽度。
具有基脚部分616的导电特征612实质帮助降低设置于其下的层中的锐角的形成。在一些实施例中，具有基脚部分616的导电特征612是与图1A至图1J所述的粘合层142合并使用。图7A至图7B显示用图6A至图6E所述的工艺所形成的重分布层140。如图7A所示，半导体元件结构100包含介电层110、导电特征112、介电层116、金属绝缘层金属结构118、钝化层130、重分布层140、蚀刻停止层148及介电材料150，其中导电特征112是形成于介电层110中，介电层116是设置于介电层110上，金属绝缘层金属结构118设置于介电层116上，钝化层130是设置于金属绝缘层金属结构118上，重分布层140是设置于钝化层130上并贯穿钝化层130，蚀刻停止层148是设置于钝化层130及重分布层140上，且介电材料150是设置于蚀刻停止层148上。重分布层140包含线部分702及通孔部分704。在一些实施例中，线部分702是导电线，且通孔部分704是导电通孔。线部分702包含基脚部分706。线部分702可为如图6A至图6E所示的导电特征612。举例而言，线部分702具有顶部分，如顶部分614(图6B-1)，且线部分702具有基脚部分706，如：基脚部分616(图6B-1)。粘合层142(未绘示)可形成于重分布层140的侧面上。在一些实施例中，粘合层622(未绘示)是形成于重分布层140的侧面上。开口152是形成于介电材料150及蚀刻停止层148中，以暴露部分的重分布层140。
在一些实施例中，如图7B所示，金属绝缘层金属结构118不存在。介电层116是设置在介电层110上，且重分布层140是设置在介电层116上并贯穿介电层116。重分布层140的具有基脚部分706的线部分702可帮助降低结构中的应力，从而减少产量损失并提高可靠性。与粘合层142相同，具有基脚部分706的重分布层140可用于三维集成电路或其他种类的集成电路(integrated circuit，集成电路)封装中，如：整合扇出式封装(integrated fan-out package-on package，InFO-POP)、覆晶晶片尺寸级封装(flip chip-chip scalepackage，FCCSP)、多晶片模块(multi-chip module，MCM)、覆晶(flip-chip)、高频宽封装(high-bandwidth package-on-package，HB-POP)、覆晶球栅阵列(flip-chip BGA，FCBGA)或其他适合的集成电路封装。
本揭露在不同的实施例中，提供一种半导体元件结构。在一些实施例中，结构包含粘合层，其中粘合层是设置于导电特征上，且粘合层实质是非共形层，以于后续蚀刻期间，保护设置于粘合层下的多个层。在一些实施例中，导电特征包含基脚部分，其中基脚部分的宽度是大于导电特征的顶部分的宽度。一些实施例可达到优点。举例而言，在后续蚀刻制成的期间，导电特征的基脚部分实质降低设置于导电特征下的层中的尖角的形成，从而降低应力。因此，减少产量损失并提高可靠性。
一实施例是半导体元件结构。结构包含内连接结构、第一导电特征、介电层及第二导电特征，其中内连接结构是设置于基材上，第一导电特征是设置于内连接结构上，介电层是设置于内连接结构上，且第二导电特征具有顶部分及底部分。顶部分是设置于介电层上，且底部分是贯穿介电层设置。结构可选择性包含粘合层及第二导电特征，其中粘合层是设置于介电层上。粘合层包含第一部分及第二部分，其中第一部分是设置于第二导电特征的顶部分上，且第二部分是设置于介电层之上，第一部分具有厚度，且第二部分具有实质大于厚度的宽度。
在一实施例中，粘合层包含SiON。
在一实施例中，半导体元件结构可选择性包含金属绝缘层金属结构，其中金属绝缘层金属结构是设置于介电层上。
在一实施例中，半导体元件结构可选择性包含钝化层，其中钝化层是设置在金属绝缘层金属结构上，且粘合层是设置在钝化层上。
在一实施例中，半导体元件结构可选择性包含阻障层，其中阻障层是设置在钝化层上，且阻障层贯穿钝化层、金属绝缘层金属结构及介电层，其中第二导电特征是设置在阻障层上。
在一实施例中，阻障层接触第一导电特征。
在一实施例中，半导体元件结构可选择性包含蚀刻停止层及介电材料层，其中蚀刻停止层是设置在粘合层上，且介电材料层是设置在蚀刻停止层上。
另一实施例是半导体元件结构。结构包含内连接结构、第一导电特征、介电层及第二导电特征，其中内连接结构是设置于基材上，第一导电特征是设置于内连接结构中，介电层是设置于内连接结构上，且第二导电特征具有线部分及通孔部分。线部分是设置于介电层上，通孔部分是贯穿介电层设置，其中线部分包含顶部分及基脚部分，顶部分具有第一宽度，基脚部分具有第二宽度，且第二宽度是大于第一宽度。
在一实施例中，半导体元件结构可选择性包含阻障层，其中基脚部分是设置在阻障层上。
在一实施例中，第二导电特征的线部分的顶部分具有第一侧面，且第一侧面是实质垂直于阻障层的顶面。
在一实施例中，第二导电特征的线部分的基脚部分具有第二侧面，且第二侧面与阻障层的顶面呈锐角。
在一实施例中，半导体元件结构可选择性包含粘合层，其中粘合层是设置于第二导电特征的第二侧面。
在一实施例中，半导体元件结构可选择性包含金属绝缘层金属结构，其中金属绝缘层金属结构是设置于介电层上。
在一实施例中，半导体元件结构可选择性包含钝化层，其中钝化层是设置于金属绝缘层金属结构上。
在一实施例中，半导体元件结构可选择性包含元件层，其中元件层是设置于内连接结构下。
在一实施例中，元件层包含一个或多个晶体管。
又一实施例是半导体元件结构，包含阻障层、导电特征、粘合层、蚀刻停止层及介电材料层。阻障层是设置于基材上。导电特征是设置于阻障层上。粘合层是设置于导电特征上，其中粘合层包含第一部分及第二部分，且粘合层的第一部分的厚度实质是小于粘合层的第二部分的宽度。粘合层的第一部分是设置于导电特征上，且粘合层的第二部分是相邻于阻障层。蚀刻停止层是设置于粘合层上。介电材料层是设置于蚀刻停止层上。
在一实施例中，粘合层的顶面为平坦。
再一实施例是半导体元件结构的制造方法。方法包含形成阻障层于基材上，形成导电特征于阻障层上，形成粘合层于导电特征上，其中粘合层是通过进行高密度电浆工艺来形成，移除部分的粘合层，直到粘合层的第一部分的厚度实质是小于粘合层的第二部分的宽度，其中粘合层的第一部分是设置于导电特征上，且粘合层的第二部分是邻近于阻障层；形成蚀刻停止层于粘合层上；以及形成介电材料于蚀刻停止层上。
在一实施例中，移除部分的粘合层的操作是通过平坦化工艺进行。
在一实施例中，移除部分的粘合层的操作是通过回溅镀工艺进行。
在一实施例中，移除部分的粘合层的操作是通过非等向性蚀刻工艺进行。
前文概括了几个实施例的特征，使得熟悉此项技术者可更好地理解本揭露内容的态样。熟悉此项技术者应了解，其可容易使用本揭露内容作为设计或修改其他过程及结构，以用于实行本揭露内容介绍的实施例的相同目的及/或实现相同优点的基础。熟悉此项技术者亦应认识到，此些等效构造不偏离本揭露内容的精神及范畴，且其在不偏离本揭露内容的精神及范畴的情况下可在此做出各种改变、替换及更改。

Claims (10)

1.一种半导体元件结构，其特征在于，包含：
一内连接结构，设置于一基材上；
一第一导电特征，设置于该内连接结构中；
一介电层，设置于该内连接结构上；
一第二导电特征，具有一顶部分及一底部分，其中该顶部分是设置于该介电层上面，且该底部分是贯穿该介电层设置；以及
一粘合层，设置于该介电层及该第二导电特征上，其中该粘合层包含一第一部分及一第二部分，该第一部分是设置在该第二导电特征的该顶部分上，该第二部分是设置在该介电层上，该第一部分具有一厚度，该第二部分具有一宽度，且该宽度实质是大于该厚度。
2.如权利要求1所述的半导体元件结构，其特征在于，还包含一金属绝缘层金属结构，其中该金属绝缘层金属结构是设置于该介电层上。
3.如权利要求2所述的半导体元件结构，其特征在于，还包含一钝化层，其中该钝化层是设置在该金属绝缘层金属结构上，且该粘合层是设置于该钝化层上。
4.如权利要求1至权利要求3任一项所述的半导体元件结构，其特征在于，还包含一蚀刻停止层及一介电材料层，其中该蚀刻停止层是设置在该粘合层上，且该介电材料层是设置在该蚀刻停止层上。
5.一种半导体元件结构，其特征在于，包含：
一内连接结构，设置于一基材上；
一第一导电特征，设置于该内连接结构中；
一介电层，设置于该内连接结构上；以及
一第二导电特征，具有一线部分及一通孔部分，其中该线部分是设置于该介电层上，该通孔部分是贯穿该介电层设置，该线部分包含一顶部分及一基脚部分，该顶部分具有一第一宽度，该基脚部分具有一第二宽度，且该第二宽度实质是大于该第一宽度。
6.如权利要求5所述的半导体元件结构，其特征在于，还包含一阻障层，其中该基脚部分是设置在该阻障层上。
7.如权利要求6所述的半导体元件结构，其特征在于，其中该第二导电特征的该线部分的该顶部分具有一第一侧面，且该第一侧面实质是垂直于该阻障层的一顶面。
8.如权利要求5至权利要求7任一项所述的半导体元件结构，其特征在于，还包含一金属绝缘层金属结构，其中该金属绝缘层金属结构是设置于该介电层上。
9.一种半导体元件结构，其特征在于，包含：
一内连接结构，设置于一基材上；
一第一导电特征，设置于该内连接结构中；
一介电层，设置于该内连接结构上；
一阻障层，设置于该介电层上；
一第二导电特征，设置于该阻障层上，其中该第二导电特征具有一顶部分及一底部分，其中该顶部分是设置于该介电层上面，且该底部分是贯穿该介电层设置；
一粘合层，设置于该第二导电特征上，其中该粘合层包含一第一部分及一第二部分，该粘合层的该第一部分的一厚度实质是小于该粘合层的该第二部分的一宽度，该粘合层的该第一部分是设置于该第二导电特征上，且该粘合层的该第二部分是相邻于该阻障层；
一蚀刻停止层，设置于该粘合层上；以及
一介电材料层，设置于该蚀刻停止层上。
10.如权利要求9所述的半导体元件结构，其特征在于，其中该粘合层的一顶面为平坦。
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