CN113206082A - 半导体装置 - Google Patents

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CN113206082A
CN113206082A CN202011334091.4A CN202011334091A CN113206082A CN 113206082 A CN113206082 A CN 113206082A CN 202011334091 A CN202011334091 A CN 202011334091A CN 113206082 A CN113206082 A CN 113206082A
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CN
China
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layer
substrate
interconnect structure
backside
source
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CN202011334091.4A
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English (en)
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鍾政庭
陈豪育
蔡庆威
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

在此揭露半导体装置中，具有缩小的临界尺寸的背侧互连结构。在一个实施例中，一种半导体装置包含：第一晶体管结构、第一背侧互连结构、电源导线与第一源极/漏极触点。第一晶体管结构在基板的前侧上。第一背侧互连结构在基板的背侧上，第一背侧互连结构包含第一导体特征部，具有锥状侧壁，锥状侧壁具有朝远离基板的方向上渐缩的宽度。电源导线延伸贯穿基板，电源导线电性耦合至第一导体特征部。第一源极/漏极触点从电源导线延伸至第一晶体管结构的第一源极/漏极区。

Description

半导体装置
技术领域
本揭露的一些实施例是关于一种半导体装置，特别是关于一种包含背侧互连结构的半导体装置。
背景技术
半导体装置用于各种电子装置，例如个人计算机、手机、数字相机与其他电子设备。通常半导体装置通过以下方法制造：在半导体基板上依序沉积绝缘或介电层、导体层与半导体材料层，并使用微影技术以图案化各种材料层，来在基板上形成电路元件与单元。
半导体工业持续减少最小特征尺寸，允许在一个给定的区域中整合更多元件，透过此方式不断提升各种电子元件(例如晶体管、二极管、电阻器、电容器等)的整合密度。
发明内容
在一些实施例中，一种半导体装置包含：第一晶体管结构、第一背侧互连结构、电源导线与第一源极/漏极触点。第一晶体管结构在基板的前侧上。第一背侧互连结构在基板的背侧上，第一背侧互连结构包含多个第一导体特征部，具有多个锥状侧壁，锥状侧壁具有朝远离基板的方向上渐缩的多个宽度。电源导线延伸贯穿基板，电源导线电性耦合至第一导体特征部。第一源极/漏极触点从电源导线延伸至第一晶体管结构的第一源极/漏极区。
附图说明
当结合附图阅读以下详细描述时，可最好地理解本揭露的态样。应注意，根据业内的标准惯例，各种特征部并未按比例绘制。事实上，为了讨论清楚起见，可任意增大或减小各种特征部的尺寸。
图1绘示根据一些实施例，一个鳍式场效晶体管的三维视图的范例；
图2A、2B、3、4、5、6、7、8、9、10、11、12、13A、13B、13C、14A、14B、14C、15A、15B、15C、16A、16B、16C、17A、17B、17C、17D、18A、18B、18C、19A、19B、19C、20A、20B、20C、21A、21B、21C、22A、22B、22C、22D、23A、23B、23C、23D、24A、24B、24C、25A、25B、25C、26A、26B、26C、27A、27B、27C、28A、28B、28C、29A、29B、29C、30A、30B、30C、30D、31A、31B与31C是根据一些实施例，制造鳍式场效晶体管的中间阶段的剖视图。
【符号说明】
30:第二图案化遮罩
32:第一开口
34:第一衬垫
36:背侧通孔件
38:第三介电层
50:基板
52:第一接合层
53:富含掺杂剂区
54:第一图案化硬遮罩
55:鳍
58:浅沟槽隔离区
60:虚设介电层
62:虚设栅极层
64:遮罩层
68:通道区
72:虚设栅极
74:遮罩
80:第一间隔层
81:第一间隔物
82:第二间隔层
83:第二间隔物
86:第一凹槽
92:磊晶源极/漏极区
92A:第一半导体材料层
92B:第二半导体材料层
92C:第三半导体材料层
94:接触蚀刻停止层
96:第一层间介电质
98:第二凹槽
100:栅极介电层
102:栅极电极
104:栅极遮罩
106:第二层间介电质
108:浅沟槽隔离区
109:晶体管结构
110:硅化物区
111:第四凹槽
112:第一源极/漏极触点
113:第二源极/漏极触点
114:栅极触点
116:第一背侧互连结构
120:前侧互连结构
122:第二导体特征部
124:第四介电层
136:第二背侧互连结构
138:第五介电层
140:第三导体特征部
144:钝化层
146:球下金属层
148:外部连接器
150:第二载体基板
152:第三导体特征部
152A :第二接合层
152B :第三接合层
160:第三导体特征部
162:第一介电层
164:第一导体特征部
166:第一背侧互连结构
168:第二介电层
A-A’:截面
B-B’:截面
C-C’:截面
具体实施方式
以下揭露提供许多不同的实施例或实例以用于实施所提供的主题的不同特征。下文描述元件及配置的具体实例以简化本揭露。当然，这些仅仅为实例，且并不意欲进行限制。例如，在以下描述中，在第二特征部之上或在其上形成第一特征部可包括将第一特征部与第二特征部形成为直接接触的实施例，且亦可包括可在第一特征部与第二特征部之间形成额外特征部以使得第一特征部与第二特征部可不直接接触的实施例。此外，本揭露可在各种实例中重复参照数字及/或字母。此重复是为了简单及清楚的目的，且本身并不决定所讨论的各种实施例及/或组态之间的关系。
另外，为便于描述，在本文中可使用空间相对术语(诸如“在......下方”、“在......之下”、“下部”、“在......上方”、“上部”及类似者)来描述如图中所绘示的一个元件或特征部与另一个(另一些)元件或特征部的关系。除了图中所描绘的定向之外，空间相对术语意欲涵盖在使用中或操作中的装置的不同定向。可以其他方式来定向设备(旋转90度或以其他定向)，且同样可相应地解释本文所使用的空间相对描述词。
各种实施例提供形成半导体装置中的背侧电源导线与背侧互连结构的方法，并提供形成包含背侧电源导线与背侧互连结构的半导体装置的方法。方法包含在载体上形成细间距背侧互连结构，将基板接合至细间距背侧互连结构，在基板中形成鳍，形成背侧电源导线，电源导线从与鳍相邻的基板延伸至细间距背侧互连结构。将基板接合至细间距背侧互连结构容许在细间距背侧互连结构中有较好的覆盖控制(overlay control)，并容许在细间距背侧互连结构中形成导电线。此作法减少装置尺寸，增加装置密度，并减少装置缺陷。
图1绘示根据一些实施例，一个鳍式场效晶体管(fin field effect ransistors，finFETs)的三维视图的范例。鳍式场效晶体管包含在基板50(例如半导体基板)上的鳍55。浅沟槽隔离(Shallow trench isolation，STI)区58置于基板50中，且鳍55从相邻的浅沟槽隔离区58向上突出。虽然将浅沟槽隔离区58描述/绘示成与基板50分开，在此“基板”一词可用于称呼单纯的半导体基板或是包含隔离区的半导体基板。此外，虽然将鳍55绘示为具有基板50的单一、连续的材料，鳍55与/或基板50可包含单一材料或多种材料。在此背景中，鳍55意指在浅沟槽隔离区58之间延伸的部分。
栅极介电层100是沿着鳍55的侧壁，并在鳍55的顶表面上，且栅极电极102在栅极介电层100上。磊晶源极/漏极区92置于有关栅极介电层100与栅极电极102的鳍55的相对侧中。图1进一步绘示将用于之后的图的参考截面。截面A-A’是沿着栅极电极102的纵轴方向，并且举例来说，沿着垂直于鳍式场效晶体管间的磊晶源极/漏极区92的电流方向的方向。截面B-B’与截面A-A’平行且延伸贯穿鳍式场效晶体管的磊晶源极/漏极区92。截面C-C’与截面A-A’垂直且沿着鳍55的纵轴方向，并且举例来说，沿着鳍式场效晶体管间的磊晶源极/漏极区92的电流方向的方向。为了清楚起见，后续的图参照这些参考截面。
一些在此论述的实施例是在以后栅极(gate-last)制程形成鳍式场效晶体管的背景下论述。在其他实施例中，也可使用栅极前(gate-first)制程。此外，一些实施例考虑到在平面装置上，例如平面场效晶体管、纳米结构(例如纳米片(nanosheet)、纳米线(nanowire)、环绕式栅极(gate-all-around)或类似者)场效晶体管(nanostructure fieldeffect transistors，NSFETs)的态样。
图2A至图31C是根据一些实施例，制造鳍式场效晶体管的中间阶段的剖视图。图13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A、25A、26A、27A、28A、29A、30A与31A绘示参照图1的参考截面A-A’。图2A至12、13B、14B、15B、16B、17B、17D、18B、19B、20B、21B、22B、22D、23B、23D、24B、25B、26B、27B、28B、29B、30B与31B绘示参照图1的参考截面B-B’。图13C、14C、15C、16C、17C、18C、19C、20C、21C、22C、23C、24C、25C、26C、27C、28C、29C、30C、30D与31C绘示参照图1的参考截面C-C’。
在图2A与图2B中，提供基板50，且在第一载体基板160上形成第一背侧互连结构166。基板50可以是掺杂的(例如使用p型掺杂剂或n型掺杂剂)或无掺杂的半导体基板，例如块状半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)或类似者。基板50可以是晶圆，例如硅晶圆。通常，半导体上绝缘体基板是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋入氧化物(buried oxide，BOX)层、氧化硅层或类似者。将绝缘层放置在基板上，通常为硅或玻璃基板。也可使用其他基板，例如多层或梯度基板。在一些实施例中，基板50的半导体材料可包含硅(Si)、锗(Ge)，包含碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)与/或锑化铟(InSb)的复合半导体，包含硅锗(SiGe)、磷化砷化镓(GaAsP)、铝砷化铟(InAlAs)、铝砷化镓(AlGaAs)、镓砷化铟(InGaAs)、镓磷化铟(InGaP)与/或镓磷化砷化铟(GaInAsP)的合金半导体或其组合。
基板50可包含n型区与p型区。n型区可用于形成n型装置，例如n型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)晶体管，例如n型鳍式场效晶体管。p型区可用于形成p型装置，例如p型金属氧化物半导体(p-type metal-oxide-semiconductor，PMOS)晶体管，例如p型鳍式场效晶体管。n型区可实体上与p型区分开，且任何数量的装置特征部(例如其他主动装置、掺杂区、隔离结构等)可置于n型区与p型区之间。
如图2A所示，在基板50上形成第一接合层52。第一接合层52将后续用于接合基板50至第一背侧互连结构166。在一些实施例中，第一接合层52包含氧化硅，例如高密度电浆(high-density plasma，HDP)氧化物或类似者。可使用例如化学气相沉积(chemical vapordeposition，CVD)、原子层沉积(atomic layer deposition，ALD)、物理气相沉积(physicalvapor deposition，PVD)、热氧化或类似者，在基板50的表面上形成第一接合层52。
接着可在基板50中形成富含掺杂剂区53。富含掺杂剂区53可后续用于薄化基板50。可通过植入掺杂剂至基板50中以形成富含掺杂剂区53。在一些实施例中，可通过植入氢或类似者至基板50中以形成富含掺杂剂区53。富含掺杂剂区53可具有约1x1022个原子/立方厘米至约5x1023个原子/立方厘米的植入浓度。可以约1x1016个原子/平方厘米至约5x1017个原子/平方厘米的植入剂量植入富含掺杂剂区53，并室温下(例如摄氏21度至摄氏25度)执行植入。
在图2B中，在第一载体基板160上形成第一背侧互连结构166。第一载体基板160可以是玻璃载体基板、陶瓷载体基板、晶圆(例如硅晶圆)或类似者。第一载体基板160可在后续制程期间提供结构支持。
第一背侧互连结构166是形成在第一载体基板160上。第一背侧互连结构166可称为背侧互连结构，因为在后续阶段，第一背侧互连结构166接合至基板50的背侧(在基板50上，后续形成主动装置的侧的相对侧)。
第一背侧互连结构166可包含一或多层形成在一或多个堆叠的第一介电层162中的第一导体特征部164。每一个堆叠的第一介电层162可包含介电材料，例如低介电常数(low-k)介电材料、超低介电常数(extra low-k，ELK)介电材料或类似者。可通过合适的制程，例如化学气相沉积、原子层沉积、物理气相沉积、电浆增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)或类似者，沉积第一介电层162。
第一导体特征部164可包含导电线与互连导电线层的导电通孔件。导电通孔件可延伸贯穿各自的第一介电层162以提供导电线层间的垂直连接。可通过任何合适的制程，例如镶嵌制程、双重镶嵌制程或类似者，以形成第一导体特征部164。
在一些实施例中，可通过镶嵌制程形成第一导体特征部164，在此使用光刻与蚀刻技术的组合图案化各自的第一介电层162，以形成相对应的第一导体特征部164所想要的图案的沟槽。可沉积可选的扩散阻障层与/或可选的附着层，并可接着使用导体材料填充沟槽。适合阻障层的材料包含钛(Ti)、氮化钛(TiN)、氧化钛(TiO)、钽(Ta)、氮化钽(TaN)、其组合或类似者，且适合的导体材料包含铜(Cu)、银(Ag)、金(Au)、钨(W)、铝(Al)、钌(Ru)、钴(Co)、钼(Mo)、其组合或类似者。在一些实施例中，可通过前端(front-end-of-line，FEOL)制程沉积第一导体特征部164，此制程允许使用高温材料作为导体材料。在一个实施例中，可通过沉积铜或铜合金的晶种层，并通过电镀填充沟槽以形成第一导体特征部164。可使用化学机械平坦化(chemical mechanical planarization，CMP)制程或类似者从各自的第一介电层162的表面移除多余的导体材料，并为了后续制程，平坦化第一介电层162与第一导体特征部164的表面。
与在薄化基板之后，在基板上形成背侧互连结构的传统制程相比，可通过前端制程在第一载体基板160上形成第一背侧互连结构166的第一导体特征部164与第一介电层162。第一载体基板160可具有相对于薄化后的基板较好的平面性，此作法允许第一背侧互连结构166具有较小的临界尺寸(critical dimensions)并提升覆盖控制。举例来说，第一导体特征部164的导电线可具有约15纳米至约50纳米的间距，约8纳米至约35纳米的宽度与约10纳米至约40纳米的厚度。第一导体特征部164的导电通孔件可具有约8纳米至约35纳米的临界尺寸与约10纳米至约30纳米的高度。形成较小的第一背侧互连结构166的特征部的临界尺寸减少装置面积，增加装置密度，并减少装置缺陷。
图2B绘示在第一背侧互连结构166中的三层第一导体特征部164与四层第一介电层162。然而，应理解到第一背侧互连结构166可包含置于任何数量的第一介电层162中的任何数量的第一导体特征部164。第一背侧互连结构166可电性连接至后续形成的源极/漏极区(例如磊晶源极/漏极区92，关于图17A至图17D，在下文中论述)以形成功能电路。在一些实施例中，通过第一背侧互连结构166形成的功能电路可包含逻辑电路、记忆体电路、影像感测器电路或类似者。
再者，在图2B中，在第一背侧互连结构166上形成第二介电层168。第二介电层168可包含氧化硅、氮化硅(SiN)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、其组合或多层的上述物质或类似者。可在第一背侧互连结构166的表面上使用例如化学气相沉积、原子层沉积、物理气相沉积或类似者以形成第二介电层168。第二介电层168将后续用于接合第一背侧互连结构166至基板50。
在图3中，翻转基板50并将第二介电层168接合至第一接合层52。在各种实施例中，可使用适合的技术例如介电质对介电质接合(dielectric-to-dielectric bonding)或类似者，将第二介电层168接合至第一接合层52。介电质对介电质接合制程可包含应用在对一个或多个第二介电层168与第一接合层52的表面处理。表面处理可包含电浆处理。可在真空环境中执行电浆处理。在电浆处理之后，表面处理可还包含清洗制程(例如使用去离子水或类似者润湿(rinse))，此清洗制程可应用在一个或多个第二介电层168与第一接合层52。
接着将第一背侧互连结构166与基板50对准，并将两者朝另一者的方向按压以开始第一背侧互连结构166至基板50的预接合(pre-bonding)。可在室温下执行预接合(例如约摄氏21度至约摄氏25度)。在预接合之后，可通过例如加热第一背侧互连结构166、第二介电层168、第一接合层52与基板50至约摄氏170度，应用退火制程。
在图4中，薄化基板50。可沿着富含掺杂剂区53薄化基板50。可通过在基板50上执行热制程以在富含掺杂剂区53中形成气泡层或泡泡层来薄化基板50，接着沿着气泡层破坏基板50。可通过加热基板50至约摄氏400度至约摄氏1200度，保持约1小时至约12小时的时间范围以执行热制程。在破坏基板50之后，可使用例如机械研磨(mechanical grinding)、化学机械平坦化或类似者，以平坦化基板50的表面。
在图5中，在基板50上形成第一图案化硬遮罩54，并在基板50中形成鳍55。可通过在基板50上沉积第一硬遮罩层，使用微影制程图案化第一硬遮罩层以形成第一图案化硬遮罩54。可通过化学气相沉积、原子层沉积或类似者来沉积第一硬遮罩层。第一硬遮罩层可由氧化硅、氮化硅、碳化硅(SiC)、氮化钛、氮氧化硅(SiON)、碳氧化硅、其组合或其多层物或类似者制成。
可在第一硬遮罩层上形成第一图案化遮罩(未分开地绘示)，例如图案化的光阻。可通过使用旋转涂布或类似者，在第一硬遮罩层上沉积第一感光层以形成第一图案化遮罩。接者通过暴露第一感光层至图案化的能量源(例如图案化的光源)，并显影第一感光层以移除第一感光层的暴露或未暴露部分，来图案化第一感光层，因此形成第一图案化遮罩。为了将第一图案化遮罩的图案转移至第一硬遮罩层，形成第一图案化硬遮罩54，可通过合适的蚀刻制程，例如反应离子蚀刻(reactive ion etching，RIE)、中子束蚀刻(neutralbeam etching，NBE)、类似者或其组合蚀刻第一硬遮罩层。在一些实施例中，蚀刻制程可以是非等向性。接着可通过任何可接受的制程，例如灰化制程、去除(stripping)制程、类似者或其组合移除第一图案化遮罩。
接着可在基板50中，使用第一图案化硬遮罩54作为遮罩蚀刻鳍55。鳍55是半导体条状物。在一些实施例中，可通过蚀刻基板50中的沟槽，在基板50中形成鳍55。蚀刻可以是任何可接受的蚀刻制程，例如反应离子蚀刻、中子束蚀刻、类似者或其组合。蚀刻制程可以是非等向性。
可通过任何合适的方法图案化鳍55。举例来说，可通过一个或多个光刻制程，包含双图案化或多图案化制程，以图案化鳍55。通常双图案化或多图案化制程结合光刻制程与自对准制程，允许创造出的图案具有例如小于使用单一、直接的光刻制程所得到的间距。举例来说，在一个实施例中，在基板上形成牺牲层并使用光刻制程图案化牺牲层。使用自对准制程沿着图案化的牺牲层形成间隔物。接着移除牺牲层，且剩余的间隔物可用于图案化鳍55。
在图6中，在相邻鳍55处形成浅沟槽隔离区58。可通过在基板50、鳍55与第一图案化硬遮罩54上与相邻的鳍55之间沉积绝缘材料以形成浅沟槽隔离区58。绝缘材料可以是例如氧化硅的氧化物、氮化物、类似者或其组合，且可通过高密度电浆化学气相沉积、流动式化学气相沉积(flowable chemical vapor deposition，FCVD)、类似者或其组合形成绝缘材料。也可使用其他通过任何合适的制程形成绝缘材料。在绘示的实施例中，绝缘材料是通过流动式化学气相沉积形成的氧化硅。一旦形成绝缘材料之后，可执行退火制程。在一些实施例中，形成绝缘材料，如此一来，多余的绝缘材料覆盖鳍55与第一图案化硬遮罩54。虽然将第一图案化硬遮罩54绘示为单一层，一些实施例使用多层。举例来说，在一些实施例中，可先沿着基板50、鳍55与第一图案化硬遮罩54的表面形成衬垫(未分开地绘示)。在此之后，可在衬垫上形成如上述论述的填充材料。
接着对绝缘材料采取移除制程以移除在鳍55与第一图案化硬遮罩54上的多余的绝缘材料。在一些实施例中，可使用平坦化制程，例如化学机械研磨(chemical mechanicalpolish，CMP)、回蚀制程、其组合或类似者。平坦化制程暴露第一图案化硬遮罩54，如此一来，在平坦化制程完成之后，第一图案化硬遮罩54的顶表面与绝缘材料的顶表面齐平。
接着凹陷绝缘材料以形成第一图案化硬遮罩54。凹陷绝缘材料，如此一来，第一图案化硬遮罩54与鳍55的上部分从相邻的浅沟槽隔离区58之间突出。再者，浅沟槽隔离区58的顶表面可具有如图所绘示的平坦的表面、凸平面、凹平面(例如碟状)或其组合。可通过适当的蚀刻将浅沟槽隔离区58的顶表面形成为平坦的表面、凸平面与/或凹平面。可使用可接受的蚀刻制程，例如对绝缘材料有选择性的蚀刻制程(例如以相对于鳍55与第一图案化硬遮罩54的材料，对绝缘材料有更快的蚀刻速率)以凹陷浅沟槽隔离区58。举例来说，移除氧化物可使用例如稀氢氟酸(dHF)。
关于图5与图6提到的制程仅为一个如何形成鳍55的实例。在一些实施例中，可通过磊晶成长制程形成鳍55。举例来说，可在基板50的顶表面上形成介电层，并可蚀刻沟槽贯穿介电层以暴露在底下的基板50。可在沟槽里磊晶成长同质磊晶结构，且可凹陷介电层，如此一来，同质磊晶结构从介电层突出以形成鳍55。此外，在一些实施例中，异质磊晶结构可用于鳍55。举例来说，可凹陷形成在隔离材料中的鳍，且可在凹陷的鳍上磊晶成长一种与鳍不一样的材料。在此实施例，鳍55包含凹陷材料与置于凹陷材料上的磊晶成长材料。在进一步的实施例中，可在基板50的顶表面上形成介电层，并可蚀刻沟槽贯穿介电层。接着在沟槽中使用一种与鳍不一样的材料磊晶成长异质磊晶结构，并可凹陷介电层，如此一来，异质磊晶结构从介电层突出以形成鳍55。在一些磊晶成长同质磊晶与异质磊晶的实施例中，可在成长期间原位掺杂(in-situ)磊晶成长材料，此举可避免预先或后续的植入，尽管可同时使用原位掺杂与植入掺杂。
更进一步，相对于p型区(例如p型金属氧化物半导体)中的材料，磊晶成长n型区(例如n型金属氧化物半导体)中的材料是有利的。在各种实施例中，鳍55的上部分可由硅锗(SixGe1-x，其中x可在0至1之间)、硅化碳、纯的或实质上纯的锗、三-五(III-V)族复合半导体、二-六(II-VI)族复合半导体或类似者制成。举例来说，形成三-五族复合半导体的材料包含，但不限于砷化铟(InAs)、砷化铝(AlAs)、砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、砷化镓铟(InGaAs)、砷化铝铟(InAlAs)、锑化镓(GaSb)、锑化铝(AlSb)、磷化铝(AlP)、磷化镓(GaP)与类似者。
更者，在图6中，在鳍55与/或基板50中形成适当的井(未分开地绘示)。在一些实施例中，可在n型区中形成P井，且可在p型区中形成N井。在一些实施例中，P井或N井形成在n型区与p型区两者中。
在一些具有不同类型的井的实施例中，可使用光阻与/或其他遮罩(未分开地绘示)以达成对n型区与p型区的不同植入步骤。举例来说，可在n型区中的鳍55与浅沟槽隔离区58上形成光阻。图案化光阻以暴露基板50的p型区。可通过旋转涂布技术形成光阻，并可使用可接受的光刻技术图案化光阻。一旦图案化光阻，在p型区中执行n型杂质植入，且光阻可作为遮罩以实质上避免将n型杂质植入至n型区中。n型杂质可包含磷(P)、砷(As)、锑(Sb)或类似者，以等于或少于1x1018个原子/立方厘米的浓度，例如在约1x1016个原子/立方厘米至约1x1018个原子/立方厘米之间的浓度，植入至区域中。在植入杂质之后，通过例如灰化制程移除光阻。
接下来是p型区的植入，在p型区中的鳍55与浅沟槽隔离区58上形成光阻。图案化光阻以暴露基板50的n型区。可通过旋转涂布技术形成光阻，并可使用可接受的光刻技术图案化光阻。一旦图案化光阻，在n型区中执行p型杂质植入，且光阻可作为遮罩以实质上避免将p型杂质植入至p型区中。p型杂质可包含硼(B)、氟化硼(BF)、铟(In)或类似者，以等于或少于1x1018个原子/立方厘米的浓度，例如在约1x1016个原子/立方厘米至约1x1018个原子/立方厘米之间的浓度，植入至区域中。在植入杂质之后，通过例如灰化制程移除光阻。
在n型区与p型区的植入后，可执行退火制程以修复植入后的损坏并活化植入的p型与/或n型杂质。在一些实施例中，可在成长期间原位掺杂磊晶鳍的成长材料，此举可避免预先或后续的植入，尽管可同时使用原位掺杂与植入掺杂。
在图7中，在鳍55、第一图案化硬遮罩54与浅沟槽隔离区58上形成第二图案化遮罩30，例如图案化的光阻。可使用旋转涂布或类似者，在鳍55、第一图案化硬遮罩54与浅沟槽隔离区58上沉积第二感光层，以形成第二图案化遮罩30。接者通过暴露第二感光层至图案化的能量源(例如图案化的光源)，并显影第二感光层以移除第二感光层的暴露或未暴露部分，来图案化第二感光层，因此形成第二图案化遮罩30。
在图8中，在浅沟槽隔离区58、鳍55、基板50、第一接合层52与第二介电层168上形成第一开口32，以暴露第一背侧互连结构166中的第一导体特征部164。可通过适合的蚀刻制程，例如反应离子蚀刻、中子束蚀刻、类似者或其组合蚀刻基板50、第一接合层52与第二介电层168，以第二图案化遮罩30作为遮罩来形成第一开口32，在一些实施例中，蚀刻制程可以是非等向性。第一导体特征部164可作为蚀刻制程的蚀刻停止物(etch stop)。如图8所绘示，可在相邻的两个鳍55之间形成第一开口32。
在图9中，移除第二图案化遮罩30，并沿着浅沟槽隔离区58、基板50、第一接合层52、第二介电层168、鳍55与第一图案化硬遮罩54的暴露侧壁形成第一衬垫34。可通过任何可接受的制程，例如灰化制程、去除制程、类似者或其组合移除第二图案化遮罩30。
可通过在第一图案化硬遮罩54与浅沟槽隔离区58的暴露顶表面与侧壁上、鳍55、基板50、第一接合层52与第二介电层168的暴露侧壁上与第一导体特征部164的暴露顶表面上形成第一衬垫层(未分开地绘示)，以形成第一衬垫34。第一衬垫层可由氧化硅、氮化硅、氮氧化硅或类似者制成。可通过化学气相沉积、原子层沉积或类似者沉积第一衬垫层。接着可使用合适的蚀刻制程，例如等向性蚀刻制程(例如湿式蚀刻制程)、非等向性蚀刻制程(例如干式蚀刻制程)、多重制程或其组合或类似者，形成第一衬垫34。在一些实施例中，可通过非等向性蚀刻制程蚀刻第一衬垫层，如此一来，第一衬垫34仍残留在沿着浅沟槽隔离区58、基板50、第一接合层52、第二介电层168、鳍55与第一图案化硬遮罩54的侧壁。第一衬垫34可作为在后续形成的背侧通孔件(例如背侧通孔件36，关于图10，在下文中论述)与基板50之间的隔离特征部。
在图10中，在第一开口32(见图9)中形成背侧通孔件36与第三介电层38。背侧通孔件36可至少部分地延伸贯穿浅沟槽隔离区58、基板50、第一接合层52与第二介电层168，且电性耦合至第一背侧互连结构166的第一导体特征部164。背侧通孔件36可各包含一个或多个层，例如阻障层、扩散层与填充材料。举例来说，背侧通孔件36可各包含阻障层与导电材料。阻障层可包含钛、氮化钛、钽、氮化钽或类似者。导电材料可包含铜、铜合金、银、金、钨、钴、铝、镍(Ni)、钌、钼、其组合或类似者。可使用，例如化学气相沉积、原子层沉积、物理气相沉积、电镀或类似者，形成背侧通孔件36。如图10所绘示，可在相邻的两个鳍55间形成背侧通孔件36。
在一些实施例中，背侧通孔件36是电源导线(power rail)，此电源导线是将后续形成的源极/漏极区(例如磊晶源极/漏极区92，关于图17A至图17D，在下文中论述)电性连接至参考电压、电源电压或类似者的导电线。不将电源导线放置在结果的半导体裸晶的前侧，而是将电源导线放置在半导体裸晶的背侧可达到优势。举例来说，可增加鳍式场效晶体管的栅极密度与/或共连结构的共连密度。再者，半导体裸晶的背侧可容纳更宽的电源导线，减少电阻并提升供应至鳍式场效晶体管的供电效率。举例来说，背侧通孔件36的宽度可以是第一层导电线(例如前侧互连结构120的第二导体特征部122，关于图27A至图27C。在下文中论述)的至少两倍。
可回蚀背侧通孔件36且可在背侧通孔件36上形成第三介电层38。可通过合适的蚀刻制程，例如等向性蚀刻制程(例如湿式蚀刻制程)、非等向性蚀刻制程(例如干式蚀刻制程)、多重制程或其组合或类似者，蚀刻背侧通孔件36以形成凹陷。接着可在凹陷中填充第三介电层38。第三介电层38可实质上与上述的浅沟槽隔离区58相似。举例来说，第三介电层38可由与浅沟槽隔离区58相似的材料与制程形成。
在图11中，移除置于鳍55上的第一图案化硬遮罩54与第一衬垫34。可使用合适的蚀刻制程，例如等向性蚀刻制程(例如湿式蚀刻制程)、非等向性蚀刻制程(例如干式蚀刻制程)、多重制程或其组合或类似者，蚀刻第一图案化硬遮罩54与第一衬垫34。在一些实施例中，可通过平坦化制程，例如机械研磨、化学机械平坦化或类似者，移除第一图案化硬遮罩54，并可接着使用蚀刻制程移除第一衬垫34。
在图12中，在鳍55上形成虚设介电层60。虚设介电层60可以是例如氧化硅、氮化硅、其组合或类似者，且可根据可接受的技术沉积或热成长虚设介电层60。在虚设介电层60上形成虚设栅极层62，且在虚设栅极层62上形成遮罩层64。可在虚设介电层60上沉积虚设栅极层62，接着通过化学机械研磨平坦化虚设栅极层62。虚设栅极层62可以是导电或非导电材料，且可从包含以下材料的组别选出：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物与金属。可通过物理气相沉积、化学气相沉积、溅镀沉积或其他沉积所选材料的技术来沉积虚设栅极层62。虚设栅极层62可由在蚀刻浅沟槽隔离区58有高蚀刻选择性的其他材料。举例来说，遮罩层64可包含氮化硅、氮氧化硅或类似者。在一些实施例中，形成单一个虚设栅极层62与单一个遮罩层64横跨n型区与p型区。注意为了绘示性目的，将虚设介电层60表示成仅覆盖鳍55。在一些实施例中，可设置虚设介电层60，如此一来，虚设介电层60覆盖浅沟槽隔离区58，使得虚设介电层60在浅沟槽隔离区58与虚设栅极层62之间延伸。
图13A至图31C绘示在制造实施例的装置中的各种额外步骤。图13A至图31C绘示n型区或p型区两者任一中的特征部。举例来说，在图13A至图31C所绘示的结构可应用于n型区与p型区两者。在随附各自图的正文中，描述n型区与p型区结构的不同(若有)。
在图13A至图13C中，可使用可接受的光刻与蚀刻制程图案化遮罩层64(见图7)，以形成遮罩74。接着可使用合适的蚀刻制程，将遮罩74的图案转移至虚设栅极层62，以形成虚设栅极72。在一些实施例中(未分开地绘示)，也可将遮罩74的图案转移至虚设介电层60。虚设栅极72覆盖分别的通道区68与鳍55。遮罩74的图案可用于将虚设栅极72从相邻的虚设栅极72实体地分开。虚设栅极72也可具有与分别的鳍55的纵轴方向垂直的纵轴方向。
在图14A至图14C中，在图13A至图13C中所绘示的结构上形成第一间隔层80与第二间隔层82。第一间隔层80与第二间隔层82将后续被图案化，以作为用于形成自对准源极/漏极区的间隔物。在图14A至图14C中，在浅沟槽隔离区58与第三介电层38的顶表面上、鳍55与遮罩74的顶表面与侧壁上、虚设栅极72与虚设介电层60的侧壁上形成第一间隔层80。在第一间隔层80上沉积第二间隔层82。第一间隔层80可由氧化硅、氮化硅、氮氧化硅或类似者制成，使用例如热氧化的技术，或通过化学气相沉积、原子层沉积或类似者沉积第一间隔层80。第二间隔层82可由具有与第二间隔层82不同的蚀刻速率的材料制成，例如氧化硅、氮化硅、氮氧化硅或类似者，并可通过化学气相沉积、原子层沉积或类似者沉积。
在形成第一间隔层80之后与形成第二间隔层82之前，可执行轻度掺杂源极/漏极区(lightly doped source/drain，LDD)(未分开地绘示)的植入。在具有不同装置种类的实施例中，与在图6中论述的植入相似，当暴露p型区时，可在n型区上形成遮罩，例如光阻，并可植入适合的杂质种类(例如p型杂质)至p型区中的暴露鳍55。然后移除遮罩。接着，当暴露n型区时，可在p型区上形成遮罩，例如光阻，并可植入适合的杂质种类(例如n型杂质)至n型区中的暴露鳍55。然后移除遮罩。n型杂质可以是任何一种前文所述的n型杂质，且p型杂质可以是任何一种前文所述的p型杂质。轻度掺杂源极/漏极区可具有约1x1015个原子/立方厘米至约1x1019个原子/立方厘米的杂质浓度。可使用退火制程以修复植入后的损坏并活化植入的杂质。
在图15A至图15C中，蚀刻第一间隔层80与第二间隔层82以形成第一间隔物81与第二间隔物83。如在下文中更详细地论述，第一间隔物81与第二间隔物83用来自对准后续形成的源极/漏极区，并在后续制程中保护鳍55的侧壁。可使用适合的蚀刻制程，例如等向性蚀刻制程(例如湿式蚀刻制程)、非等向性蚀刻制程(例如干式蚀刻制程)或类似者，蚀刻第一间隔层80与第二间隔层82。在一些实施例中，第二间隔层82的材料具有与第一间隔层80的材料不同的蚀刻速率，如此一来，当图案化第二间隔层82时，第一间隔层80可作为蚀刻停止层，且如此一来，当图案化第一间隔层80时，第二间隔层82可作为遮罩。举例来说，可使用非等向性蚀刻制程蚀刻第二间隔层82，其中第一间隔层80作为蚀刻停止层，其中第二间隔层82的剩余部分形成如图15B所绘示的第二间隔物83。在此之后，当蚀刻第一间隔层80的暴露部分时，第二间隔物83作为遮罩，因此形成如图15B与图15C所绘示的第一间隔物81。
如图15B所绘示，第一间隔物81与第二间隔物83置于鳍55的侧壁上。如图15C所绘示，在一些实施例中，可从毗邻遮罩74、虚设栅极72与虚设介电层60的第一间隔层80上移除第二间隔层82，且第一间隔物81置于遮罩74、虚设栅极72与虚设介电层60的侧壁上。在其他实施例中，部分的第二间隔层82可保留在毗邻遮罩74、虚设栅极72与虚设介电层60的第一间隔层80上。
应注意的是上文的揭露内容通常描述一个形成间隔物与轻度掺杂源极/漏极区的制程。可使用其他制程与步骤。举例来说，可使用更少或额外的间隔物，可使用不同顺序的步骤(例如可在沉积第二间隔层82之前，图案化第一间隔物81)，可形成与移除额外的间隔物与/或类似者。此外，可使用不同结构与步骤形成n型与p型装置。
在图16A至图16C中，根据一些实施例，在鳍55与基板50中形成第一凹槽86。接着在第一凹槽86中形成磊晶源极/漏极区。第一凹槽86可延伸贯穿鳍55且延伸至基板50中。如图15B所绘示，浅沟槽隔离区58的顶表面可与第一凹槽86的底表面齐平。在各种实施例中，可蚀刻鳍55，如此一来，第一凹槽86的底表面置于浅沟槽隔离区58的顶表面的上方或下方。
可通过使用非等向性蚀刻制程，例如反应离子蚀刻、中子束蚀刻或类似者，蚀刻鳍55与基板50以形成第一凹槽86。在用于形成第一凹槽86的蚀刻制程期间，第一间隔物81、第二间隔物83与遮罩74遮蔽部分的鳍55与基板50。单一蚀刻制程或多重蚀刻制程可用于蚀刻鳍55与基板50。定时蚀刻制程可用于在达到第一凹槽86所要的深度后，停止蚀刻。
在图17A至图17D中，在第一凹槽86中形成磊晶源极/漏极区92。可使用化学气相沉积、原子层沉积、气相磊晶(vapor phase epitaxy，VPE)、分子束磊晶(molecular beamepitaxy，MBE)或类似者，在第一凹槽86中磊晶成长磊晶源极/漏极区92。在一些实施例中，磊晶源极/漏极区92可施加应力在鳍55上，从而增加性能。如图17C所绘示，在第一凹槽86中形成磊晶源极/漏极区92，如此一来，每个虚设栅极72置于分别相邻的两个磊晶源极/漏极区92之间。在一些实施例中，使用第一间隔物81将磊晶源极/漏极区92从虚设栅极72分开，如此一来，磊晶源极/漏极区92不会与后续形成的鳍式场效晶体管的栅极形成短路。
可通过遮蔽p型区(例如p型金属氧化物半导体区)，在n型区中(例如n型金属氧化物半导体区)形成磊晶源极/漏极区92。接着，在n型区中的第一凹槽86中磊晶成长磊晶源极/漏极区92。磊晶源极/漏极区92可包含任何可接受的适合n型鳍式场效晶体管的材料。举例来说，若鳍55为硅，磊晶源极/漏极区92可包含在鳍55上施加拉伸应变的材料，例如硅、碳化硅、磷掺杂碳化硅、磷化硅(SiP)或类似者。磊晶源极/漏极区92可具有从分别的鳍55的顶表面成长出的表面，并可具有刻面(facet)。
可通过遮蔽n型区(例如n型金属氧化物半导体区)，在p型区中(例如p型金属氧化物半导体区)形成磊晶源极/漏极区92。接着，在p型区中的第一凹槽86中磊晶成长磊晶源极/漏极区92。磊晶源极/漏极区92可包含任何可接受的适合p型鳍式场效晶体管的材料。举例来说，若鳍55为硅，磊晶源极/漏极区92可包含在鳍55上施加压缩应变的材料，例如硅锗、硼掺杂硅锗、锗、锗锡(germanium tin)或类似者。磊晶源极/漏极区92也可具有从分别的鳍55的顶表面成长出的表面，并可具有刻面。
可使用掺杂剂植入磊晶源极/漏极区92、鳍55与/或基板50以形成源极/漏极区，制程与前文所述的形成轻度掺杂源极/漏极区的制程相似，之后进行退火。源极/漏极区可具有在约1x1019个原子/立方厘米至约1x1021个原子/立方厘米之间的杂质浓度。用于源极/漏极区的n型杂质与/或p型杂质可以是任何一种前文所述的杂质。在一些实施例中，在磊晶成长期间，可原位掺杂磊晶源极/漏极区92。
在使用磊晶制程形成n型区与p型区中的磊晶源极/漏极区92之后，磊晶源极/漏极区92的上部表面具有刻面，这些刻面在鳍55的侧壁外横向向外扩展。在一些实施例中，这些刻面导致在相同的鳍式场效晶体管中，相邻的磊晶源极/漏极区92合并在一起，如图17D所绘示。在其他的实施例中，在磊晶制程完成后，相邻的磊晶源极/漏极区92保持分开，如图17B所绘示。在一些图17B与图17D所绘示的实施例中，可形成第一间隔物81至浅沟槽隔离区58的顶表面上，从而阻挡磊晶成长。在一些其他的实施例中，第一间隔物81可覆盖部分的鳍55的侧壁，进一步阻挡磊晶成长。在一些其他的实施例中，可调整用于形成第一间隔物81的间隔物蚀刻，以移除间隔物材料，允许磊晶成长区延伸至浅沟槽隔离区58的表面。如图17B与图17D所绘示，背侧通孔件36可置于相邻的鳍式场效晶体管的磊晶源极/漏极区92之间。
磊晶源极/漏极区92可包含一或多个半导体材料层。举例来说，磊晶源极/漏极区92可包含第一半导体材料层92A、第二半导体材料层92B与第三半导体材料层92C。可使用任何数量的半导体材料层于磊晶源极/漏极区92。每个第一半导体材料层92A、第二半导体材料层92B与第三半导体材料层92C可由不同半导体材料形成，并可掺杂至不同的掺杂浓度。在一些实施例中，第一半导体材料层92A可具有少于第二半导体材料层92B的掺杂浓度，并具有大于第三半导体材料层92C的掺杂浓度。在磊晶源极/漏极区92包含三种半导体材料层的实施例中，可沉积第一半导体材料层92A，可在第一半导体材料层92A上沉积第二半导体材料层92B，并可在第二半导体材料层92B上沉积第三半导体材料层92C。
在图18A至图18C中，第一层间介电质(interlayer dielectric，ILD)96置于图17A至图17D所绘示的结构上。第一层间介电质96可由介电质材料形成，且可通过任何合适的方法，例如化学气相沉积、电浆增强化学气相沉积或流动式化学气相沉积，沉积第一层间介电质96。介电质材料可包含磷硅酸盐玻璃(phospho-silicate glass，PSG)、硼硅酸盐玻璃(boro-silicate glass，BSG)、硼磷硅酸盐玻璃(boron-doped phospho-silicate glass，BPSG)、未掺杂硅玻璃(undoped silicate glass，USG)或类似者。可通过任何可接受的制程形成其他绝缘材料。在一些实施例中，接触蚀刻停止层(contact etch stop layer，CESL)94置于第一层间介电质96与磊晶源极/漏极区92之间，遮罩74、第一间隔物81、第二间隔物83、浅沟槽隔离区58、第一衬垫34与第三介电层38的上方。接触蚀刻停止层94可包含介电质材料，例如氮化硅、氧化硅、氮氧化硅或类似者，具有相对于覆盖在上方的第一层间介电质96较慢的蚀刻速率的材料。
在图19A至图19C中，可执行平坦化制程，例如化学机械平坦化，使第一层间介电质96与接触蚀刻停止层94的顶表面及虚设栅极72与遮罩74的顶表面齐平。平坦化制程也可移除虚设栅极72上的遮罩74与沿着遮罩74的侧壁的部分第一间隔物81。虚设栅极72、第一间隔物81、第一层间介电质96与接触蚀刻停止层94齐平。因此，虚设栅极72的顶表面从第一层间介电质96与接触蚀刻停止层94暴露出。在一些实施例中，在平坦化制程使第一层间介电质96与接触蚀刻停止层94的顶表面及遮罩74与第一间隔物81的顶表面齐平的情况下，可保留遮罩74。
在图20A至图20C中，在一或多个蚀刻步骤中，移除虚设栅极72与遮罩74(若存在)，如此一来，形成第二凹槽98。也可移除在第二凹槽98中的部分虚设介电层60。在一些实施例中，只移除虚设栅极72，且留下虚设介电层60，并通过第二凹槽98暴露虚设介电层60。在一些实施例中，从裸晶的第一区(例如核心逻辑区)的第二凹槽98中移除虚设介电层60，并保留在裸晶的第二区(例如输入/输出区)的第二凹槽98中的虚设介电层60。在一些实施例中，通过非等向性干性蚀刻移除虚设栅极72。举例来说，蚀刻制程可包含使用反应气体的干性蚀刻，此干性蚀刻选择性地以相对于第一层间介电质96、接触蚀刻停止层94、第一源极/漏极触点112、第一间隔物81或浅沟槽隔离区58更快的蚀刻速率蚀刻虚设栅极72。每个第二凹槽98暴露且/或覆盖在各自鳍55的通道区68上。每个通道区68置于相邻的两个磊晶源极/漏极区92之间。在移除过程期间，当蚀刻虚设栅极72时，虚设介电层60可作为蚀刻停止层。移除虚设栅极72之后，接着可选择地移除虚设介电层60。
在图21A至图21C中，形成栅极介电层100与栅极电极102作为替换栅极。在第二凹槽98中共形地沉积栅极介电层100。可在鳍55的顶表面与侧壁上形成栅极介电层100。也可在第一层间介电质96、接触蚀刻停止层94、第一间隔物81与浅沟槽隔离区58的顶表面上及第一间隔物81的侧壁上沉积栅极介电层100。
根据一些实施例，栅极介电层100包含一或多种介电质材料，例如氧化物、金属氧化物、类似者或其组合。举例来说，在一些实施例中，栅极介电层100可包含在氧化硅层上的一层氧化硅层与一层金属氧化物层。在一些实施例中，栅极介电层100包含高介电常数材料，且在这些实施例中，栅极介电层100可具有约大于7.0的介电常数，并可包含金属氧化物或铪(Hf)、铝(Al)、锆(Zr)、镧(La)、锰(Mn)、钡(Ba)、钛(Ti)、铅(Pb)的硅化物与其组合。n型区与p型区中，栅极介电层100的结构可为相同或不同。形成栅极介电层100的方法可包含分子束沉积(molecular-beam deposition，MBD)、原子层沉积、电浆增强化学气相沉积与类似者。
分别在栅极介电层100上沉积栅极电极102，并填充第二凹槽98的剩余部分。栅极电极102可包含含金属层，例如氮化钛、氧化钛、氮化钽、碳化钽(TaC)、钴、钌、铝、钨、其组合或其多层物。举例来说，虽然在图21A与图21C中绘示单层沉积栅极电极102，栅极电极102可包含任何数量的衬垫层、任何数量的功函数调节层与一个填充材料。可在相邻的鳍55之间沉积任何组合的构成栅极电极102的层。
可同时形成n型区与p型区中的栅极介电层100，如此一来，每个区中的栅极介电层100由相同材料形成，并可同时形成栅极电极102，如此一来，每个区中的栅极电极102由相同材料形成。在一些实施例中，可通过不同制程形成每个区中的栅极介电层100，如此一来栅极介电层100可具有不同材料与/或不同数量的层，且/或可通过不同制程形成每个区中的栅极电极102，如此一来栅极电极102可具有不同材料与/或不同数量的层。使用不同制程时，可使用各种遮蔽步骤以遮蔽与暴露适合的区。
填充第二凹槽98之后，可执行平坦化制程，例如化学机械平坦化，以移除栅极介电层100与栅极电极102的材料的多余部分，多余部分在第一层间介电质96、接触蚀刻停止层94与第一间隔物81的顶表面上。因此，栅极电极102的材料与栅极介电层100的多余部分形成结果中的鳍式场效晶体管的替换栅极结构。栅极电极102与栅极介电层100可合称为栅极结构。
在图21A至图21C中，再者，凹陷栅极结构(包含栅极介电层100与覆盖对应的栅极介电层100的栅极电极102)，如此一来，直接在栅极结构上与第一间隔物81的相对部分之间形成凹槽。在凹槽中填充栅极遮罩104，栅极遮罩104包含一或多个介电质材料层，例如氮化硅、氮氧化硅或类似者，接着通过平坦化制程移除在第一层间介电质96上方延伸的介电质材料的多余部分。后续形成的栅极触点(例如栅极触点114，关于图26A至图26C，在下文中论述)贯穿通过栅极遮罩104以接触凹陷的栅极电极102的顶表面。
在图22A至图22D中，蚀刻第一层间介电质96、接触蚀刻停止层94与第三介电层38以形成第三凹槽108，暴露磊晶源极/漏极区92与背侧通孔件36的表面。可通过非等向性蚀刻制程，例如反应离子蚀刻、中子束蚀刻或类似者，蚀刻第三凹槽108。在一些实施例中，可使用第一蚀刻制程蚀刻第三凹槽108贯穿第一层间介电质96与接触蚀刻停止层94，以暴露磊晶源极/漏极区92，并可使用第二蚀刻制程蚀刻第三凹槽108贯穿第一层间介电质96、接触蚀刻停止层94与第三介电层38。第一蚀刻制程与第二蚀刻制程可使用分开的遮罩，例如光阻，以遮蔽部分第一层间介电质96，避免部分第一层间介电质96受到第一蚀刻制程与第二蚀刻制程的损害。在一些实施例中，蚀刻制程可过度蚀刻，因此第三凹槽108延伸至磊晶源极/漏极区92与/或背侧通孔件36中。
如图22B所绘示，第三凹槽108可只暴露最顶端的磊晶源极/漏极区92的表面。然而，在一些实施例中，例如图22D所绘示的实施例，第三凹槽108也可暴露磊晶源极/漏极区92的侧表面。暴露磊晶源极/漏极区92的侧表面与顶表面可增加磊晶源极/漏极区之间的接触面积并后续形成源极/漏极触点(例如第一源极/漏极触点112，关于图23A至图23D，在下文中论述)。此作法减少接触电阻并提升装置性能。
在形成第三凹槽108之后，可在磊晶源极/漏极区92上形成硅化物区110。在一些实施例中，先沉积能够与在底下的磊晶源极/漏极区92的半导体材料(例如硅、硅锗、锗)反应的金属(未分开地绘示)，以形成在磊晶源极/漏极区92的暴露部分上的硅化物区或锗化物区，例如镍、钴、钛、钽、铂(Pt)、钨、其他贵重金属、其他耐火金属、稀土金属或其合金。接着执行热退火制程以形成硅化物区110。接着移除未反应的部分沉积金属，例如使用蚀刻制程。虽然将硅化物区110称为硅化物区，硅化物区110也可以是锗化物区或硅锗化物区(例如包含硅化物与锗化物的区域)。在一个实施例中，硅化物区110包含硅化钛(TiSi)且具有约2纳米至约10纳米的厚度。
在图23A至图23D中，在第三凹槽中108形成第一源极/漏极触点112(也被称为接触栓塞)。第一源极/漏极触点112可包含一或多个层，例如阻障层、扩散层与填充材料。举例来说，在一些实施例中，第一源极/漏极触点112各包含一个阻障层与一个导体材料，且各电性耦合至底下的导体特征(例如磊晶源极/漏极区92)。第一源极/漏极触点112可透过硅化物区110，电性耦合至磊晶源极/漏极区92。阻障层可包含钛、氮化钛、钽、氮化钽或类似者。导体材料可以是铜、铜合金、银、金、钨、钴、铝、镍或类似者。可执行平坦化制程，例如化学金属平坦化，以从第一层间介电质96的表面移除多余材料。第一源极/漏极触点112可延伸至在磊晶源极/漏极区92的顶表面上的硅化物区110，如图23B所绘示，也可围绕磊晶源极/漏极区92的顶表面与侧表面，如图23D所绘示。第一源极/漏极触点112与磊晶源极/漏极区92的接触面积的增加减少第一源极/漏极触点112与磊晶源极/漏极区92之间的接触电阻，此作法提升装置效能。如图23B所绘示，第一源极/漏极触点112可连接特定磊晶源极/漏极区92至背侧通孔件36，而其他的磊晶源极/漏极区92未通过第一源极/漏极触点112连接至背侧通孔件36。
在图24A至图24C中，在第一层间介电质96与栅极遮罩104上沉积第二层间介电质106。在一些实施例中，第二层间介电质106是通过流动式化学气相沉积形成的可流动的薄膜。在一些实施例中，第二层间介电质106由介电质材料，例如磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、未掺杂硅玻璃或类似者形成，并可通过任何合适的方法，例如化学气相沉积、电浆增强化学气相沉积或类似者，沉积第二层间介电质106。
在图25A至图25C中，蚀刻第二层间介电质106与栅极遮罩104以形成第四凹槽111，暴露第一源极/漏极触点112与/或栅极结构的表面。可使用非等向性蚀刻制程，例如反应离子蚀刻、中子束蚀刻或类似者，以形成第四凹槽111。在一些实施例中，可使用第一蚀刻制程蚀刻第四凹槽111贯穿第二层间介电质106，且可使用第二蚀刻制程蚀刻第四凹槽111贯穿栅极遮罩104。可在第二层间介电质106上形成遮罩，例如光阻，并图案化遮罩以遮蔽部分第二层间介电质106，避免部分第二层间介电质106受到第一蚀刻制程与第二蚀刻制程的损害。在一些实施例中，蚀刻制程可过度蚀刻，因此，第四凹槽111延伸至第一源极/漏极触点112与/或栅极结构中。虽然图25C绘示在各种实施例中，第四凹槽111在同一个截面中暴露第一源极/漏极触点112与栅极结构，可在不同的截面中暴露第一源极/漏极触点112与栅极结构，因而减少后续形成的触点短路的风险。
在图26A至图26C中，在第四凹槽111中形成第二源极/漏极触点113与栅极触点114(也被称为接触栓塞)。第二源极/漏极触点113与栅极触点114可各包含一或多个层，例如阻障层、扩散层与填充材料。举例来说，在一些实施例中，第二源极/漏极触点113与栅极触点114各包含一个阻障层与一个导体材料，且各电性耦合至底下的导体特征(例如栅极电极102与/或第一源极/漏极触点112)。栅极触点114可电性耦合至栅极电极102，且第二源极/漏极触点113可透过第一源极/漏极触点112与硅化物区110，电性耦合至磊晶源极/漏极区92。阻障层可包含钛、氮化钛、钽、氮化钽或类似者。导体材料可以是铜、铜合金、银、金、钨、钴、铝、镍或类似者。可执行平坦化制程，例如化学金属平坦化，以从第二层间介电质106的表面移除多余材料。可将磊晶源极/漏极区92、鳍55的通道区68与栅极结构(包含栅极介电层100与栅极电极102)合称为晶体管结构109。可在装置层中形成晶体管结构109，晶体管结构109具有形成在晶体管结构109前侧的第一互连结构(例如前侧互连结构120，关于图27A至图27C，在下文中论述)与形成在晶体管结构109背侧的第一背侧互连结构116。虽然将装置层描述为具有鳍式场效晶体管，其他实施例可包含具有不同种类晶体管(例如平面场效晶体管、纳米场效晶体管、薄膜晶体管(thin film transistors，TFTs)或类似者)的装置层。
虽然图26A至图26C绘示延伸至各第一源极/漏极触点112的第二源极/漏极触点113，且第二源极/漏极触点113电性耦合至各磊晶源极/漏极区92，第二源极/漏极触点113可从特定的第一源极/漏极触点112省略。举例来说，如上文所论述，背侧通孔件36可透过第一源极/漏极触点112，电性耦合至一或多个磊晶源极/漏极区92。对这些特定的磊晶源极/漏极区92，第二源极/漏极触点113可被省略或可以是不电性连接至任何覆盖的导电线(例如第二导体特征部122的虚设触点，关于图27A至图27C，在下文中论述)。
图27A至图31C绘示制造晶体管结构109的前侧互连结构与额外的背侧互连结构的中间阶段。前侧互连结构与额外的背侧互连结构可各包含导体特征，这些导体特征电性连接至形成在基板50上的鳍式场效晶体管。图27A、28A、29A、30A与31A绘示图1中的参考截面A-A’。图27B、28B、29B、30B与31B绘示图1中的参考截面B-B’。图27C、28C、29C、30C、30D与31C绘示图1中的参考截面C-C’。在图27A至图31C中描述的步骤可应用在n型区与p型区两者中。
在图27A至图27C中，在第二层间介电质106上形成前侧互连结构120。可将前侧互连结构120称为前侧互连结构，因为前侧互连结构120形成在晶体管结构109的前侧上(例如晶体管结构109中，有主动装置形成的一侧)。
前侧互连结构120可包含一或多层形成在堆叠的第四介电层124中的第二导体特征部122。每个堆叠的第四介电层124可包含介电质材料，例如低介电常数材料、超低介电常数(extra low-k，ELK)材料或类似者。可通过适合的制程，例如化学气相沉积、原子层沉积、物理气相沉积、电浆增强化学气相沉积或类似者，沉积第四介电层124。
第二导体特征部122可包含导电线与互连导电线层的导体通孔件。导体通孔件可延伸贯穿其中一个第四介电层124以提供导电线层之间的垂直连接。可通过任何可接受的制程，例如镶嵌制程、双重镶嵌制程或类似者，形成第二导体特征部122。
在一些实施例中，可使用镶嵌制程形成第二导体特征部122，在此镶嵌制程中，使用光刻与蚀刻技术的组合图案化分别的第四介电层124，以形成相对应的第二导体特征部122的图案的沟槽。可沉积可选的扩散层与/或附着层，接着可使用导体材料填充沟槽。适合用于阻障层的材料包含钛、氮化钛、氧化钛、钽、氮化钽、其组合或类似者，且适合用于导体材料的材料包含铜、银、金、钨、铝、其组合或类似者。在一个实施例中，可通过沉积铜晶种层或铜合金晶种层以形成第二导体特征部122，并通过电镀填充沟槽。可使用化学机械平坦化或类似者，从分别的第四介电层124的表面移除多余的导电材料，并在后续制程中，平坦化第四介电层124与第二导体特征部122的表面。
在图27A至图27C中，绘示在前侧互连结构120中的五层第二导体特征部122与第四介电层124。然而，应知道前侧互连结构120可包含置于任何数量的第四介电层124中的任何数量的第二导体特征部122。前侧互连结构120可电性连接至栅极触点114与第二源极/漏极触点113以形成功能电路。在一些实施例中，通过前侧互连结构120形成的功能电路可包含逻辑电路、记忆体电路、影像感测器电路或类似者。
在图28A至图28C中，通过第二接合层152A与第三接合层152B(合称为接合层152)，将第二载体基板150接合至前侧互连结构120的顶表面。第二载体基板150可以是玻璃基板、陶瓷基板、晶圆(例如硅晶圆)或类似者。第二载体基板150可在后续制程期间完成的装置中，提供结构支持。
在各种实施例中，可使用适合的技术，例如介电质对介电质接合或类似者，将第二载体基板150接合至前侧互连结构120。介电质对介电质接合可包含在前侧互连结构120上沉积第二接合层152A。在一些实施例中，第二接合层152A包含通过化学气相沉积、原子层沉积、物理气相沉积或类似者沉积的氧化硅(例如高密度电浆氧化物或类似者)。第三接合层152B可同样为在接合之前，形成在第二载体基板150的表面上的氧化物层，可使用化学气相沉积、原子层沉积、物理气相沉积、热氧化或类似者形成第三接合层152B。其他合适的材料可用于第二接合层152A与第三接合层152B。
介电质对介电质接合制程可应用在对一个或多个第二接合层152A与第三接合层152B的表面处理。表面处理可包含电浆处理。可在真空环境中执行电浆处理。在电浆处理之后，表面处理可还包含清洗制程(例如使用去离子水或类似者润湿)，此清洗制程可应用在一个或多个接合层152。接着将第二载体基板150与前侧互连结构120对准，并将两者朝另一者的方向按压以开始第二载体基板150至前侧互连结构120的预接合。可在室温下执行预接合(例如约摄氏21度至约摄氏25度)。在预接合之后，可通过例如加热前侧互连结构120、第二介电层168与第二载体基板150至约摄氏170度，应用退火制程。
在图28A至图28C中，再者，在将第二载体基板15接合至前侧互连结构120之后，可翻转装置，如此一来，晶体管结构109的背侧朝向上方。可将晶体管结构109的背侧称为晶体管结构109的前侧的相对侧，晶体管结构109的前侧是有主动装置形成的一侧。
在图29A至图29C中，可将薄化制程应用至第一载体基板160与第一介电层162，以暴露第一背侧互连结构的第一导体特征部164。薄化制程可包含平坦化制程(例如机械研磨、化学机械平坦化或类似者)、回蚀制程、其组合或类似者。在一些实施例中，薄化制程可以是合适的蚀刻制程，例如等向性蚀刻制程(例如湿式蚀刻制程)、非等向性蚀刻制程(例如干式蚀刻制程)或类似者。如图29A至图29C所绘示，接着薄化第一载体基板160与第一介电层162、第一导体特征部164的背侧表面，并暴露第一介电层162。
在图30A至图30D中，在第一背侧互连结构166上形成第二背侧互连结构136。可将第二背侧互连结构136称为背侧互连结构，因为第二背侧互连结构136形成在晶体管结构109的背侧上(例如晶体管结构109中，有主动装置形成的该侧的相对侧)。第二背侧互连结构136可包含与前侧互连结构120相同或类似的材料，且使用与前侧互连结构120相同或类似的制程形成，在上文中的图27A至图27C论述。特定而言，第二背侧互连结构136可包含形成在第五介电层138中的堆叠的第三导体特征部140。第三导体特征部140可包含路由线(例如连接后续形成的接触垫与外部连接器的往来)。可进一步图案化第三导体特征部140以包含一或多个埋入的被动装置，例如电阻器、电容器、电感器或类似者。可将埋入的被动装置与第一导体特征部164、背侧通孔件36(例如电源导线)整合，以提供在鳍式场效晶体管背侧上的电路(例如电源电路)。
可通过后端(back-end-of-line，BEOL)制程形成第二背侧互连结构136，且与第一背侧互连结构166相比，可形成为更大的间距与临界尺寸。举例来说，第三导体特征部140的导电线可具有大于约30纳米或约30纳米至约1微米的间距、大于约15纳米的宽度与大于约15纳米的厚度。第三导体特征部140的导体通孔件可具有大于约15纳米的临界尺寸与大于约15纳米的高度。通过上述的前端制程形成第一背侧互连结构166，可将第一背侧互连结构166形成具有比第二背侧互连结构136更小的间距与临界尺寸，此作法减少装置尺寸并增加装置密度。此外，可将第一背侧互连结构166形成具有减少的装置缺陷。
图30D绘示一个第一导体特征部164、第二导体特征部122与第三导体特征部140具有锥状侧壁的实施例。如图30D所绘示，第一导体特征部164具有远离基板50的方向上渐缩的宽度。第三导体特征部140具有朝基板50的方向上渐缩的宽度。第二导体特征部122具有朝基板50的方向上渐缩的宽度。因为第一导体特征部164通过前端制程形成，而第三导体特征部140通过后端制程形成，第一导体特征部164与第三导体特征部140的侧壁朝相反方向渐缩。
在图31A至图31C中，在第二背侧互连结构136上形成钝化层144、球下金属层(under bump metallurgy，UBM)146与外部连接器148。钝化层144可包含聚合物，例如聚苯并恶唑(polybenzoxazoles，PBO)、聚酰亚胺、苯并环丁烯(benzocyclobutene，BCB)或类似者。或者，钝化层144可无机介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅或类似者。可通过例如化学气相沉积、物理气相沉积、原子层沉积或类似制程，沉积钝化层144。
形成球下金属层146，从钝化层144贯穿至第二背侧互连结构136中的第三导体特征部140，且在球下金属层146上形成外部连接器148。球下金属层146可包含通过电镀制程或类似制程所形成的一或多层铜、镍、金或类似者。在球下金属层146上形成外部连接器148(例如焊球)。外部连接器148的形成可包含将焊球放置在球下金属层146的暴露部分上，并接着回焊焊球。在一些实施例中，外部连接器148的形成包含执行电镀步骤以在最顶部的第三导体特征部140上形成焊接区，并接着回焊焊接区。球下金属层146与外部连接器148可用于提供输入/输出连接至其他电性元件，例如其他装置裸晶、再分布结构、印刷电路板(printed circuit board，PCB)、主机板或类似者。可将球下金属层146与外部连接器148称为背侧输入/输出垫片，这些垫片可提供信号、参考电压、电源电压与/或接地连接至上述的鳍式场效晶体管。
实施例可达成优势。举例来说，使用前端制程形成第一背侧互连结构允许第一背侧互连结构中的导体特征部具有较小的临界尺寸与更好的覆盖控制。此作法允许装置具有较小的面积、增加的装置密度与更少的装置缺陷。
本揭露的鳍式场效晶体管也可应用于纳米装置，例如纳米结构(例如纳米片、纳米线、环绕式栅极或类似者)场效晶体管。在纳米结构场效晶体管的实施例中，以通过图案化交替的通道层与牺牲层堆叠形成的纳米结构替换鳍。以与上述实施例相似的方式形成虚设栅极堆叠与源极/漏极区。在移除虚设栅极堆叠之后，可部分或完全移除通道区中的牺牲层。以与上述实施例相似的方式形成替换栅极结构。替换栅极结构可部分或完全填充移除牺牲层之后形成的开口，且替换栅极结构可部分或完全围绕纳米结构场效晶体管的通道区中的通道层。以与上述实施例相似的方式形成层间介电质、至替换栅极结构的触点与源极/漏极区。可如同美国专利申请案第2016/0365414号所揭露，形成纳米结构装置，此专利申请案的全部内容以引用的方式并入本文中。
根据一些实施例，一种半导体装置包含：第一晶体管结构、第一背侧互连结构、电源导线与第一源极/漏极触点。第一晶体管结构在基板的前侧上。第一背侧互连结构在基板的背侧上，第一背侧互连结构包含第一导体特征部，具有锥状侧壁，锥状侧壁具有朝远离该基板的方向上渐缩的宽度。电源导线延伸贯穿基板，其中电源导线电性耦合至第一导体特征部。第一源极/漏极触点从电源导线延伸至第一晶体管结构的第一源极/漏极区。
根据一些实施例，第一晶体管结构包含半导体鳍，从基板延伸出，其中半导体装置还包含浅沟槽隔离结构，围绕半导体鳍，且其中电源导线延伸贯穿浅沟槽隔离结构。
根据一些实施例，半导体装置还包含第二背侧互连结构，在第一背侧互连结构上。第二背侧互连结构包含第二导体特征部，具有锥状侧壁，第二背侧互连结构的锥状侧壁具有朝基板的方向上渐缩的宽度。
根据一些实施例，第一源极/漏极触点通过第一硅化物区电性耦合至第一源极/漏极区的顶表面。
根据一些实施例，第一源极/漏极触点围绕第一源极/漏极区的侧壁。
根据一些实施例，第一晶体管结构包含栅极结构，其中半导体装置还包含第一层间介电质，其中第一层间介电质围绕栅极结构，且其中第一层间介电质的顶表面与第一源极/漏极触点的顶表面齐平。
根据一些实施例，半导体装置还包含第一介电层与第二介电层，第二介电层在基板与第一背侧互连结构之间，其中第一介电层以介电质对介电质接合的方式接合至第二介电层。
根据一些实施例，一种制造半导体装置的方法包含：将第一背侧互连结构接合至半导体基板。在半导体基板上形成半导体鳍。在半导体基板上形成浅沟槽隔离区且围绕半导体鳍。蚀刻浅沟槽隔离区与半导体基板以形成第一凹槽，第一凹槽暴露第一背侧互连结构的第一导体特征部。以及，在第一凹槽中形成导体通孔件，其中导体通孔件电性耦合至第一导体特征部。
根据一些实施例，导体通孔件包含电源导线。
根据一些实施例，将第一背侧互连结构接合至半导体基板包含在第一介电层与第二介电层之间形成介电质对介电质接合，第一介电层在第一背侧互连结构上，第二介电层在半导体基板上。
根据一些实施例，上述的方法还包含蚀刻第一介电层与第二介电层以形成第一凹槽，第一凹槽暴露第一背侧互连结构的第一导体特征部。
根据一些实施例，上述的方法还包含将第一背侧互连结构接合至半导体基板之后，薄化半导体基板。
根据一些实施例，上述的方法还包含在半导体基板上执行掺杂剂植入制程，以在半导体基板中形成富含掺杂剂区。薄化半导体基板包含在半导体基板上执行热制程，以沿着富含掺杂剂区将半导体基板分开。
根据一些实施例，上述的方法还包含在第一背侧互连结构上形成第二背侧互连结构。第一导体特征部具有侧壁，第一导体特征部的侧壁具有朝远离基板的方向上渐缩的宽度。第二背侧互连结构包含第二导体特征部，第二导体特征部具有侧壁，第二导体特征部的侧壁具有朝基板的方向上渐缩的宽度。
根据一些实施例，一种制造半导体装置的方法包含：在第一基板上形成第一背侧互连结构。将第一背侧互连结构接合至第二基板。形成导体通孔件延伸贯穿第二基板，导体通孔件电性耦合至第一背侧互连结构的第一导体特征部。在第二基板上形成第一晶体管结构。形成从第一晶体管结构的第一源极/漏极区延伸至导体通孔件的第一源极/漏极触点。
根据一些实施例，上述的方法还包含在第一晶体管结构上形成前侧互连结构。
根据一些实施例，上述的方法还包含：在形成前侧互连结构之后移除第一基板。在第一背侧互连结构上形成第二背侧互连结构。
根据一些实施例，上述的方法还包含：形成第一鳍在该第二基板中。形成浅沟槽隔离区以围绕第一鳍。形成导电通孔件包含蚀刻浅沟槽隔离区与第二基板以形成第一凹槽，第一凹槽暴露第一导体特征部。
根据一些实施例，形成导电通孔件还包含：在第一凹槽中，沿着浅沟槽隔离的侧壁区与第二基板沉积衬垫层，衬垫层包含氧化硅。以及在衬垫层上沉积导体填充材料，导体填充材料包含钨。
根据一些实施例，第一背侧互连结构接合至第二基板包含在第一介电层与第二介电层之间形成介电质对介电质接合。第一介电层在第二基板上。第二介电层在第一背侧互连结构上。导电通孔件延伸贯穿第一介电层与第二介电层，且导电通孔件为电源导线。
前文概述数种实施例的特征，因而本领域熟悉技艺者可更理解本揭露内容的态样。熟悉此项技艺者应当理解，熟悉此项技艺者可轻易地使用本揭露内容作为设计或修改其他制程及结构的基础，以实现本文介绍的实施例的相同目的及/或达成相同优点。熟悉此项技艺者亦应当认识到，这些效构造不脱离本揭露内容的精神及范围，且在不脱离本揭露内容的精神及范围的情况下，熟悉此项技艺者可在此文中进行各种改变、替换及变更。

Claims (1)

1.一种半导体装置，其特征在于，包含：
一第一晶体管结构，在一基板的一前侧上；
一第一背侧互连结构，在该基板的一背侧上，该第一背侧互连结构包含多个第一导体特征部，具有多个锥状侧壁，所述多个锥状侧壁具有朝远离该基板的一方向上渐缩的多个宽度；
一电源导线，延伸贯穿该基板，其中该电源导线电性耦合至该第一导体特征部；及
一第一源极/漏极触点，从该电源导线延伸至该第一晶体管结构的一第一源极/漏极区。
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