CN114334827A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供衬底，衬底包括相邻的第一区域和第二区域，第一区域和第二区域上形成有堆叠结构，第一区域、第二区域的堆叠结构以及衬底构成第一开口；在第一开口底面和侧壁形成第一介电层，第一介电层之间具有第二开口；在第二开口中形成第二介电层；形成源漏掺杂层；去除源漏掺杂层和第二介电层之间的第一介电层，形成露出源漏掺杂层中靠近第二介电层的侧壁的凹槽；在凹槽中形成接触插塞。本申请实施例所述接触插塞与源漏掺杂层的顶面、以及源漏掺杂层靠近所述第二介电层的侧壁和远离所述第二介电层的侧壁接触，接触插塞和源漏掺杂层的接触电阻较小，使得半导体结构的电学性能好。

Description

半导体结构及其形成方法
技术领域
本申请实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如纳米线晶体管。纳米线晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，纳米线晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
为了进一步提高半导体结构的集成度，提出了Forksheet晶体管，其是FinFET和纳米线晶体管之后的选择，其因复杂的双边鳍状结构用介电墙(wall)隔开。
发明内容
本申请实施例解决的问题是提供一种半导体结构及其形成方法，降低接触插塞和源漏掺杂层的接触电阻，优化半导体结构的电学性能。
为解决上述问题，本申请实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括相间隔的第一区域和第二区域，所述第一区域和第二区域上形成有堆叠结构，所述第一区域的堆叠结构和第二区域的堆叠结构之间形成有第一开口；在所述第一开口的侧壁上形成第一介电层，所述第一介电层之间具有第二开口；在所述第二开口中形成第二介电层；形成所述第二介电层后，在所述堆叠结构中形成源漏掺杂层和覆盖所述源漏掺杂层的层间介质层；刻蚀所述层间介质层，形成沟槽，所述沟槽露出所述源漏掺杂层的顶面和远离所述第二介电层的侧壁；形成所述沟槽后，去除所述源漏掺杂层和第二介电层之间的所述第一介电层，形成凹槽；在所述沟槽和凹槽中形成接触插塞。
相应的，本申请实施例还提供一种半导体结构，包括：衬底，所述衬底包括相间隔的第一区域和第二区域；第一介电墙，位于所述第一区域和第二区域之间的所述衬底上；源漏掺杂层，沿所述第一介电墙的延伸方向分立于所述第一区域和第二区域的所述衬底上，且所述源漏掺杂层与所述第一介电墙间隔设置；接触插塞，位于所述源漏掺杂层和所述第一介电墙之间，且覆盖所述源漏掺杂层的顶面，以及源漏掺杂层远离所述第一介电墙的侧壁。
与现有技术相比，本申请实施例的技术方案具有以下优点：
本申请实施例所提供的半导体结构的形成方法中，所述第一区域和第二区域的所述堆叠结构与衬底构成第一开口，在第一开口侧壁形成第一介电层，所述第一介电层之间具有第二开口，所述第二介电层形成在所述第二开口中，在所述堆叠结构中形成源漏掺杂层和覆盖所述源漏掺杂层的层间介质层，相应的所述第一区域的源漏掺杂层和第二区域的源漏掺杂层通过第一介电层和第二介电层间隔开，刻蚀所述层间介质层，形成沟槽，所述沟槽露出所述源漏掺杂层的顶面和远离所述第二介电层的侧壁，去除所述源漏掺杂层和第二介电层之间的所述第一介电层，形成凹槽，所述凹槽露出所述源漏掺杂层中靠近所述第二介电层的侧壁；在所述沟槽和凹槽中形成接触插塞的过程中，所述接触插塞与源漏掺杂层的顶面、以及源漏掺杂层靠近所述第二介电层的侧壁和远离所述第二介电层的侧壁接触，所述接触插塞和所述源漏掺杂层的接触面积较大，从而所述接触插塞和源漏掺杂层的接触电阻较小，有利于提高半导体结构的电学性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图23是本申请实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图24和图25是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1至图3，图2为图1在aa处的剖面图，图3为图1在bb处的剖面图，提供衬底10，所述衬底10包括第一区域i和第二区域ii；沟道结构12，分立于所述第一区域i和第二区域ii中，且所述沟道结构12悬置于所述衬底10上，所述沟道结构12包括多个在所述衬底10表面法线方向上间隔排布的沟道层13；介电墙11，位于所述第一区域i的所述沟道结构12和第二区域ii的所述沟道结构12之间；栅极结构14，横跨所述沟道结构12和介电墙11，且覆盖所述沟道层13，以所述栅极结构14的延伸方向为横向；源漏掺杂层15，位于所述栅极结构14两侧，所述源漏掺杂层15与所述沟道层13延伸方向的两端相接触；接触插塞16，位于所述源漏掺杂层15的顶面和侧壁。
介电墙11位于第一区域i和第二区域ii的源漏掺杂层15之间，所述接触插塞16与所述源漏掺杂层15的顶面和源漏掺杂层15远离所述介电墙11的侧壁接触，所述接触插塞16与所述源漏掺杂层15的接触面积较小，半导体结构工作时，接触插塞16和源漏掺杂层15的导通电阻较大，导致半导体结构电学性能不佳。
为了解决技术问题，本申请实施例提供一种半导体结构的形成方法，所述第一区域和第二区域的所述堆叠结构与衬底构成第一开口，在第一开口侧壁形成第一介电层，所述第一介电层之间具有第二开口，所述第二介电层形成在所述第二开口中，在所述堆叠结构中形成源漏掺杂层和覆盖所述源漏掺杂层的层间介质层，相应的所述第一区域的源漏掺杂层和第二区域的源漏掺杂层通过第一介电层和第二介电层间隔开，刻蚀所述层间介质层，形成沟槽，所述沟槽露出所述源漏掺杂层的顶面和远离所述第二介电层的侧壁，去除所述源漏掺杂层和第二介电层之间的所述第一介电层，形成凹槽，所述凹槽露出所述源漏掺杂层中靠近所述第二介电层的侧壁；在所述沟槽和凹槽中形成接触插塞的过程中，所述接触插塞与源漏掺杂层的顶面、以及源漏掺杂层靠近所述第二介电层的侧壁和远离所述第二介电层的侧壁接触，所述接触插塞和所述源漏掺杂层的接触面积较大，从而所述接触插塞和源漏掺杂层的接触电阻较小，有利于提高半导体结构的电学性能。
为使本申请实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本申请实施例的具体实施例做详细的说明。
图4至图23是申请实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4和图5，图4为半导体结构的俯视图，图5为图4在AA处的剖面图，提供衬底100，所述衬底100包括相间隔的第一区域I和第二区域II，所述第一区域I和第二区域II上形成有堆叠结构102，所述第一区域I的堆叠结构102和第二区域II的堆叠结构102之间形成有第一开口106。
本实施例中，第一区域I用于形成第一型晶体管，第二区域II用于形成第二型晶体管，第一型晶体管和第二型晶体管的导电类型不同。具体的，第一型晶体管为PMOS(Positive Channel Metal Oxide Semiconductor)，第二型晶体管为NMOS(Negativechannel Metal Oxide Semiconductor)。
衬底100用于为后续形成叉型栅极晶体管(Forksheet)提供工艺平台。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
需要说明的是，所述衬底100包括多个间隔的器件区，所述第一区域I和第二区域II位于器件区中。本实施例中，相邻器件区中靠近的区域同时为第一区域I或者同时为第二区域II。其他实施例中，相邻器件区中靠近的区域还可以一个为第一区域，一个为第二区域。
提供衬底100的步骤中，在所述堆叠结构102和所述衬底100之间形成有鳍部105。
本实施例中，鳍部105的材料与衬底100的材料相同。其他实施例中，鳍部的材料还可以和衬底的材料不相同。
所述鳍部105用于将所述沟道叠层101与所述衬底100间隔设置，且为鳍部105之间的衬底100上形成隔离结构提供工艺空间。
提供衬底100的步骤中，所述堆叠结构102包括：多个沟道叠层101，所述沟道叠层101包括牺牲层1011和位于所述牺牲层1011上的沟道层1012。
沟道叠层101用于为后续沟道层1012悬空设置提供工艺基础。牺牲层1011用于支撑沟道层1012，为后续沟道层1012的间隔悬空设置提供工艺条件，也用于为后续形成的栅极结构占据空间位置。
在半导体结构工作时，所述沟道层1012用作沟道区。
本实施例中，沟道层1012的被刻蚀难度大于牺牲层1011的被刻蚀难度，后续在去除牺牲层1011时，沟道层1012不易受损伤。
本实施例中，沟道层1012的材料包括硅；牺牲层1011的材料包括锗化硅。其他实施例中，沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，牺牲层的材料相应还可以为硅。
需要说明的是，所述堆叠结构102还包括：顶部牺牲层127，所述顶部牺牲层127和牺牲层1011一同为后续形成栅极结构占据空间位置，从而后续形成在顶部的沟道层1012上的栅极结构较厚，半导体结构工作时，所述栅极结构对最顶部的沟道层1012的控制能力较强，有利于提高半导体结构的电学性能。
本实施例中，所述第一开口106为后续形成第一介电层和第二介电层提供工艺空间。
需要说明的是，提供衬底100的步骤中，在所述堆叠结构102和所述鳍部105之间形成有底部牺牲层104。
底部牺牲层104为后续形成的隔离层占据空间位置。
所述底部牺牲层104的耐刻蚀度小于所述牺牲层1011的耐刻蚀度，后续去除所述底部牺牲层104的步骤中，所述牺牲层1011不易受损伤，使得栅极结构的形成区域不易减小。
具体的，所述底部牺牲层104的材料包括锗化硅，所述底部牺牲层104中锗离子的浓度大于所述牺牲层104中锗离子的浓度。
本实施例中，提供衬底100的步骤中，所述衬底100中还形成有电源轨道线103，所述电源轨道线103为长条形结构，所述电源轨道线103和堆叠结构102的延伸方向相平行。
电源轨道线103用于为芯片的不同组件提供电源。本实施例中，所述电源轨道线103位于所述衬底100中，所述电源轨道线103为埋入式电源轨(Buried Power Rails，BPR)，有利于释放后段互连的布线资源，并且有利于降低标准单元的高度，以满足持续不断的逻辑芯片微缩的需要，此外，埋入式电源轨采用节距微缩而增加后段(Back End of Line，BEOL)电阻的技术，还有利于提供较低的电阻局部电流分布。
所述电源轨道线103的材料为导电材料。本实施例中，电源轨道线103的材料为金属材料，包括Co、W、Ni和Ru中的一种或多种。所述电源轨道线103的材料的电阻率低，有利于改善RC延迟、提高芯片的处理速度。
本实施例中，所述电源轨道线103的顶部形成有盖帽层107。
在半导体结构的形成过程中，所述盖帽层107用于保护所述电源轨道线103不易受损伤。
具体的，所述盖帽层107的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述盖帽层107的材料包括：氮化硅。
本实施例中，所述电源轨道线103的侧壁与衬底100之间还形成有绝缘层108，所述绝缘层108用于实现所述电源轨道线103与衬底100之间的绝缘。因此，绝缘层108的材料为绝缘材料，例如：氧化硅、氮氧化硅或氮化硅等材料。
本实施例中，提供衬底100的步骤中，所述鳍部105之间的所述衬底100上形成有隔离结构109，所述隔离结构109的顶面低于或齐平于所述底部牺牲层104的底面。
隔离结构109的顶部低于或齐平于鳍部105的顶面，使得后续去除底部牺牲层104的工艺窗口较大。
隔离结构109用于电隔离相邻所述鳍部105。本实施例中，所述隔离结构109的材料包括：氧化硅。
具体的，所述第一开口106由隔离结构109、堆叠结构102以及底部牺牲层104围成。
参考图6，在所述第一开口106的侧壁形成第一介电层111，所述第一介电层111之间具有第二开口110。
所述第二开口110为后续形成第二介电层提供工艺空间。所述第一介电层111占据后续用于形成凹槽的区域。
本实施例中，所述第一介电层111的耐刻蚀度小于所述第二介电层的耐刻蚀度，后续去除所述第一介电层111的步骤中，所述第二介电层不易受损伤。
具体的，所述第一介电层111的材料包括氧化硅和氮氧化硅中的一种或两种。本实施例中，所述第一介电层111的材料包括氧化硅。氧化硅的应力较小，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一介电层111的工艺难度和工艺成本。
需要说明的是，第一介电层111的致密度小于所述隔离结构109的致密度，从而后续去除所述第一介电层111的过程中，所述隔离结构109不易受损伤。
需要说明的是，形成所述第一介电层111的步骤中，以平行于所述衬底100表面，且垂直于所述堆叠结构102的延伸方向为横向，所述第一介电层111的横向尺寸不宜过大也不宜过小。后续在第二开口110中形成第二介电层，在所述堆叠结构102中形成源漏掺杂层和覆盖所述源漏掺杂层的层间介质层；刻蚀所述层间介质层，形成沟槽，所述沟槽露出所述源漏掺杂层的顶面和远离所述第二介电层的侧壁；形成所述沟槽后，去除所述源漏掺杂层和第二介电层之间的所述第一介电层，形成凹槽，所述凹槽露出所述源漏掺杂层中靠近所述第二介电层的侧壁，在所述沟槽和凹槽中形成接触插塞。若所述第一介电层111的横向尺寸过小，所述源漏掺杂层和第二介电层之间的所述第一介电层111不易被去除，相应的所述凹槽不易形成，形成接触插塞的过程中，接触插塞不易形成在第二介电层和源漏掺杂层之间，导致接触插塞仅与源漏掺杂层的顶面和源漏掺杂层远离第二介电层的侧壁接触，所述接触插塞和所述源漏掺杂层的接触面积较小，所述接触插塞和源漏掺杂层的接触电阻较大，所述半导体结构的电学性不佳。若所述第一介电层111的横向尺寸过大，会过多占用第一开口106的横向尺寸，导致所述第二开口110的横向尺寸过小，相应的，后续形成在第二开口110中的第二介电层的横向尺寸过小，后续所述第二介电层电隔离第一区域I中的接触插塞和第二区域II中的接触插塞的效果较差，第一区域I中的接触插塞和第二区域II中的接触插塞易桥接，导致半导体结构的电学性能不佳。本实施例中，形成所述第一介电层111的步骤中，所述第一介电层111的横向尺寸为3纳米至20纳米。
本实施例中，所述第一介电层111形成在第一开口106的侧壁上，相应的所述第一区域I的堆叠结构102和第二区域II的堆叠结构102之间部分的隔离结构109暴露，从而后续形成在第二开口111中的第二介电层与隔离结构109接触，后续去除所述源漏掺杂层和第二介电层之间的所述第一介电层111的过程中，所述第二介电层底部不易形成连通第一区域I的源漏掺杂层和第二区域II的源漏掺杂层的通道，相应的，在所述沟槽和凹槽中形成接触插塞的过程中，所述第二介电层使得所述第一区域I的接触插塞和第二区域II的接触插塞不易桥接，有利于提高半导体结构的电学性能。
形成所述第一介电层111的步骤包括：形成保形覆盖所述第一开口106侧壁和底面的第一介电材料层(图中未示出)；去除所述第一开口106底面的所述第一介电材料层，剩余的位于所述第一开口106侧壁的所述第一介电材料层作为第一介电层111。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述第一介电材料层。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高第一介电材料层的厚度均一性，使第一介电材料层的能够保形覆盖在所述第一开口106的底面和侧壁；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好。在其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述第一介电材料层。
本实施例中，采用干法刻蚀工艺去除所述第一开口106底面的所述第一介电材料层。具体地，采用无掩膜干法刻蚀工艺。无掩膜干法刻蚀工艺具有各向异性刻蚀的特性，有利于保证将所第一开口106底部的第一介电材料层完全去除的同时，对其他膜层结构的损伤较小，而且有利于避免对第一介电材料层横向刻蚀，从而所述第一介电层111的横向尺寸较大，后续过程中，第一介电层111易去除，有利于提高凹槽的形成质量，相应的形成在凹槽中的接触插塞的形成质量较好，使得所述源漏掺杂层和接触插塞的接触电阻较小，有利于提高半导体结构的电学性能。此外，无掩膜干法刻蚀工艺能够省去一张光罩(mask)，降低了形成所述第一介电层111的工艺成本。
具体的，本实施例中，所述第二开口110由所述隔离结构109和第一介电层111围成。
需要说明的是，采用原子层沉积工艺形成所述第一介电材料层的步骤中，所述第一介电材料层还形成在所述堆叠结构102的顶面和远离所述第二开口110的侧壁上。
相应的，所述第一介电层111还形成在所述堆叠结构102远离所述第一开口110的侧壁上。
在其他实施例中，在所述第一开口的侧壁上形成第一介电层的步骤中，所述第一介电层还形成在所述第一开口的底面。
所述第一开口底面和侧壁的所述第一介电层可以在一步中形成，免去了去除所述第一开口底面的第一介电层，简化了工艺步骤，有利于提高半导体结构的形成效率。
参考图7，在所述第二开口110中形成第二介电层112。
后续在所述堆叠结构102中形成源漏掺杂层和覆盖所述源漏掺杂层的层间介质层，相应的，所述第一区域I的源漏掺杂层和第二区域II的源漏掺杂层通过第一介电层111和第二介电层112间隔开；刻蚀所述层间介质层，形成沟槽，所述沟槽露出所述源漏掺杂层的顶面和远离所述第二介电层112的侧壁；形成所述沟槽后，去除所述源漏掺杂层和第二介电层之间的所述第一介电层，形成凹槽，所述凹槽露出所述源漏掺杂层中靠近所述第二介电层112的侧壁，在所述沟槽和凹槽中形成接触插塞。第二介电层112用于电隔离第一区域I中的接触插塞和第二区域II中的接触插塞，使得第一区域I中的接触插塞和第二区域II中的接触插塞之间不易桥接，提高半导体结构的电学性能。
具体的，所述第二介电层112的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述第二介电层112的材料包括氮化硅，氮化硅是工艺常用的介电材料，有利于提高第二介电层112的工艺兼容性，降低第二介电层112的形成难度。
在所述第二开口110中形成第二介电层112的步骤包括：形成保形覆盖所述堆叠结构102和第二开口110的第二介电材料层；去除露出所述第二开口110的所述第二介电材料层，剩余的位于所述第二开口110中的所述第二介电材料层作为第二介电层112。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述第二介电材料层。原子层沉积工艺包括进行多次的原子层沉积循环，沉积所得薄膜可以达到单层原子的厚度，使第二介电材料层中不易存在空隙，从而第二介电材料层能够保形覆盖在所述第二开口110的底面和侧壁，提高所述第二介电材料层的成膜质量，相应的所述第二介电层112的形成质量较好。在其他实施例中，还可以采用化学气相沉积工艺(ChemicalVapor Deposition，CVD)形成所述第二介电材料层。
本实施例中，采用各向同性刻蚀工艺去除露出所述第二开口110的所述第二介电材料层，剩余的位于所述第二开口110中的所述第二介电材料层作为第二介电层112。
需要说明的是，去除露出所述第二开口110的所述第二介电材料层的过程中，还去除露出所述第二开口110的第一介电层111。
本实施例中，各向同性刻蚀工艺包括湿法刻蚀工艺。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
需要说明的是，以平行于所述衬底100表面，且垂直于所述堆叠结构102的延伸方向为横向，形成所述第二介电层112的步骤中，所述第二介电层112的横向尺寸不宜过大也不宜过小。若所述第二介电层112的横向尺寸过大，相应的，所述第一介电层111的横向尺寸需要较小，后续所述源漏掺杂层和第二介电层112之间的所述第一介电层111不易被去除，相应的所述凹槽不易形成，形成接触插塞的过程中，接触插塞不易形成在第二介电层112和源漏掺杂层之间，导致接触插塞仅与源漏掺杂层的顶面和源漏掺杂层远离第二介电层112的侧壁接触，所述接触插塞和所述源漏掺杂层的接触面积较小，所述接触插塞和源漏掺杂层的接触电阻较大，导致所述半导体结构的电学性不佳；此外，会占用过多的衬底100表面的横向尺寸，相应的，导致衬底100表面的平面利用率不高，降低半导体结构的集成度。若所述第二介电层112的横向尺寸过小，后续所述第二介电层112电隔离第一区域I中的接触插塞和第二区域II中的接触插塞的效果较差，第一区域I中的接触插塞和第二区域II中的接触插塞易桥接，导致半导体结构的电学性能不佳。本实施例中，所述第二介电层112的横向尺寸3纳米至30纳米。
所述半导体结构的形成方法还包括：形成所述第二介电层112后，去除所述底部牺牲层104；去除所述底部牺牲层104后，在所述堆叠结构102露出的所述鳍部105、隔离结构109以及盖帽层107上形成隔离材料层；回刻蚀部分厚度的所述隔离材料层，形成隔离层126，所述隔离层126的顶面低于或齐平于所述堆叠结构102的底面。
所述隔离层126用于电隔离鳍部105和后续形成栅极结构。
参考图8，所述半导体结构的形成方法包括：形成所述第二介电层112后，形成所述源漏掺杂层前，形成横跨所述堆叠结构102、第一介电层111和第二介电层112的伪栅结构113，所述伪栅结构113覆盖所述堆叠结构102的部分顶壁和部分侧壁。
伪栅结构113为后续制程中形成栅极结构占据空间位置。
本实施例中，伪栅结构113包括保形覆盖沟道叠层101的部分顶面和部分侧壁的伪栅氧化层(图中未示出)和位于伪栅氧化层上的伪栅层(图中未示出)。
本实施例中，伪栅氧化层的材料包括氧化硅。其他实施例中，伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，伪栅层的材料包括多晶硅。其他实施例中，伪栅层的材料还可以为非晶碳。
需要说明的是，提供基底的步骤中，所述伪栅结构113的侧壁上形成有栅极侧墙层(图中未示出)。
所述栅极侧墙层用于限定后续形成的源漏掺杂层的形成位置，在后续半导体结构的形成过程中，还用于保护所述伪栅结构113的侧壁免受损伤。
所述栅极侧墙层的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
参考图9至图14，在所述堆叠结构102中形成源漏掺杂层114和覆盖所述源漏掺杂层114(如图13所示)的层间介质层115(如图13所示)。
在半导体结构工作时，源漏掺杂层114用于为沟道提供应力，提高沟道中载流子的迁移速率。
第二区域II用于形成NMOS，源漏掺杂层114用于作为NMOS的源极和漏极。在半导体结构工作时，源漏掺杂层114为沟道施加拉伸应力，拉伸沟道可以提高电子的迁移速率。
第一区域I用于形成PMOS，源漏掺杂层114用于作为PMOS的源极和漏极。在半导体结构工作时，源漏掺杂层114为沟道施加压缩应力，压缩沟道可以提高空穴的迁移率。
层间介质层115用于电隔离相邻器件。
本实施例中，所述层间介质层115的材料为绝缘材料。具体的，所述层间介质层115的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层115的工艺难度和工艺成本。
具体的，形成所述源漏掺杂层114和层间介质层115的步骤包括：
如图9和图10所示，图9为俯视图，图10为图9在CC处的剖面图，形成所述源漏掺杂层114的步骤包括：刻蚀所述伪栅结构113两侧的所述堆叠结构102，形成源漏开口116。
所述源漏开口116为后续形成源漏掺杂层提供工艺空间。所述源漏开口116露出所述隔离层126。
本实施例中，采用干法刻蚀工艺刻蚀所述伪栅结构113两侧的所述堆叠结构102，形成源漏开口116。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，能够获得相当准确的图形转换，有利于使所述源漏开口116的形貌满足工艺需求，且还有利于提高所述堆叠结构102的去除效率。且采用干法刻蚀工艺形成源漏开口116的过程中，能够以隔离层126的顶部为刻蚀停止位置，降低对其他膜层的损伤；而且，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀牺牲层1011和沟道层1012，简化了工艺步骤。
如图11所示，所述半导体结构的形成方法还包括：横向刻蚀所述源漏开口116露出的所述牺牲层111，形成侧壁凹槽117。
所述侧壁凹槽117为后续形成内侧墙层提供工艺空间。
本实施例中，采用各向同性刻蚀工艺去除所述源漏开口116露出的所述牺牲层111，形成侧壁凹槽117。具体的，所述各向同性刻蚀工艺包括湿法刻蚀工艺，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
如图12所示，在所述侧壁凹槽117中形成内侧墙层118。
内侧墙层118用于电隔离后续形成的源漏掺杂层和栅极结构。
本实施例中，所述内侧墙层118的材料为低K介质材料。低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)。低K介质材料绝缘性能优越。能够降低后续形成在内侧墙层118两侧的栅极结构和源漏掺杂层之间的电学耦合效应，进而减小寄生电容，提高晶体管结构的电学性能。
具体的，所述内侧墙层118的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。本实施例中，所述内侧墙层118的材料包括掺杂碳的SiN或掺杂氧的SiN。
形成所述内侧墙层118的步骤包括：形成保形覆盖所述源漏开口116、侧壁凹槽117以及伪栅结构113的侧墙材料层(图中未示出)；去除所述源漏开口116以及所述伪栅结构113表面的所述侧墙材料层，剩余的位于所述侧壁凹槽117中的所述侧墙材料层作为内侧墙层118。
如图13和图14所示，图14为图13在DD处的剖面图，采用选择性外延生长工艺在所述源漏开口116中形成外延层，形成所述外延层的过程中，对所述外延层进行原位掺杂，形成源漏掺杂层114。
具体的，在所述伪栅结构113两侧的所述堆叠结构102中形成源漏掺杂层114。
采用选择性外延工艺形成所述外延层，以提高外延层形成质量和纯净度，并有利于提高所述外延层在源漏开口116的粘附性，通过选择性外延生长法得到的外延层纯度高、缺陷少，有利于提高所述源漏掺杂层114的形成质量。
继续参考图13和图14，所述半导体结构的形成方法还包括：形成所述源漏掺杂层114后，形成覆盖所述伪栅结构113侧部的所述层间介质层115，且所述层间介质层115露出所述伪栅结构113的顶部。
本实施例中，流动性化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)工艺形成所述层间介质层115。流动性化学气相沉积工艺具有良好的填充能力，有利于降低所述层间介质层115内形成空洞等缺陷的概率，提高层间介质层115的成膜质量。
参考图15和图16，所述半导体结构的形成方法还包括：形成所述层间介质层115后，去除所述伪栅结构113，在所述层间介质层115中形成栅极开口119。
所述栅极开口119为后续形成栅极结构提供工艺空间。
本实施例中，采用湿法刻蚀工艺去除所述伪栅结构113。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
本实施例中，所述伪栅结构113包括伪栅氧化层和伪栅层。伪栅氧化层的材料包括氧化硅，伪栅层的材料包括多晶硅。具体的，去除所述伪栅结构113的步骤中，采用的刻蚀溶液包括氨水和四甲基氢氧化铵溶液。
需要说明的是，所述半导体结构的形成方法还包括：去除所述伪栅结构113后，还去除所述牺牲层1011，形成通道120。
具体的，去除所述牺牲层1011的过程中，还去除顶部牺牲层127。
所述通道120为后续形成栅极结构提供工艺空间。
本实施例中，采用湿法刻蚀工艺去除所述牺牲层1011和顶部牺牲层127。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
具体的，所述牺牲层1011和顶部牺牲层127的材料均为锗化硅。相应的，湿法刻蚀工艺去除所述牺牲层1011和顶部牺牲层127的过程中，采用的刻蚀溶液为HCl溶液。
需要说明的是，去除所述伪栅结构113的步骤中，所述伪栅结构113的被刻蚀速率大于所述沟道层1012的被刻蚀速率；去除所述牺牲层1011和顶部牺牲层127的步骤中，所述牺牲层1011和顶部牺牲层127的被刻蚀速率大于所述沟道层1012的被刻蚀速率，使得所述沟道层1012不易受损伤。
参考图17，所述半导体结构的形成方法包括：去除所述栅极开口119和通道120露出的所述第一介电层111，露出所述第二介电层112的侧壁。
露出所述第二介电层112的侧壁，为后续在所述第二介电层112的侧壁上形成第三介电层做准备。
本实施例中，采用各向同性的干法刻蚀工艺去除所述栅极开口119和通道120露出的所述第一介电层111。各向同性的干法刻蚀工艺易去除所述沟道层1012和所述第二介电层112之间的所述第一介电层111，为后续在所述第二介电层112和沟道层1012之间形成第三介电层122提供工艺空间。
参考图18，在所述第二介电层112的侧壁上形成第三介电层122。
所述第三介电层122和第二介电层112作为阻断第一区域I的沟道层1012和第二区域II的沟道层1012的介电墙。与仅有第二介电层的情况相比，形成所述第三介电层能够降低第一区域的沟道层和第二区域的沟道层桥接的概率，提高半导体结构的电学性能。
具体的，所述第三介电层122的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述第三介电层122的材料包括：氮化硅。
在所述第二介电层112的侧壁上形成第三介电层122的步骤包括：形成保形覆盖所述栅极开口119、通道120和所述第二介电层112的第三介电材料层(图中未示出)；去除所述栅极开口119和通道120中的所述第三介电材料层，剩余的位于所述第二介电层112侧壁上的所述第三介电材料层作为第三介电层122。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述第三介电材料层。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高第三介电材料层的厚度均一性，使第三介电材料层的能够保形覆盖在所述栅极开口119、通道120和所述第二介电层112的表面；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述第三介电材料层的保形覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition,CVD)形成所述第三介电材料层。
本实施例中，采用湿法刻蚀工艺去除所述栅极开口119和通道120中的所述第三介电材料层。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
参考图19和图20，在所述栅极开口119和通道120中，形成栅极结构121。
在半导体结构工作时，所述栅极结构121用于控制沟道的开启与断开。所述栅极结构121形成在所述隔离层126上。
本实施例中，所述栅极结构121的材料包括镁钨合金。其他实施例中，所述栅极结构的材料还可以包括W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
相应的，形成所述栅极结构121的步骤中，所述栅极结构121横跨所述第二介电层112和第三介电层122。
所述半导体结构的形成方法还包括：形成所述栅极结构121前，在所述栅极开口119中形成栅介质层(图中未示出)。
所述栅介质层用于实现栅极结构121与沟道层1012之间的电隔离。需要说明的是，所述栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，所述栅介质层的材料包括HfO2。其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
参考图21，刻蚀所述层间介质层115，形成沟槽123，所述沟槽123露出所述源漏掺杂层114的顶面和远离所述第二介电层112的侧壁。
所述沟槽123为后续形成接触插塞提供工艺空间。
本实施例中，采用干法刻蚀工艺刻蚀所述层间介质层115，形成沟槽123。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，能够获得相当准确的图形转换，有利于使所述沟槽123的形貌满足工艺需求，且还有利于提高所述层间介质层115的去除效率。
需要说明的是，形成所述沟槽123的过程中，所述沟槽123还露出所述源漏掺杂层114中远离所述栅极结构121的侧壁。
所述沟槽123露出所述源漏掺杂层114远离所述栅极结构121的侧壁，后续形成在沟槽123中的接触插塞与所述源漏掺杂层114中远离所述栅极结构121的侧壁相接触，所述接触插塞与源漏掺杂层114的接触面积较大，有利于降低接触电阻。
参考图22，形成所述沟槽123后，去除所述源漏掺杂层114和第二介电层112之间的所述第一介电层111，形成凹槽124，所述凹槽124露出所述源漏掺杂层114中靠近所述第二介电层112的侧壁。
所述沟槽123露出所述源漏掺杂层114的顶面和远离所述第二介电层112的侧壁，去除所述源漏掺杂层114和第二介电层112之间的所述第一介电层111后，形成凹槽124，所述凹槽124露出所述源漏掺杂层114中靠近所述第二介电层112的侧壁；从而在所述沟槽123和凹槽124中形成接触插塞的过程中，所述接触插塞与所述源漏掺杂层114的顶面、以及源漏掺杂层114靠近第二介电层112的侧壁和源漏掺杂层114远离第二介电层112的侧壁接触，所述接触插塞和所述源漏掺杂层114的接触面积较大，从而所述接触插塞和源漏掺杂层114的接触电阻较小，有利于提高半导体结构的电学性能。
本实施例中，采用干法刻蚀工艺去除所述源漏掺杂层114和第二介电层112之间的所述第一介电层111，形成凹槽124，所述凹槽124露出所述源漏掺杂层114中靠近所述第二介电层112的侧壁。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，能够获得相当准确的图形转换，在去除所述第一介电层111的同时不易对第二介电层112造成损伤。且干法刻蚀工艺还有利于提高所述第一介电层111的去除效率。
本实施例中，所述第一介电层111的材料包括氧化硅，相应的，干法刻蚀去除所述源漏掺杂层114和第二介电层112之间的所述第一介电层111的过程中，采用的刻蚀气体包括氟化氢。
需要说明的是，本实施例中，所述隔离结构109的材料包括氧化硅，所述第一介电层111的材料包括氧化硅。所述第一介电层111的致密度小于所述隔离结构109的致密度，从而在去除所述第一介电层111的步骤中，所述隔离结构109不易受损伤。
参考图23，在所述沟槽123和凹槽124中形成接触插塞125。
所述接触插塞125用于将源漏掺杂层114与后段金属连接。从而在所述沟槽123和凹槽124中形成接触插塞125的过程中，接触插塞125形成所述源漏掺杂层114和所述第二介电层112之间、所述源漏掺杂层114的顶面以及源漏掺杂层114远离第二介电层112的侧壁，所述接触插塞125和所述源漏掺杂层114的接触面积较大，从而所述接触插塞125和源漏掺杂层114的接触电阻较小，有利于提高半导体结构的电学性能。
所述接触插塞125的材料为导电材料。具体的，所述导电材料包括W、Co、Cu和Al中的一种或多种。本实施例中，所述接触插塞125的材料为W，W的化学性质稳定，且形成工艺成熟，有利于控制半导体结构的形成质量，提高半导体结构的形成速率。
需要说明的是，本实施例中，所述接触插塞125的顶面低于或齐平于所述第二介电层112的顶部。
形成所述接触插塞125的步骤包括：在所述沟槽123和凹槽124中形成导电材料层(图中未示出)；去除高于所述第二介电层112的导电材料层，剩余的所述导电材料层作为接触插塞125。
需要说明的是，所述沟槽123还露出所述源漏掺杂层114中远离所述栅极结构121的侧壁，相应的，所述接触插塞125还与所述源漏掺杂层114中远离所述栅极结构121的侧壁接触。
相应的，本申请实施例还提供一种半导体结构。参考图24和图25，图24为在源漏掺杂层处平行于栅极结构的延伸方向的剖面图，图25为在栅极结构除，平行于栅极结构的延伸方向的剖面图，示出了本发明半导体结构一实施例的结构示意图。
半导体结构包括：衬底200，所述衬底200包括相间隔的第一区域I和第二区域II；第一介电墙212，位于所述第一区域I和第二区域II的所述衬底200上；源漏掺杂层214，沿所述第一介电墙212的延伸方向分立于所述第一区域I和第二区域II的所述衬底200上，且所述源漏掺杂层214与所述第一介电墙212间隔设置；接触插塞225，位于所述源漏掺杂层214和所述第一介电墙212之间，且覆盖所述源漏掺杂层214的顶面，以及源漏掺杂层214远离所述第一介电墙212的侧壁。
本申请实施例所提供的半导体结构中，源漏掺杂层214，沿所述第一介电墙212的延伸方向分立于所述第一区域I和第二区域II的所述衬底200上，且所述源漏掺杂层214与所述第一介电墙212间隔设置；接触插塞225，位于所述源漏掺杂层214和所述第一介电墙212之间，且覆盖所述源漏掺杂层214的顶面，以及源漏掺杂层214远离所述第一介电墙212的侧壁。与接触插塞仅覆盖源漏掺杂层的顶面，以及源漏掺杂层远离所述第一介电墙的侧壁的情况相比，本申请实施例所述接触插塞225和所述源漏掺杂层214的接触面积较大，从而所述接触插塞225和源漏掺杂层214的接触电阻较小，有利于提高半导体结构的电学性能。
本实施例中，第一区域I用于形成第一型晶体管，第二区域II用于形成第二型晶体管，第一型晶体管和第二型晶体管的导电类型不同。具体的，第一型晶体管为PMOS(Positive Channel Metal Oxide Semiconductor)，第二型晶体管为NMOS(Negativechannel Metal Oxide Semiconductor)。
本实施例中，衬底200为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
需要说明的是，所述衬底200包括多个间隔的器件区，所述第一区域I和第二区域II位于器件区中。本实施例中，相邻器件区中靠近的区域同时为第一区域I或者同时为第二区域II。其他实施例中，相邻器件区中靠近的区域还可以一个为第一区域，一个为第二区域。
在形成半导体结构的过程中，第一介电墙212用于电隔离第一区域I中的接触插塞225和第二区域II中的接触插塞225，使得第一区域I中的接触插塞225和第二区域II中的接触插塞225不易桥接，有利于提高半导体结构的电学性能。
具体的，所述第一介电墙212的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述第一介电墙212的材料包括氮化硅，氮化硅是工艺常用的介电材料，有利于提高第一介电墙212的工艺兼容性，降低第一介电墙212的形成难度。
需要说明的是，以平行于所述衬底200表面，且垂直于所述第一介电墙212的延伸方向为横向，所述第一介电墙212的横向尺寸不宜过大也不宜过小。若所述第一介电墙212的横向尺寸过大，会占用过多的衬底200表面的横向尺寸，相应的，导致衬底200表面的平面利用率不高，降低半导体结构的集成度；此外，若所述第一介电墙212的横向尺寸过大，会过多的占用第一区域I的源漏掺杂层214和第二区域II的源漏掺杂层214之间的横向区域，导致源漏掺杂层214和第一介电墙212之间的接触插塞225的横向尺寸较小，源漏掺杂层214和第一介电墙212之间的接触插塞225的形成难度较大，源漏掺杂层214和第一介电墙212之间的接触插塞225用于降低源漏掺杂层214和接触插塞225之间接触电阻的效果不显著，导致半导体结构的不易满足工艺需求。若所述第一介电墙212的横向尺寸过小，在所述第一介电墙212电隔离第一区域I中的接触插塞225和第二区域II中的接触插塞225的效果较差，第一区域I中的接触插塞225和第二区域II中的接触插塞225易桥接，导致半导体结构的电学性能不佳。本实施例中，所述第一介电墙212的横向尺寸为3纳米至30纳米。
所述源漏掺杂层214与所述第一介电墙212间隔设置，使得接触插塞225能够形成在所述源漏掺杂层214和第一介电墙212之间。
在半导体结构工作时，源漏掺杂层214用于为沟道提供应力，提高沟道中载流子的迁移速率。
第二区域II用于形成NMOS，源漏掺杂层214用于作为NMOS的源极和漏极。在半导体结构工作时，源漏掺杂层214为沟道施加拉伸应力，拉伸沟道可以提高电子的迁移速率。
第一区域I用于形成PMOS，源漏掺杂层214用于作为PMOS的源极和漏极。在半导体结构工作时，源漏掺杂层214为沟道施加压缩应力，压缩沟道可以提高空穴的迁移率。
所述接触插塞225用于将源漏掺杂层214与后段金属连接。
接触插塞225，位于所述源漏掺杂层214和所述第一介电墙212之间，且覆盖所述源漏掺杂层214的顶面，以及源漏掺杂层214远离所述第一介电墙212的侧壁。本实施例中，与接触插塞仅覆盖源漏掺杂层的顶面，以及源漏掺杂层远离所述第一介电墙的侧壁的情况相比，本申请实施例所述接触插塞225和所述源漏掺杂层214的接触面积较大，从而所述接触插塞225和源漏掺杂层214的接触电阻较小，有利于提高半导体结构的电学性能。
所述接触插塞225的材料为导电材料。具体的，所述导电材料包括W、Co、Cu和Al中的一种或多种。本实施例中，所述接触插塞225的材料为W，W的化学性质稳定，且形成工艺成熟，有利于控制半导体结构的形成质量，提高半导体结构的形成速率。
需要说明的是，所述源漏掺杂层214和第一介电墙212之间的所述接触插塞225的横向尺寸不宜过大也不宜过小。若所述横向尺寸过大，会占用过多的衬底200表面的横向尺寸，相应的，导致衬底200表面的平面利用率不高，降低半导体结构的集成度；此外，若所述横向尺寸过大，会占据所述第一介电墙212的形成区域，导致所述第一介电墙212的横向尺寸不易满足工艺需求，所述第一介电墙212电隔离第一区域I中的接触插塞225和第二区域II中的接触插塞225的效果较差，第一区域I中的接触插塞225和第二区域II中的接触插塞225易桥接，导致半导体结构的电学性能不佳。若所述横向尺寸过小，导致源漏掺杂层214和第一介电墙212之间的接触插塞225的横向尺寸较小，源漏掺杂层214和第一介电墙212之间的接触插塞225的形成难度较大，所述接触插塞225的形成质量较差，源漏掺杂层214和第一介电墙212之间的接触插塞225用于降低源漏掺杂层214和接触插塞225之间接触电阻的效果不显著，导致半导体结构不易满足工艺需求。本实施例中，所述源漏掺杂层214和第一介电墙212之间的所述接触插塞225的横向尺寸为3纳米至20纳米。
需要说明的是，本实施例中，所述接触插塞225的顶面低于或齐平于所述第一介电墙212的顶部。
需要说明的是，所述接触插塞225还与所述源漏掺杂层114中远离所述栅极结构121的侧壁接触。
所述半导体结构还包括：多个沟道层2012，悬置于所述衬底200上，所述沟道层2012的两端与所述源漏掺杂层214连接，多个沟道层2012，在所述衬底200表面法线方向上相间隔。
在半导体结构工作时，所述沟道层2012作为沟道区。
本实施例中，沟道层2012的材料包括硅。其他实施例中，沟道层的材料还可以包括锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
所述半导体结构还包括：第二介电墙211，位于所述第一介电墙212和所述沟道层2012之间。
所述第二介电墙211和第一介电墙212共同用于电隔离第一区域I的所述沟道层2012和第二区域II的所述沟道层2012，使得第一区域I的所述沟道层2012和第二区域II的所述沟道层2012不易桥接，有利于提高半导体结构的电学性能。
具体的，所述第二介电墙211的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述第第二介电墙211的材料包括：氮化硅。
需要说明的是，所述第二介电墙211的横向尺寸与所述源漏掺杂层214和第一介电墙212之间的所述接触插塞225的横向尺寸相同，为3纳米至20纳米。
所述半导体结构还包括：栅极结构221，横跨多个所述沟道层2012、第一介电墙212和第二介电墙，且覆盖所述沟道层2012。
在半导体结构工作时，所述栅极结构221用于控制沟道的开启与断开。所述栅极结构221三面包围所述沟道层212，栅极结构221对沟道的控制能力较强。
本实施例中，所述栅极结构221的材料包括镁钨合金。其他实施例中，所述栅极结构的材料还可以包括W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
所述半导体结构还包括：栅介质层(图未示)，位于所述栅极结构221和沟道层2012之间。
所述栅介质层用于实现栅极结构221与沟道层2012之间的电隔离。需要说明的是，所述栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，所述栅介质层的材料包括HfO2。其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
所述半导体结构还包括：内侧墙层(图中未示出)，位于所述源漏掺杂层214和栅极结构221之间。
内侧墙层用于电隔离源漏掺杂层214和栅极结构221。
本实施例中，所述内侧墙层的材料包括低K介质材料。低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)。低K介质材料绝缘性能优越。能够降低位于内侧墙层两侧的栅极结构221和源漏掺杂层214之间的电学耦合效应，进而减小寄生电容，提高晶体管结构的电学性能。
具体的，所述内侧墙层的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。本实施例中，所述内侧墙层的材料包括掺杂碳的SiN或掺杂氧的SiN。
所述半导体结构还包括：层间介质层215，覆盖所述接触插塞225的侧壁。
所述层间介质层215用于电隔离相邻器件。
本实施例中，所述层间介质层215的材料包括绝缘材料。具体的所述层间介质层215的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层215的工艺难度和工艺成本。
所述半导体结构还包括：鳍部205，位于所述栅极结构221和所述衬底200之间。
本实施例中，鳍部205的材料与衬底200的材料相同。其他实施例中，鳍部的材料还可以和衬底的材料不相同。
本实施例中，所述半导体结构还包括：电源轨道线203，位于所述衬底200中，所述电源轨道线203为长条形结构，所述电源轨道线203和第一介电墙212的延伸方向相平行。
电源轨道线203用于为芯片的不同组件提供电源。本实施例中，所述电源轨道线203位于所述衬底200中，所述电源轨道线203为埋入式电源轨(Buried Power Rails，BPR)，有利于释放后段互连的布线资源，并且有利于降低标准单元的高度，以满足持续不断的逻辑芯片微缩的需要，此外，埋入式电源轨采用节距微缩而增加后段(Back End of Line，BEOL)电阻的技术，还有利于提供较低的电阻局部电流分布。
所述电源轨道线203的材料为导电材料。本实施例中，电源轨道线203的材料为金属材料，包括Co、W、Ni和Ru中的一种或多种。所述电源轨道线203的材料的电阻率低，有利于改善RC延迟、提高芯片的处理速度。
本实施例中，所述电源轨道线203的顶部形成有盖帽层207。
所述盖帽层207用于保护所述电源轨道线203不易受损伤。
具体的，所述盖帽层207的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述盖帽层207的材料包括：氮化硅。
本实施例中，所述电源轨道线203的侧壁与衬底200之间还形成有绝缘层208，所述绝缘层208用于实现所述电源轨道线203与衬底200之间的绝缘。因此，绝缘层208的材料为绝缘材料，例如：氧化硅、氮氧化硅或氮化硅等材料。
半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。虽然本申请实施例披露如上，但本申请实施例并非限定于此。

Claims (24)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括相间隔的第一区域和第二区域，所述第一区域和第二区域上形成有堆叠结构，所述第一区域的堆叠结构和第二区域的堆叠结构之间形成有第一开口；
在所述第一开口的侧壁上形成第一介电层，所述第一介电层之间具有第二开口；
在所述第二开口中形成第二介电层；
形成所述第二介电层后，在所述堆叠结构中形成源漏掺杂层和覆盖所述源漏掺杂层的层间介质层；
刻蚀所述层间介质层，形成沟槽，所述沟槽露出所述源漏掺杂层的顶面和远离所述第二介电层的侧壁；
形成所述沟槽后，去除所述源漏掺杂层和第二介电层之间的所述第一介电层，形成凹槽；
在所述沟槽和凹槽中形成接触插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一开口的侧壁上形成第一介电层的步骤中，所述第一介电层还形成在所述第一开口的底面。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一介电层的步骤包括：
形成保形覆盖所述第一开口侧壁和底面的第一介电材料层；
去除所述第一开口底面的所述第一介电材料层，剩余的位于所述第一开口侧壁的所述第一介电材料层作为第一介电层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或者化学气相沉积工艺形成所述第一介电材料层。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺去除所述第一开口底面的所述第一介电材料层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，以平行于所述衬底表面，且垂直于所述堆叠结构的延伸方向为横向；
形成所述第一介电层的步骤中，所述第一介电层的横向尺寸为3纳米至20纳米。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介电层的材料包括：氧化硅和氮氧化硅中的一种或两种。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第二开口中形成第二介电层的步骤包括：
形成保形覆盖所述堆叠结构和第二开口的第二介电材料层；
去除露出所述第二开口的所述第二介电材料层，剩余的位于所述第二开口中的所述第二介电材料层作为第二介电层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或者化学气相沉积工艺形成所述第二介电材料层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，以平行于所述衬底表面，且垂直于所述堆叠结构的延伸方向为横向；
形成所述第二介电层的步骤中，所述第二介电层的横向尺寸为3纳米至30纳米。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二介电层的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺去除所述源漏掺杂层和第二介电层之间的所述第一介电层，形成凹槽。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，提供衬底的步骤中，所述堆叠结构包括：多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；
所述半导体结构的形成方法包括：形成所述第二介电层后，形成所述源漏掺杂层前，形成横跨所述堆叠结构、第一介电层和第二介电层的伪栅结构，所述伪栅结构覆盖所述堆叠结构的部分顶壁和部分侧壁；
形成所述源漏掺杂层的步骤包括：在所述伪栅结构两侧的所述堆叠结构中形成源漏掺杂层；
所述半导体结构的形成方法还包括：形成所述层间介质层后，去除所述伪栅结构，在所述层间介质层中形成栅极开口；去除所述牺牲层形成通道；在所述栅极开口和通道中，形成栅极结构。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法包括：形成所述栅极开口后，形成所述栅极结构前，去除所述栅极开口和通道露出的所述第一介电层，露出所述第二介电层的侧壁；
在所述第二介电层的侧壁上形成第三介电层；
形成所述栅极结构的步骤中，所述栅极结构横跨所述第二介电层和第三介电层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，采用各向同性的刻蚀工艺去除所述栅极开口和通道露出的所述第一介电层，露出所述第二介电层的侧壁。
16.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第三介电层的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
17.如权利要求14所述的半导体结构的形成方法，其特征在于，在所述第二介电层的侧壁上形成第三介电层的步骤包括：
形成保形覆盖所述栅极开口、通道和所述第二介电层的第三介电材料层；去除所述栅极开口和通道中的所述第三介电材料层，剩余的位于所述第二介电层侧壁上的所述第三介电材料层作为第三介电层。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺或者原子层沉积工艺形成所述第三介电材料层。
19.如权利要求17所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述栅极开口中的所述第三介电材料层。
20.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括相间隔的第一区域和第二区域；
第一介电墙，位于所述第一区域和第二区域之间的所述衬底上；
源漏掺杂层，沿所述第一介电墙的延伸方向分立于所述第一区域和第二区域的所述衬底上，且所述源漏掺杂层与所述第一介电墙间隔设置；
接触插塞，位于所述源漏掺杂层和所述第一介电墙之间，且覆盖所述源漏掺杂层的顶面，以及源漏掺杂层远离所述第一介电墙的侧壁。
21.如权利要求20所述的半导体结构，其特征在于，所述半导体结构还包括：多个沟道层，悬置于所述衬底上，所述沟道层的两端与所述源漏掺杂层连接，多个沟道层，在所述衬底表面法线方向上相间隔；
所述半导体结构还包括：第二介电墙，位于所述第一介电墙和所述沟道层之间；
所述半导体结构还包括：栅极结构，横跨多个所述沟道层、第一介电墙和第二介电墙，且覆盖所述沟道层的部分顶壁和部分侧壁。
22.如权利要求20或21所述的半导体结构，其特征在于，所述第一介电墙的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
23.如权利要求20或21所述的半导体结构，其特征在于，以平行于所述衬底表面，垂直于所述第一介电墙的延伸方向为横向，所述第一介电墙的横向尺寸为3纳米至30纳米。
24.如权利要求20或21所述的半导体结构，其特征在于，平行于所述衬底表面，垂直于所述第一介电墙的延伸方向为横向，所述源漏掺杂层和第一介电墙之间的所述接触插塞的横向尺寸为3纳米至20纳米。
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