CN114864496A - 半导体装置的形成方法 - Google Patents

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CN
China
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semiconductor
backside
substrate
workpiece
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黄柏瑜
吴以雯
李振铭
杨复凯
王美匀
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

提供半导体结构及其形成方法。在一实施例，一种例示方法包括：形成从基底的前侧延伸的鳍状结构；将鳍状结构的源极区凹陷以形成一源极开口；在源极开口的下方形成半导体插塞；从基底的背侧暴露半导体插塞；选择性移除基底的第一部分而未移除基底邻近半导体插塞的第二部分；在工件的底表面的上方形成背侧介电层；以背侧接触件替换半导体插塞；以及选择性移除基底的第二部分，以在背侧介电层与背侧接触件之间形成间隙。通过形成此间隙，可以有效地减少背侧接触件与邻近的栅极结构之间的寄生电容。

Description

半导体装置的形成方法
技术领域
本发明实施例涉及具有背侧源极/漏极接触件的半导体装置及其形成方法，特别涉及通过一间隙而与邻近结构隔开的背侧源极/漏极接触件的形成方法。
背景技术
半导体集成电路(integrated circuit；IC)产业已历经了指数式的成长。在集成电路的材料与设计的技术进步下，已产出数代集成电路，每代均比其前一代具有较小且更复杂的电路。在集成电路革命的过程中，通常是随着功能密度(举例而言：每单位芯片面积的互连的装置数量)的增加而缩减几何尺寸(举例而言：使用一工艺所能形成的最小构件(或是线))。这样的尺寸缩减的过程通常会通过增加制造效率与降低关连的成本而获得效益。这样的尺寸缩减亦会增加所加工及制造的集成电路结构的复杂度。
举例而言，随着集成电路(IC)技术朝向更小的技术节点发展，开始导入多栅极装置，通过增加栅极-通道耦合、降低关闭状态(off-state)的电流以及降低短通道效应(short-channel effect；SCE)来改善栅极控制。通常将多栅极装置视作具有栅极结构或其部分设置于通道区的多侧上的装置。鳍式场效晶体管(fin-like field effecttransistor；FinFET)和多桥通道(multi-bridge-channel；MBC)晶体管为多栅极装置的范例，它们已成为在高效能与低漏电的应用中常见且有潜力的候选。鳍式场效晶体管具有由栅极包覆多侧的抬升通道(例如栅极包覆从基底延伸的半导体材料的“鳍片”的顶部和侧壁)。多桥通道晶体管的栅极能部分或完全地围绕通道区延伸，以从两侧或更多侧提供对于通道区的存取。由于多桥通道晶体管的栅极结构环绕通道区，也可将其称为环绕式栅极晶体管(surrounding gate transistor；SGT)或全绕式栅极(gate-all-around；GAA)晶体管。多桥通道晶体管的通道区可以由纳米线(nanowires)、纳米片(nanosheets)、其他纳米结构及/或其他适当的结构形成。上述通道区的形状亦对多桥通道晶体管赋予不同的名称，例如纳米片晶体管或纳米线晶体管等。
随着上述多栅极装置的尺寸的缩减，要将所有的接触部件挤在一基底的一侧上变得愈来愈困难。为了缓和接触部件的装设密度，可以将绕线部件搬移至此基底的背侧。这样的绕线部件可以包括背侧电力轨(backside power rails)或背侧接触件。在背侧接触件与邻近的栅极结构之间的电容值可能会对装置效能造成影响。因此，尽管现有的背侧电力轨形成工艺一般可以适用于其设定的目的，但无法在所有方面都令人满意。
发明内容
一实施例涉及一种半导体装置的形成方法。上述半导体装置的形成方法包括接收一工件，该工件包括具有一顶表面与一底表面。该工件包括：多个通道构件，置于一基底的上方；一栅极结构，包裹在每个该多个通道构件的周围；及一源极部件，邻近该多个通道构件。该源极部件置于延伸至该基底中的一半导体插塞的上方。上述半导体装置的形成方法亦包括：将该工件翻转；选择性移除该基底的一第一部分而未移除该基底邻近该半导体插塞的一第二部分，且未实质损伤该半导体插塞；在该工件的该底表面的上方形成一背侧介电层；以一背侧接触件替换该半导体插塞；以及选择性移除该基底的该第二部分，以在该背侧介电层与该背侧接触件之间形成一间隙。
另一实施例涉及一种半导体装置的形成方法。上述半导体装置的形成方法包括：接收一工件，上述工件包括：一第一主动区与一第二主动区，在一基底的上方；一源极区，沿着一方向置于上述第一主动区与上述第二主动区之间；以及一牺牲插塞，置于该基底且在上述源极区的下方。上述半导体装置的形成方法亦包括：翻转上述工件；在上述牺牲插塞的正上方及上述基底邻近上述牺牲插塞的一第一部分的正上方，形成一硬遮罩(掩膜)；以一背侧介电层替换上述基底未被上述硬遮罩覆盖的一第二部分；移除上述硬遮罩以暴露出上述牺牲插塞及上述基底的上述第一部分；以一背侧接触件替换上述牺牲插塞；以及选择性移除上述基底的上述第一部分，以在上述背侧介电层与上述背侧接触件之间形成一间隙。
又另一实施例涉及一种半导体装置。上述半导体装置包括：多个纳米结构；一源极部件，耦接于每个上述纳米结构；一背侧源极接触件，置于上述源极部件的上方；一衬层，沿着上述背侧源极接触件的侧壁设置；一栅极结构，包裹每个上述纳米结构的周围；以及一背侧介电层，置于该栅极结构的上方。上述背侧源极接触件是通过上述衬层及一间隙，而与上述背侧介电层隔开。
附图说明
通过以下的详述配合阅览说明书附图可更加理解本文公开的内容。要强调的是，根据产业上的标准作业，各个部件(feature)并未按照比例绘制，且仅用于说明目的。事实上，为了能清楚地讨论，可能任意地放大或缩小各个部件的尺寸。
图1是根据本发明实施例的一或多个实施方式的具有背侧电力轨的半导体装置的形成方法的流程图。
图2是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图3是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图4是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图5是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图6是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图7是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图8是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图9是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图10是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图11是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图12是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图13是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图14是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图15是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图16是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图17是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分俯视示意图。
图18是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图19是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图20是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图21是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
图22是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分俯视示意图。
图23是根据本发明实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
附图标记说明：
100：方法
102,104,106,108,110,112,114,116,118：区块
120,122,124,126,128,130,132,134：区块
200：工件
201：基底
202：载体基底
203：绝缘体层
204,204’：半导体层
204a：第一部分
204b：第二部分
204b’：半导体衬垫
204c：第三部分
204s：弯曲表面
204t：实质上平坦表面
205：鳍状结构
205C：通道区
205D：漏极区
205S：源极区
206：牺牲层
208：通道层
210：虚设栅极堆叠物
211：虚设介电层
212：虚设栅极层
213：氧化硅层
214：氮化硅层
215：栅极顶硬遮罩层
216：栅极间隔物层
216a：第一栅极间隔物层
216b：第二栅极间隔物层
218D：漏极开口
218S：源极开口
219：内间隔物凹陷
220：内间隔物部件
222：遮罩膜
224：光阻(光刻胶)层
226：延伸开口
228,228’：半导体插塞
228a：上部
228t：顶表面
230：外延半导体部件
232D：漏极部件
232S：源极部件
234：接触蚀刻停止层
236：层间介电层
240：栅极结构
242：栅极介电层
244：栅极电极层
246：第一互连结构
252：顶凹部
254：自对准介电盖
254t：顶表面
256：介电开口
258：介电层
260,260’：背侧源极接触开口
262：介电阻障层
264：硅化物层
266：背侧源极接触件
268：沟槽
270：背侧电力轨
272：第二互连结构
T1：厚度
T2,T3：深度
W1：宽度或直径
W2,W4,W5,W6,W7：宽度
W3：距离
X,Y,Z：方向
具体实施方式
以下公开内容提供了许多不同的实施形态或范例，用于实现所提供的申请专利的发明的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明的实施例。举例而言，以下叙述中提及第一部件形成于第二部件上或上方，可能包含第一与第二部件直接接触的实施形态，也可能包含额外的部件形成于第一与第二部件之间，使得第一与第二部件不直接接触的实施形态。此外，本发明实施例在各种范例中可能重复作为元件符号的元件符号的数字及/或字母，此重复是为了简化和清楚，并非在讨论的各种实施例及/或组态之间指定其关系。
再者，在此可使用空间相对用词，例如“在……下方”、“在……下”、“低于”、“下方的”、“在……上”、“高于”、“上方的”及类似的用词以助于描述图中所示的其中一个元件或部件相对于另一(些)元件或部件之间的关系。这些空间相对用词用以涵盖附图所描绘的方向以外，使用中或操作中的装置的不同方向。装置可能被转向(旋转90度或其他方向)，且可与其相应地解释在此使用的空间相对描述。
再者，如所属技术领域中技术人员所理解的，考量到在制造期间固有出现的变化，当用“约”、“大约”及相似的用词来描述一个数字或一个数字范围时，所述用词涵盖在合理范围内的数字。举例而言，当制造具有关于数字的特征的部件时，基于已知的关于前述工艺的制造容许度，数字或数字范围涵盖的合理范围包含所述的数字，例如在所述数字+/-10％的范围内。举例而言，本技术领域中技术人员已知关于沉积一个厚度为“约5nm”的材料层的工艺容许度为+/-15％，则可涵盖4.25nm至5.75nm的尺寸范围。更进一步来说，本发明实施例在各种范例中可能重复作为元件符号的参考数字及/或字母。此重复是为了简化和清楚的目的，并非在讨论的各种实施例及/或配置之间指定其关系。
本发明实施例整体上涉及关于具有背侧源极/漏极接触件的半导体装置及其形成方法，特别涉及通过一间隙而与邻近结构隔开的背侧源极/漏极接触件的形成方法。
在一基底上的晶体管的源极/漏极接触件及栅极接触件，是将这些晶体管的源极/漏极部件连接于此基底的前侧的上方的一互连结构。随着半导体装置的尺寸的缩减，上述源极/漏极接触件及上述栅极接触件之间的彼此接近可能会缩减用以形成这些接触件的工艺裕度(process window)并可能会增加这些接触件之间的寄生电容。背侧电力轨(Backside power rail；BPR)结构是用以缓和这些接触件的拥挤的一目前的解决方案。在一些接触件架构中，可以从上述基底的背侧形成背侧源极/漏极接触件，并将其耦接于一背侧电力轨。由于接近邻近的栅极结构，寄生电容可能会存在于上述背侧源极/漏极接触件与上述栅极结构之间。这样的寄生电容可能会影响装置效能并降低切换速率。
本发明实施例提供用以形成一背侧源极/漏极接触件的方法，通过一间隙将此背侧源极/漏极接触件与邻接结构隔开。在一例示的方法，接收一工件并使其前侧面朝上。上述工件包括：在一基底的上方的一源极部件与一漏极部件、置于上述源极部件与上述漏极部件之间的多个通道构件、包裹于上述多个通道构件的周围的一栅极结构以及置于上述基底且在上述源极部件的正下方的一牺牲插塞。在将上述工件上下翻转并暴露出上述牺牲插塞之后，在上述牺牲插塞的正上方及上述基底横向邻近上述牺牲插塞的一第一部分的正上方形成一硬遮罩。上述基底未被上述硬遮罩覆盖的其余部分则被一背侧介电层替换。然后，上述牺牲插塞被一源极接触件替换，并将上述基底的上述第一部分移除，以形成一间隙来将上述背侧源极接触件与上述背侧介电层隔开。通过形成上述间隙，可以有效地减少在上述背侧源极接触件与上述栅极结构之间的寄生电容。
参考说明书附图，针对本发明实施例的各种实施方式作更详细的说明。在这方面，图1是一流程图，显示根据本发明实施例的实施形态的半导体装置的形成方法100。在后文，与图2至图23一起说明方法100，图2至图23是根据方法100的实施形态在不同的制造阶段的一工件200的部分剖面示意图或部分俯视示意图。方法100仅为一范例且无将本发明实施例限制在本文明确说明的内容的意思。可以在方法100之前、过程中或之后提供额外的步骤，而作为方法100的其他实施形态，可以将一些所叙述的方法予以取代、删减或移动顺序。在本文为了简化，不会对所有步骤作详细叙述。由于在工艺的最后会将工件200制造成一半导体装置，因此在上下文需要时会将工件200称为半导体装置。为了避免疑虑，在图2至图23的X、Y、Z方向为彼此正交且在整个图2至图23均为一致。综观本发明实施例，除非另有除外的说明，类似的元件符号用来代表类似的元件。
请参考图1与图2，方法100包括一区块102，其中接收一工件200。工件200包括一基底201。在一实施例中，基底201为一块材(bulk)硅基底(举例而言：包含块材单晶硅)。基底201在各种实施例中可包含其他半导体材料，例如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或上述的组合或是其他适当的材料。在一些替代性的实施例中，基底201可以是一绝缘层上覆半导体(semiconductor-on-insulator)基底，例如一绝缘层上覆硅(silicon-on-insulator；SOI)基底、一绝缘层上覆硅锗(silicon germanium-on-insulator；SGOI)基底或一绝缘层上覆锗(germanium-on-insulator；GOI)基底。绝缘层上覆半导体基底可使用布植(注入)氧隔离(separation by implantation of oxygen；SIMOX)、晶圆接合及/或其他合适的方法以制造。在此处叙述的实施例中，基底201是一绝缘层上覆硅基底并包括一载体基底202、在载体基底202上的一绝缘体层203以及在绝缘体层203的一半导体层204。在一实施例中，半导体层204可以是硅、硅锗、锗或其他适当的材料，且可以是未被掺杂或未被特意掺杂而具有非常低剂量的掺杂物。在此处叙述的实施例中，载体基底202包括硅，绝缘体层203包括氧化硅，而半导体层204包括硅(举例而言：单晶硅)。
工件200包括一鳍状结构205，鳍状结构205置于基底201的上方。鳍状结构205沿着X方向纵向延伸，并分成被虚设(dummy)栅极堆叠物210(将会在后文叙述)重叠的通道区205C、源极区205S及漏极区205D。在此处叙述的实施例中，在图2显示两个通道区205C、一个源极区205S及两个漏极区205D，但是工件200可以包括更多的源极/漏极区及通道区。可以使用微影(光刻)与蚀刻步骤的组合，从半导体层204的一部分及垂直交互堆叠的多个半导体层来形成鳍状结构205。一例示的微影工艺包含涂布一光阻(光刻胶)层、上述光阻层的软烤、遮罩对准、曝光、曝光后烘烤、将上述光阻层显影、清洗以及烘干(举例而言：硬烤)、其他合适的微影工艺或上述的组合。在一些实例中，可使用双重图形化或多重图形化工艺来对鳍状结构205进行图形化，以形成具有节距小于使用单一、直接的光学微影工艺可另外获得的节距的图案。上述蚀刻工艺可包含干式蚀刻、湿式蚀刻及/或其他合适的工艺。在此处叙述的实施例中，上述垂直交互堆叠的多个半导体层包括穿插配置的多个通道层208与多个牺牲层206。每个通道层208可以由硅(Si)形成，而每个牺牲层206可以由硅锗(SiGe)形成。可以使用分子束外延(molecular beam epitaxy；MBE)、气相外延(vapor phase epitaxy；VPE)、超高真空(ultra-high-vacuum；UHV)化学气相沉积及/或其他合适的外延成长工艺，将通道层208与牺牲层206外延沉积在基底201上。
尽管未明确显示于图2，一隔离部件亦形成在鳍状结构205的周围，以将鳍状结构205与邻近的鳍状结构隔离。在一些实施例中，上述隔离部件是沉积在定义鳍状结构205的沟槽中。这样的沟槽可延伸穿过通道层208与牺牲层206并止于基底201中。亦可将上述隔离部件称为浅沟槽隔离(shallow trench isolation；STI)部件。在一例示工艺中，使用化学气相沉积(chemical vapor deposition；CVD)、次大气压化学气相沉积(subatmosphericchemical vapor deposition；SACVD)、流动式化学气相沉积(flowablechemical vapor deposition；FCVD)、物理气相沉积(physical vapor deposition；PVD)、旋转涂布法及/或其他合适的工艺，在工件200的上方沉积用于上述隔离部件的一介电材料。然后将沉积的上述介电材料平坦化并凹陷，直到鳍状结构205高于上述隔离部件。用于上述隔离部件的上述介电材料可包含氧化硅、氮氧化硅、掺氟硅酸盐玻璃(fluorine-dopedsilicate glass；FSG)、一低介电常数(low-k)的介电质、上述的组合及/或其他合适的材料。
仍请参考图2，工件200亦包括虚设栅极堆叠物210，虚设栅极堆叠物210是置于鳍状结构205的通道区205C的上方。通道区205C与虚设栅极堆叠物210亦定义出未被虚设栅极堆叠物210垂直重叠的源极区205S与漏极区205D。每个通道区205C沿着X方向置于一源极区205S与一漏极区205D之间。在图2显示两个虚设栅极堆叠物210，但是工件200可以包括更多的虚设栅极堆叠物210。在本实施例中，适用一栅极替换工艺(或是，栅极后制工艺(gate-last process))，其中虚设栅极堆叠物210作为用于功能性栅极结构的占位件(placeholder)。亦可适用其他工艺及配置。虚设栅极堆叠物210包括一虚设介电层211、在虚设介电层211的上方的一虚设栅极层212以及在虚设栅极层212的上方的一栅极顶硬遮罩层215。虚设介电层211可包括氧化硅。虚设栅极层212可包括多晶硅。栅极顶硬遮罩层215可以是一多层结构，包括氧化硅层213与形成在氧化硅层213上的氮化硅层214。可利用适当的沉积工艺、光学微影工艺及蚀刻工艺，以形成虚设栅极堆叠物210。
如图2所示，工件200亦包括一栅极间隔物层216，栅极间隔物层216置于工件200的上方。在此处叙述的实施例中，栅极间隔物层216包括一第一栅极间隔物层216a与一第二栅极间隔物层216b，其共形地(conformally)沉积在工件200的上方，包括在虚设栅极堆叠物210的顶表面及侧壁的上方以及在鳍状结构205的顶表面的上方。本文使用的“共形地”一词，是为了简单描述一层，其在各种区域的上方具有一实质上均匀的厚度。在一些实作中，第二栅极间隔物层216b的介电常数大于第一栅极间隔物层216a的介电常数，且与第一栅极间隔物层216a比较，第二栅极间隔物层216b具有较高的抗蚀刻性。在一些实施例中，第一栅极间隔物层216a可包括氧化硅、氮氧化硅或一适当的低介电常数介电材料。第二栅极间隔物层216b可包括氮碳化硅、氮化硅、氧化锆、氧化铝或一适当的介电材料。可以使用例如化学气相沉积、次大气压化学气相沉积、流动式化学气相沉积、原子层沉积(atomic layerdeposition；ALD)、物理气相沉积或其他适当的工艺，将第一栅极间隔物层216a与第二栅极间隔物层216b沉积在虚设栅极堆叠物210的上方。
请参考图1与图3，方法100包括一区块104，其中将鳍状结构205的一源极区205S及两个漏极区205D凹陷，以形成一源极开口218S与两个漏极开口218D。在一些实施例中，通过一干式蚀刻化一适当的蚀刻工艺，将鳍状结构205的未被虚设栅极堆叠物210及栅极间隔物层216覆盖的源极区205S与漏极区205D予以非等向性蚀刻，以形成一源极开口218S与两个漏极开口218D。一例示的干式蚀刻工艺可以使用一含氧气体、氢、一含氟气体(举例而言：CF4、SF6、CH2F2、CHF3及/或C2F6)、一含氯气体(举例而言：Cl2、CHCl3、CCl4及/或BCl3)、一含溴气体(举例而言：HBr及/或CHBr3)、一含碘气体、其他适当的气体及/或等离子体及/或上述的组合。在图3中代表的实施例中，源极开口218S与漏极开口218D延伸穿过通道层208与牺牲层206的垂直堆叠物。源极开口218S与漏极开口218D可以部分地延伸至基底201的半导体层204中。如图3所示，通道层208及牺牲层206的侧壁暴露于源极开口218S及漏极开口218D。
请参考图1与图4至图5，方法100包括一区块106，其中形成多个内间隔物部件220。在形成源极开口218S与漏极开口218D之后，牺牲层206暴露于源极开口218S与漏极开口218D中。如图4所示，将牺牲层206选择性及局部凹陷，以形成内间隔物凹陷219，而暴露的通道层208却未被明显蚀刻。在通道层208基本上由硅(Si)组成且牺牲层206基本上由硅锗(SiGe)组成的一实施例中，牺牲层206的选择性及局部凹陷可包括使用一选择性的等向性蚀刻工艺(举例而言：一选择性干式蚀刻工艺或一选择性湿式蚀刻工艺)，而牺牲层206受到凹陷的范围则通过蚀刻工艺的时程来控制。在形成内间隔物凹陷219之后，将一内间隔物材料层沉积在工件200的上方，包括在内间隔物凹陷219中。上述内间隔物材料层可包括氧化硅、氮化硅、碳氧化硅、氮碳氧化硅(silicon oxycarbonitride)、氮碳化硅、金属氮化物或一适当的介电材料。然后，将所沉积的上述内间隔物材料层回蚀，以移除在通道层208的上方的多余的内间隔物材料层，借此形成如图5所示的内间隔物部件220。在一些实施例中，在区块106的上述回蚀刻工艺可以是一干式蚀刻工艺，其方式类似于用于形成源极开口218S与漏极开口218D的干式蚀刻工艺。
请参考图1与图6，方法100包括一区块108，其中选择性地将源极开口218S延伸至半导体层204中，以形成一延伸开口226。在一些实施例中，使用化学气相沉积或原子层沉积在工件200的上方沉积一遮罩膜222，然后使用旋转涂布法或一适当的工艺在遮罩膜222的上方沉积一光阻层224。使用光学微影工艺将光阻层224图形化，以形成一图形化的光阻层224。然后以此图形化的光阻层224为一蚀刻工艺中的一蚀刻遮罩，将遮罩膜222图形化。如图6所示，图形化的光阻层224与图形化的遮罩膜222覆盖/保护漏极开口218D，却将源极开口218S暴露出来。然后，施行一蚀刻工艺，以将源极开口218S延伸至半导体层204中以形成一延伸开口226。在一些实作中，在区块108的上述蚀刻工艺可以是一干式蚀刻工艺，其方式类似于用于形成源极开口218S与漏极开口218D的干式蚀刻工艺。在一些实施例中，遮罩膜222可包括氧化硅、氮化硅、氮氧化硅、氮碳氧化硅、碳化硅或碳氧化硅。
请参考图1与图7，方法100包括一区块110，其中在延伸开口226形成一半导体插塞228。在一些实施例中，在区块110的操作可包括一预清洁工艺，以移除原生氧化物与光阻层224。在上述预清洁工艺之后，在遮罩膜222仍覆盖漏极开口218D的侧壁之下，可使用分子束外延(beam epitaxy；MBE)、气相外延(vapor-phase epitaxy；VPE)、超高真空化学气相沉积(ultra-high vacuum chemical vapor deposition；UHV-CVD)及/或其他适当的外延成长工艺，选择性地在延伸开口226形成半导体插塞228。半导体插塞228的组成与半导体层204的组成不同，使得在一后续工艺中可以选择性地移除半导体层204。例如以硅形成半导体层204时，半导体插塞228可包括硅锗、掺硼的硅(Si:B)、掺磷的硅(Si:P)、掺硼的硅锗(SiGe:B)、掺砷的硅(Si:As)或其他适当的材料使得可以将半导体层204选择性地移除而未实质上蚀刻半导体插塞228。在一实施例中，以硅形成半导体层204并以硅锗形成半导体插塞228。在形成半导体插塞228之后，使用一适当的蚀刻工艺来选择性地移除覆盖漏极开口218D的遮罩膜222。
请参考图1与图8，方法100包括一区块112，其中在源极开口218S形成一源极部件232S并在漏极开口218D形成一漏极部件232D。在此处示出的例子中，在移除遮罩膜222之后，在源极开口218S的底部(以及在半导体插塞228的上方)及在漏极开口218D的底部形成一外延半导体部件230，以减少或实质上避免即将形成的源极部件232S/漏极部件232D与半导体层204及/或即将形成在工件200的背侧的部件之间的漏电流。通过使用一外延工艺例如一分子束外延工艺、一气相外延工艺、一超高真空化学气相沉积工艺、一金属有机化学气相沉积(MOCVD)工艺及/或其他合适的外延成长工艺，从半导体层204或半导体插塞228的曝露的顶表面外延并选择性地形成外延半导体部件230。外延半导体部件230的底表面通常会依循漏极开口218D的底表面或半导体插塞228的曝露的顶表面的形状。由于内间隔物部件220的表面不会对外延半导体部件230的外延成长导通，外延半导体部件230是以一自下而上的样子(bottom-up fashion)从基底201的暴露的表面形成。外延半导体部件230的一剖面视图包括一新月形的形状。依存于源极部件232S的导电形式，外延半导体部件230可具有不同的组成。当源极部件232S为n型，外延半导体部件230可包括硅(Si)、掺磷的硅(Si:P)或掺砷的硅(Si:As)。当源极部件232S为p型，外延半导体部件230可包括硅锗(SiGe)或掺硼的硅锗(SiGe:B)。
然后，通过使用一外延工艺例如气相外延、超高真空化学气相沉积、分子束外延及/或其他合适的工艺，将源极部件232S与漏极部件232D各自形成在外延半导体部件230的上方。上述外延工艺可使用气相及/或液相前驱物，其与外延半导体部件230的成分交互作用。因此，源极部件232S与漏极部件232D在鳍状结构205的通道区205C耦接于通道层208。依存于即将形成的晶体管的导电形式，源极部件232S与漏极部件232D可以是n型源极/漏极部件或p型源极/漏极部件。例示的n型源极/漏极部件可包括硅、掺磷的硅、掺砷的硅、掺锑的硅或其他适当的材料，并可通过在外延工艺的期间引入例如磷、砷或锑等的n型掺杂物作原位(in-situ)掺杂，或是使用一接面布植工艺(junction implant process)作非原位(ex-situ)掺杂。例示的p型源极/漏极部件可包括锗、掺镓的硅锗、掺硼的硅锗或其他适当的材料，并可通过在外延工艺的期间引入例如硼或镓等的p型掺杂物作原位掺杂，或是使用一接面布植工艺作非原位掺杂。在一些实施例中，可以在源极部件232S/漏极部件232D与对应的外延半导体部件230之间形成一淡掺杂外延半导体层，而此淡掺杂外延半导体层的掺杂浓度小于源极部件232S/漏极部件232D的掺杂浓度。
请参考图1与图9，方法100包括一区块114，其中在工件200的上方沉积一接触蚀刻停止层(contact etch stop layer；CESL)234与一层间介电(interlayer dielectric；ILD)层236。接触蚀刻停止层234可以包含氮化硅、氮氧化硅及/或其他本技术领域中已知的材料，并可通过原子层沉积、等离子体辅助化学气相沉积(plasma-enhanced chemicalvapor deposition；PECVD)工艺及/或其他合适的沉积工艺或氧化工艺来形成。如图9所示，接触蚀刻停止层234可以沉积在源极部件232S、漏极部件232D的顶表面上以及栅极间隔物层216的侧壁上。在接触蚀刻停止层234的沉积之后，通过一等离子体辅助化学气相沉积工艺或其他适当的沉积技术，在工件200的上方沉积层间介电层236。层间介电层236可包含的材料例如为正硅酸四乙酯(tetraethylorthosilicate；TEOS)氧化物、未经掺杂的硅酸盐玻璃或经掺杂的氧化硅，像是硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、熔融硅石玻璃(fused silica glass；FSG)、磷硅酸盐玻璃(phosphosilicate glass；PSG)、掺硼的硅玻璃(boron doped silicon glass；BSG)及/或其他合适的介电材料。在一些实施例中，在形成层间介电层236之后，可对工件200进行退火以提高层间介电层236的完整性。
请参考图1与图10，方法100包括一区块116，其中以栅极结构240替换虚设栅极堆叠物210。可以对工件200施行一平坦化工艺例如一化学机械研磨(chemical mechanicalpolishing，CMP)工艺，以移除多余的材料并暴露出虚设栅极堆叠物210中的虚设栅极电极层212的顶表面。在暴露出虚设栅极电极层212之下，进行区块116以移除虚设栅极堆叠物210。虚设栅极堆叠物210的移除可包含对虚设栅极堆叠物210中的材料具有选择性的一或多个蚀刻工艺。举例而言，虚设栅极堆叠物210的移除可使用一选择性湿式蚀刻、一选择性干性蚀刻或上述的组合来施行。在移除虚设栅极堆叠物210之后，选择性地移除牺牲层206，将通道层208露出以作为通道区205C中的通道构件。可通过一选择性干式蚀刻、一选择性湿式蚀刻或其他选择性蚀刻工艺来实行牺牲层206的选择性移除。在一些实施例中，上述选择性湿式蚀刻包含一APM蚀刻(举例而言：氢氧化铵-过氧化氢-水的混合物)。
沉积栅极结构240，以包裹在通道层208(通道构件)的上方。每个栅极结构240包含一栅极介电层242和在栅极介电层242的上方的一栅极电极层244。在一些实施例中，栅极介电层242包含一界面层与一高介电常数介电层，上述界面层设置在通道层208(通道构件)上，上述高介电常数介电层在上述界面层的上方。在此，一高介电常数介电层是指所具有的介电常数大于二氧化硅的介电常数(其约3.9)的一介电材料。一低介电常数介电层是指所具有的介电常数不大于二氧化硅的介电常数的一介电材料。在一些实施例中，上述界面层包括氧化硅。然后，使用原子层沉积、化学气相沉积及/或其他适当的方法，在上述界面层的上方沉积上述高介电常数介电层。上述高介电常数介电层可包含氧化铪。或者，上述高介电常数介电层可包含其他高介电常数介电质，例如氧化钛、氧化铪锆、氧化钽、氧化铪硅、氧化锆硅、氧化镧、氧化铝、氧化钇、SrTiO3、BaTiO3、BaZrO、氧化铪镧、氧化镧硅、氧化铝硅、氧化铪钽、氧化铪钛、(Ba,Sr)TiO3(BST)、氮化硅、氮氧化硅、上述的组合或其他合适的材料。
然后，使用原子层沉积、物理气相沉积、化学气相沉积、电子束蒸镀或其他合适的方法，在栅极介电层242的上方沉积栅极电极层244。栅极电极层244可包含一单层或一多层结构，例如具有选定的功函数以增强装置效能的一金属层(功函数金属层)、一衬层(linerlayer)、一润湿层、一粘着层、一金属合金或金属硅化物的各种组合。举例来说，栅极电极层244可包含氮化钛、钛铝、氮化钛铝、氮化钽、钽铝(tantalum aluminum)、氮化钽铝、碳化钽铝、氮碳化钽(tantalum carbonitride)、铝、钨、镍、钛、钌、钴、铂、碳化钽、氮化钽硅、铜、其他耐火金属或其他合适的金属材料，或者上述的组合。另外，在作为半导体装置的工件200包括n型晶体管与p型晶体管时，可分开为n型晶体管与p型晶体管形成不同的栅极电极层，其可包括不同的功函数金属层(举例而言：为了提供不同的n型与p型功函数金属层)。
请参考图1与图11，方法100包括一区块118，其中一第一互连结构246形成于工件200的上方。在一些实施例中，第一互连结构246可包括多个金属间介电(intermetaldielectric；IMD)层及在每个金属间介电层中的多个金属线或接触导孔(contact vias)。在一些实例中，上述金属间介电层与层间介电层236可以共有类似的组成。在每个金属间介电层中的上述金属线及接触导孔可以以金属形成，例如铝、钨、钌或铜。在一些实施例中，上述金属线及接触导孔可以被一阻障层衬垫，以将上述金属线及接触导孔隔离于上述金属间介电层，以避免电迁移(electro-migration)。由于第一互连结构246是形成在工件200的前侧的上方，亦可将第一互连结构246称为前侧互连结构。
请参考图1与图12，方法100包括一区块120，其中将一载体基底250接合至第一互连结构246，并将工件200上下翻转并予以平坦化，以暴露出半导体插塞228。在一些实施例中，可通过熔融接合(fusion bonding)、通过使用一粘着层或上述的组合，将载体基底250接合至工件200。在一些实例中，载体基底250可包括半导体材料(例如硅)、蓝宝石、玻璃、聚合物材料或其他适当的材料。在使用熔融接合的实施例中，载体基底250包括一底部氧化物层，第一互连结构246包括一顶部氧化物层。对于上述底部氧化物层与上述顶部氧化物层都作过处理之后，将其置于厚绒布中彼此接触，以在室温或较高温直接接合。一旦将载体基底250接合至工件200的第一互连结构246，将工件200上下翻转。然后，将工件200的背侧平坦化，以移除载体基底202、绝缘体层203及半导体层204的一部分，以暴露出半导体插塞228。如图12所示，基底201的半导体层204是置于通道层208(通道构件)的上方。
请参考图1与图13，方法100包括一区块122，其中局部并选择性地蚀刻半导体插塞228及基底201，以形成一顶凹部252。可以通过施行一或多道选择性干式蚀刻工艺、一或多道选择性湿式蚀刻工艺及/或上述的组合，来形成顶凹部252。在本实施例中，实行一湿式蚀刻工艺以选择性地移除半导体插塞228的一上部228a。通过调整在这个湿蚀刻工艺实行的蚀刻剂的浓度，在半导体插塞228的上部228a的周围的半导体层204的一第一部分204a亦被刻意移除。要注意的是，上述蚀刻溶液以一第一速率蚀刻半导体插塞228的上部228a，其大于用来蚀刻半导体层204的第一部分204a相关的一第二速率。
在所叙述的这个例子中，半导体层204是以硅形成，半导体插塞228是以硅锗形成，而上述湿式蚀刻工艺所利用的蚀刻剂溶液包括氢氧化铵(NH4OH)、过氧化氢(H2O2)及水(H2O)的混合物。将半导体插塞228凹陷的范围可通过上述蚀刻工艺的时程来控制。在一实施例中，在上述蚀刻剂溶液中的过氧化氢(H2O2)的浓度可以是在约5重量％与约10重量％之间，以刻意移除半导体层204的第一部分204a。工艺温度可以在约50℃与约60℃之间。要注意的是，由于选择氢氧化铵(NH4OH)、过氧化氢(H2O2)及水(H2O)的混合物以及由于硅的晶格结构，上述蚀刻剂溶液沿着<111>结晶取向(crystal orientation)对硅的蚀刻，会慢于沿着晶格中的所有其他结晶取向(举例而言：<110>、<100>)。其结果，被局部蚀刻的半导体层204(亦可将其称为“半导体层204’”)包括一第二部分204b与一第三部分204c，其中第二部分204b具有一弯曲表面204s，而第三部分204c具有一实质上平坦表面204t。在施行上述湿式蚀刻工艺之后，形成顶凹部252，顶凹部252是由被局部蚀刻的半导体插塞228(亦可将其称为“半导体插塞228’”)的一顶表面228t与弯曲表面204s所定义。亦可以使用在半导体插塞228与半导体层204之间具有高选择性的其他适当的药剂来对半导体插塞228进行选择性蚀刻，以形成顶凹部252。要注意的是，通过利用上述湿式蚀刻工艺，未利用一微影工艺即形成顶凹部252。
在一些实作中，可以利用其他方法来形成顶凹部252。例如，可以实行一第一干式蚀刻工艺以选择性地将半导体插塞228凹陷而形成半导体插塞228’且未明显蚀刻半导体层204。上述第一干式蚀刻工艺形成一开口，此开口沿着Z方向具有一均匀的宽度。可以在工件200的上方沉积一底部抗反射涂层(bottom anti-reflective coating；BARC)。然后回蚀刻上述底部抗反射涂层(举例而言：通过全面性蚀刻(blanket etch))，以将半导体层204的第一部分204a暴露出来而半导体插塞228’却仍被上述底部抗反射涂层保护。然后，可以施行一第二干式蚀刻工艺而移除半导体层204的第一部分204a，以加大上述开口而形成顶凹部252。要了解的是，由于不同蚀刻工艺的不同特性，顶凹部252在剖面图下的形状可能会有些微不同，顶凹部252b顶凹部252仍会暴露半导体层204相邻于半导体插塞228’的一符合要求的部分。
请参考图1与图14，方法100包括一区块124，其中在顶凹部252形成一自对准介电盖254。自对准介电盖254的形成可包括在工件200上沉积一介电材料以填充顶凹部252。可使用高密度等离子体化学气相沉积(high density plasma CVD；HDPCVD)、等离子体辅助化学气相沉积、原子层沉积或一适当的沉积方法来沉积上述介电材料。上述介电材料可以以氧化硅、氮化硅、氮氧化硅、碳化硅、氧化铝或上述的组合形成。可以接着以例如一化学机械研磨(chemical mechanical planarization；CMP)工艺等的一平坦化工艺来移除实质上平坦表面204t的上方的多余的介电材料，并且定义自对准介电盖254的最终形状以及提供一平坦的表面。自对准介电盖254遵循顶凹部252的形状。亦即，自对准介电盖254具有一底表面、一弯曲侧壁以及一平坦的顶表面254t，其中上述底表面直接与半导体插塞228’的顶表面228t接触，上述弯曲侧壁直接与弯曲表面204s接触。自对准介电盖254的中心线(未示出)与半导体插塞228’的中心线(未示出)对准。
半导体插塞228’的顶表面228t(以及因此，自对准介电盖254的底表面)沿着X方向具有一宽度W1。自对准介电盖254的顶表面254t沿着X方向具有一宽度W2，其中W2大于W1。从Y方向观察，除了置于半导体插塞228’的正上方之外，自对准介电盖254亦置于半导体层204’的第二部分204b的上方，此第二部分204b横向相邻于半导体插塞228’且在半导体插塞228’的周围。自对准介电盖254的顶表面254t的边缘与半导体插塞228’的侧壁之间的距离标示为W3，距离W3等于W2与W1之间的宽度差的一半。换句话说，W3等于(W2-W1)/2。自对准介电盖254亦沿着Z方向具有一厚度T1。在一些实例中，为了使自对准介电盖254抵抗在区块126的蚀刻，W1在约15nm与约25nm之间、W2在约25nm与约35nm之间、W3在约4nm与约6nm之间以及T1在约10nm与约20nm之间。
请参考图1与图15，方法100包括一区块126，其中选择性地移除未被自对准介电盖254覆盖的半导体层204’，以形成一介电开口256。在一些实施例中，在形成自对准介电盖254之后，可以通过例如一选择性干式蚀刻工艺或一选择性湿式蚀刻工艺等的一选择性蚀刻工艺来选择性地移除半导体层204’的第三部分204c，以形成介电开口256。一例示的选择性干式蚀刻工艺可以利用CF4、NF3、Cl2、HBr、其他适当的气体及/或等离子体及/或上述的组合。如图15所示，在区块126的选择性移除并未实质上损及半导体插塞228’。在自对准介电盖254的下方的半导体层204’的第二部分204b可能会在半导体层204’的选择性移除的期间受到轻微蚀刻，但是大部分都会保留下来。半导体层204’的受到轻微蚀刻的第二部分204b可称为半导体衬垫204b’(或是，半导体层)。半导体衬垫204b’沿着半导体插塞228’的侧壁延伸。在区块126的蚀刻工艺之后，半导体衬垫204b’沿着X方向具有一宽度W4。内间隔物部件220沿着X方向具有一宽度W5，W5大于W4。亦即，半导体衬垫204b’是置于内间隔物部件220上，且未在栅极结构240的正上方。因此，在移除半导体衬垫204b’的一后续的蚀刻工艺，栅极结构240不会被暴露且受损。由于半导体衬垫204b’曾经是基底的一部分且曾经横向邻近半导体插塞228’，半导体衬垫204b’不会在源极部件232S的上方延伸，半导体衬垫204b’亦会避开源极部件232S。
请参考图1与图16至图17，方法100包括一区块128，其中在介电开口256中以及在工件200的上方形成一介电层258。可以藉由通过流动式化学气相沉积、化学气相沉积、等离子体辅助化学气相沉积、旋转涂布法或一适当的工艺，在工件200的背侧的上方形成介电层258。在一些实例中，介电层258可包括氧化硅或具有一组成，其类似于层间介电层236的组成。如图16所示，在形成介电层258之后，漏极部件232D与介电层258被外延半导体部件230隔开。可以施行例如一化学机械研磨工艺等的一平坦化工艺，以将工件200的背侧平坦化、移除在自对准介电盖254的上方的多余的介电层258、移除自对准介电盖254以及暴露出半导体插塞228’与半导体衬垫204b’。图17显示在上述平坦化工艺之后的工件200的一例示的部分俯视示意图。在本实施例中，半导体插塞228’的俯视图的形状包括实质上的圆形并沿着X方向具有一宽度W1(或是，直径W1)。半导体衬垫204b’的俯视图的形状包括或类似碟形(disc shape)或甜甜圈形状(donut shape)。半导体衬垫204b’具有沿着X方向的宽度W4且包裹在半导体插塞228’的周围。要了解的是，半导体插塞228’的俯视图的形状并不限于实质上的圆形，半导体衬垫204b’的俯视图的形状并不限于碟形。
请参考图1与图18至图20，方法100包括一区块130，其中以一背侧源极接触件266取代凹陷的半导体插塞228’。请参考图18，通过施行一蚀刻工艺，选择性地移除半导体插塞228’，而未实质上对介电层258或半导体衬垫204b’造成损伤。当移除半导体插塞228’而且源极部件232S从工件200的背侧暴露于一背侧源极接触开口260时，停止上述蚀刻工艺。背侧源极接触开口260具有沿着Z方向的一深度T3。自对准介电盖254的厚度T1(示于图14)对比于背侧源极接触开口260的深度T3的比值是在0.1与0.2之间，而使工件200也就是最终的半导体装置可以提供一令人满意的背侧源极接触件，其具有令人满意的高度且在即将形成的背侧电力轨(backside power rail)270(示于图23)与栅极结构240之间提供一令人满意的寄生电容。
半导体插塞228’的选择性移除为自对准。在这些实施例中，可以使用一选择性湿式蚀刻工艺或一选择性干式蚀刻工艺来施行半导体插塞228’的选择性移除。在一实施例中，上述湿式蚀刻工艺所利用的蚀刻剂溶液包括氢氧化铵(NH4OH)、过氧化氢(H2O2)及水(H2O)的混合物，以选择性地移除半导体插塞228’。与参考图13说明的用于形成顶凹部252的过氧化氢(H2O2)的浓度比较，为了实质上避免在区块130的这个选择性移除的其间对半导体衬垫204b’蚀刻，会加大过氧化氢(H2O2)的浓度。换句话说，在区块130的过氧化氢(H2O2)具有一第二浓度，其大于在区块122的过氧化氢(H2O2)的一第一浓度。通过增加过氧化氢的浓度，会增加在半导体插塞228’与半导体衬垫204b’之间的蚀刻选择性，而具有较多的过氧化氢的蚀刻剂溶液是以一第三速率蚀刻半导体插塞228’，其大于与顶凹部252的形成有关的上述第一速率。在一些实施例中，过氧化氢(H2O2)的上述第二浓度是过氧化氢(H2O2)的上述第一浓度的约二倍至约五倍。在一实施例中，在上述蚀刻剂溶液中的过氧化氢(H2O2)的上述第二浓度可以是在约10重量％与约30重量％之间。在一些实施例中，在区块130的工艺温度可以是在约60℃与约70℃之间，其高于在区块122的工艺温度。
如图19所示，在形成背侧源极接触开口260之后，在一些实施例中，在工件200的上方沉积一介电阻障层262，然后回蚀刻介电阻障层262，而使其仅覆盖背侧源极接触开口260的侧壁且暴露出源极部件232S。可以将被介电阻障层262局部覆盖的背侧源极接触开口260称为背侧源极接触开口260’。背侧源极接触开口260’沿着X方向具有一宽度W6。在本实作中，W3(示于图14)对比于W6的比值是在约0.3与约0.4之间，而使自对准介电盖254可以对半导体层204’提供足够的保护，避免其在一后续的蚀刻工艺受到蚀刻。W4(示于图15)对比于W6的比值是在约0.2与约0.3之间，以在工件200也就是最终的半导体装置形成一令人满意的间隙。
在一些实施例中，介电阻障层262可包括氮化硅或其他适当的材料。介电阻障层262沿着半导体衬垫204b’延伸并置于源极部件232S的正上方。在区块130的操作亦包括在源极部件232S的暴露的表面上形成硅化物层264，以减少源极部件232S与即将形成的背侧源极接触件266之间的接触电阻。为了形成硅化物层264，在源极部件232S的暴露的表面的上方沉积一金属层(未明确示出)并施行一退火工艺以在上述金属层与源极部件232S之间引发硅化反应。适当的金属层可包括钛、钽、镍、钴或钨。在上述金属层包括镍而源极部件232S包括硅锗的实施例中，硅化物层264包括硅化镍、锗化镍与硅锗化镍(nickelgermanosilicide)。硅化物层264一般而言会遵循暴露的源极部件232S的形状。可以移除未形成硅化物层264的多余的金属层。
如图20所示，在形成硅化物层264之后，可以在背侧源极接触开口260’形成背侧源极接触件266，且背侧源极接触件266具有一宽度W6。背侧源极接触件266可包括铝、铑、钌、铜、铱或钨。可以接着以例如一化学机械研磨工艺等的一平坦化工艺来移除多余的材料并提供一平坦表面。背侧源极接触件266是经由硅化物层264而电性耦合于源极部件232S。换句话说，硅化物层264是夹置于源极部件232S与背侧源极接触件266之间。
请参考图1与图21至图22，方法100包括一区块132，其中选择性地移除半导体衬垫204b’以形成一沟槽268。在一些实施例中，在形成背侧源极接触件266之后，可以使用一选择性湿式蚀刻工艺或一选择性干式蚀刻工艺来选择性地移除半导体衬垫204b’。在上述选择性移除的期间，可以施行一适当的选择性湿式蚀刻工艺或一适当的选择性干式蚀刻工艺。半导体衬垫204b’的选择性移除为自对准。当半导体衬垫204b’是以硅(Si)形成，一适当的选择性干式蚀刻工艺可包括使用CF4、NF3、Cl2、HBr、其他适当的气体及/或等离子体及/或上述的组合。如图21所示，在区块232的选择性移除未实质上损伤介电层258、介电阻障层262或背侧源极接触件266。
仍请参考图21，移除半导体衬垫204b’的结果，得到了一沟槽268。沟槽268遵循介电阻障层262直接与源极部件232S接触的侧壁，并沿着X方向置于介电层258与介电阻障层262之间。在工件200不包括介电阻障层262的实施例中，沟槽268遵循背侧源极接触件266，并沿着X方向置于介电层258与背侧源极接触件266之间，且背侧源极接触件266的宽度W6是实质上等于半导体插塞228’的宽度W1。由于半导体衬垫204b’未延伸至源极部件232S中，沟槽268亦会避开源极部件232S。在区块132的蚀刻工艺之后，沟槽268的剖面图具有沿着X方向的一宽度W7、沿着Z方向的一深度T3，并暴露出内间隔物部件220的一部分。亦即，沟槽268并未暴露出栅极结构240。W7对比于背侧源极接触件266的宽度W6的比值是在约0.1与约0.2之间，而使沟槽268不会在一后续的介电质沉积工艺中被填满，而可以有效地降低在栅极结构240与背侧源极接触件266之间的一寄生电容，而不会对栅极结构240造成损伤(举例而言：由在区块132的干式蚀刻所引起)，或不会引发临界电压的偏移。在一实施例中，基于所需求的装设密度及效能，沟槽268的宽度W7是在约2nm与约4nm之间。沟槽268的深度T32深度T3对比于背侧源极接触开口260’的深度T2的比值是在约0.8与约0.9之间，而可以使栅极结构240与背侧源极接触件266之间的寄生电容大幅减少。
图22显示在形成沟槽268之后的工件200的一例示的部分俯视示意图。在本实施例中，背侧源极接触件266的一俯视图的形状包括实质上的圆形。介电阻障层262的俯视图的形状包括或类似碟形或甜甜圈形状。沟槽268依循介电阻障层262的侧壁而亦具有碟形或甜甜圈形状。要了解的是，背侧源极接触件266的俯视图的形状并不限于实质上的圆形，介电阻障层262或沟槽268的俯视图的形状并不限于碟形。
请参考图1与图23，方法100包括一区块134，其中形成背侧电力轨270。尽管未明确显示于图23，背侧电力轨270可以是嵌于一绝缘层中。在一例示的工艺中，可以将包括类似于层间介电层236的组成的一绝缘层沉积在工件200的背侧的上方，包括在介电层258的上方、在上述隔离部件的上方、在背侧源极接触件266的上方以及在沟槽268的上方。因此，以上述绝缘层密封沟槽268。尽管未明确显示于图23，在沉积上述绝缘层的期间，依存于沟槽268的尺寸，上述绝缘层的一小部分可能会穿透至沟槽268的上部中。亦可将沟槽268称为间隙(gap)或空孔(void)。沟槽268也就是间隙可包括或可不包括气态物质。沟槽268也就是间隙包括气态物质时，亦可称之为空气间隙(air gap)。这样的气态物质可能是在沉积上述绝缘层的期间遗留的钝气或未反应的气态物质。沟槽268也就是间隙的介电常数可以是在约1与约1.1之间。亦即，介电阻障层262与介电层258是被一低介电常数的间隔物(举例而言：沟槽268也就是间隙)所隔开。在工件200也就是半导体装置未包括形成于背侧源极接触开口260中的介电阻障层262的实施例中，背侧源极接触件266与介电层258是被一低介电常数的间隔物(举例而言：沟槽268也就是间隙)所隔开。
然后，可以在上述绝缘层中图形化一电力轨沟槽。然后，将一阻障层与一金属填充材料沉积至上述电力轨沟槽中，以形成背侧电力轨270。在一些实施例中，背侧电力轨270中的上述阻障层可包括氮化钛、氮化钽、氮化钴、氮化镍或氮化钨，以及背侧电力轨270中的上述金属填充材料可包括钛、钌、铜、镍、钴、钨、钽或钼。可以使用物理气相沉积、化学气相沉积、原子层沉积或无电解电镀(electroless plating)来沉积上述阻障层与上述金属填充层。可施行例如一化学机械研磨等的一平坦化工艺来移除在上述绝缘层的上方的多余的材料。以类似于第一互连结构246的方式及结构，形成一第二互连结构272。由于第二互连结构272是形成在工件200的背侧的上方，亦可将第二互连结构272称为背侧互连结构。
本发明实施例的实施形态提供数种优点。本发明实施例的方法在一背侧接触件与一背侧介电层之间形成一间隙。由于上述间隙的介电常数低，上述间隙的存在减少了在上述背侧接触件与一邻近的栅极结构之间的寄生电容。因此，可以改善半导体结构的效能。此外，本发明实施例的方法使用自对准技术来形成具有小尺寸的上述间隙而未使用微影工艺，而大幅降低制造上述装置相关的成本。
本发明实施例提供许多不同的实施形态。在本文公开半导体结构及其制造方法。在一例示的实施方式，本发明实施例涉及一种方法。上述方法包括接收一工件，该工件包括具有一顶表面与一底表面。该工件包括：多个通道构件，置于一基底的上方；一栅极结构，包裹在每个该多个通道构件的周围；及一源极部件，邻近该多个通道构件。该源极部件置于延伸至该基底中的一半导体插塞的上方。上述方法亦包括：将该工件翻转；选择性移除该基底的一第一部分而未移除该基底邻近该半导体插塞的一第二部分，且未实质损伤该半导体插塞；在该工件的该底表面的上方形成一背侧介电层；以一背侧接触件替换该半导体插塞；以及选择性移除该基底的该第二部分，以在该背侧介电层与该背侧接触件之间形成一间隙。
在一些实施例中，上述方法亦可包括：在选择性移除该基底的该第一部分之前，施行一第一蚀刻工艺，以对该半导体插塞与该基底进行蚀刻，形成一凹部；以及在上述凹部形成一介电盖层。相对于蚀刻该基底，上述第一蚀刻工艺可以以较大的蚀刻速率来蚀刻该半导体插塞。上述介电盖层可以是置于该半导体插塞的正上方及该基底的上述第二部分的正上方。
在一些实施例中，上述第一蚀刻工艺可包括使用一湿式蚀刻工艺来选择性蚀刻该半导体插塞。在一些实施例中，上述湿式蚀刻工艺可包括使用NH4OH及H2O2。在一些实施例中，上述介电盖层可包括氮化硅、氧化硅或氮氧化硅。
在一些实施例中，以上述背侧接触件替换该半导体插塞可包括：施行一第二蚀刻工艺以选择性移除该半导体插塞而未实质上损伤该基底的该第二部分，而形成一接触开口；以及在上述接触开口形成上述背侧接触件。在一些实施例中，上述第一蚀刻工艺与上述第二蚀刻工艺可施用一蚀刻剂，而在上述第一蚀刻工艺的上述蚀刻剂的浓度可以是小于在上述第二蚀刻工艺的上述蚀刻剂的浓度。
在一些实施例中，选择性移除该基底的该第一部分可包括施行一第三蚀刻工艺，选择性移除该基底的该第二部分可包括施行一第四蚀刻工艺，而上述第三蚀刻工艺与上述第四蚀刻工艺可包括一干式蚀刻工艺。在一些实施例中，上述干式蚀刻工艺可包括施用CF4、Cl2、NF3或HBr。在一些实施例中，上述方法可包括：在上述间隙的上方沉积一层间介电层；以及在上述层间介电层形成一背侧电力轨。
在另一例示的实施方式，本发明实施例涉及一种方法。上述方法包括：接收一工件，上述工件包括：一第一主动区与一第二主动区，在一基底的上方；一源极部件，沿着一方向置于上述第一主动区与上述第二主动区之间；以及一牺牲插塞，置于该基底且在上述源极部件的下方。上述方法亦包括：翻转上述工件；在上述牺牲插塞的正上方及上述基底邻近上述牺牲插塞的一第一部分的正上方，形成一硬遮罩；以一背侧介电层替换上述基底未被上述硬遮罩覆盖的一第二部分；移除上述硬遮罩以暴露出上述牺牲插塞及上述基底的上述第一部分；以一背侧接触件替换上述牺牲插塞；以及选择性移除上述基底的上述第一部分，以在上述背侧介电层与上述背侧接触件之间形成一间隙。
在一些实施例中，以上述背侧介电层替换上述基底的上述第二部分，可包括：施行一干式蚀刻工艺，以选择性移除上述基底的上述第二部分而未实质上损伤上述硬遮罩而形成一开口；以及在上述开口沉积一背侧介电层。
在一些实施例中，上述方法可亦包括：在形成上述硬遮罩之前，施行一湿式蚀刻工艺以移除上述牺牲插塞的一部分及上述基底的一第三部分，而形成一凹部而暴露出上述基底的上述第一部分。上述基底的上述第三部分可以在上述牺牲插塞的上述部分的周围。相对于蚀刻上述基底，上述湿式蚀刻工艺可以以较大的速率蚀刻上述牺牲插塞。
在一些实施例中，上述硬遮罩的形成可包括：在上述凹部形成一硬遮罩层；以及施行一平坦化工艺以移除在上述基底的上述第二部分的上方的多余的硬遮罩层，而形成上述硬遮罩。在一些实施例中，上述硬遮罩可包括一顶表面与一底表面，上述顶表面远离上述牺牲插塞，上述底表面邻近上述牺牲插塞，上述顶表面可在沿着上述方向宽于上述底表面。在一些实施例中，上述湿式蚀刻工艺可包括施用氢氧化铵与过氧化氢。
在又另一例示的实施方式，本发明实施例涉及一种半导体装置。上述半导体装置包括：多个纳米结构；一源极部件，耦接于每个上述纳米结构；一背侧源极接触件，置于上述源极部件的上方；一衬层，沿着上述背侧源极接触件的侧壁设置；一栅极结构，包裹在每个上述纳米结构的周围；以及一背侧介电层，置于该栅极结构的上方。上述背侧源极接触件是通过上述衬层及一间隙，而与上述背侧介电层隔开。
在一些实施例中，上述半导体装置可亦包括：多个内间隔物部件，与上述纳米结构交错设置。每个上述内间隔物部件的宽度大于上述间隙的宽度。在一些实施例中，上述半导体装置可亦包括：一层间介电层，置于上述背侧源极接触件的一底表面的上方；以及一背侧电力轨，设于上述层间介电层并电性连接于上述背侧源极接触件。在一些实施例中，上述间隙包裹于上述衬层的侧壁周围。
前述内文概述了许多实施例的特征，使所属技术领域中技术人员可以从各个方面更佳地了解本发明实施例。所属技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。所属技术领域中技术人员也应了解这些均等的结构并未背离本发明实施例的发明构思与范围。在不背离本发明实施例的发明构思与范围的前提下，可对本发明实施例进行各种改变、置换或修改。

Claims (1)

1.一种半导体装置的形成方法，包括：
接收一工件，该工件包括：
多个通道构件，置于一基底的上方；
一栅极结构，包裹在每个该多个通道构件的周围；及
一源极部件，邻近该多个通道构件，其中该源极部件置于延伸至该基底中的一半导体插塞的上方，该工件包括一顶表面与一底表面；
将该工件翻转；
选择性移除该基底的一第一部分而未移除该基底邻近该半导体插塞的一第二部分，且未实质损伤该半导体插塞；
在该工件的该底表面的上方形成一背侧介电层；
以一背侧接触件替换该半导体插塞；以及
选择性移除该基底的该第二部分，以在该背侧介电层与该背侧接触件之间形成一间隙。
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* Cited by examiner, † Cited by third party
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US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US9129842B2 (en) 2014-01-17 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of silicide contacts in semiconductor devices
US10199502B2 (en) 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
US9818872B2 (en) 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10032627B2 (en) 2015-11-16 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming stacked nanowire transistors
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US9899387B2 (en) 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9887269B2 (en) 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9899269B2 (en) 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
US9899398B1 (en) 2016-07-26 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device having nanocrystal floating gate and method of fabricating same
US10290546B2 (en) 2016-11-29 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Threshold voltage adjustment for a gate-all-around semiconductor structure
US10475902B2 (en) 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
US20220139911A1 (en) * 2020-10-30 2022-05-05 Intel Corporation Use of a placeholder for backside contact formation for transistor arrangements

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