TW202240705A - 半導體裝置的形成方法 - Google Patents

半導體裝置的形成方法 Download PDF

Info

Publication number
TW202240705A
TW202240705A TW111102554A TW111102554A TW202240705A TW 202240705 A TW202240705 A TW 202240705A TW 111102554 A TW111102554 A TW 111102554A TW 111102554 A TW111102554 A TW 111102554A TW 202240705 A TW202240705 A TW 202240705A
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor
backside
substrate
workpiece
Prior art date
Application number
TW111102554A
Other languages
English (en)
Inventor
黃柏瑜
吳以雯
李振銘
楊復凱
王美勻
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202240705A publication Critical patent/TW202240705A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供半導體結構及其形成方法。在一實施例，一種例示方法包括：形成從基底的前側延伸的鰭狀結構；將鰭狀結構的源極區凹陷以形成一源極開口；在源極開口的下方形成半導體插塞；從基底的背側暴露半導體插塞；選擇性移除基底的第一部分而未移除基底鄰近半導體插塞的第二部分；在工件的底表面的上方形成背側介電層；以背側接觸件替換半導體插塞；以及選擇性移除基底的第二部分，以在背側介電層與背側接觸件之間形成間隙。藉由形成此間隙，可以有效地減少背側接觸件與鄰近的閘極結構之間的寄生電容。

Description

半導體裝置的形成方法
本發明實施例是關於具有背側源極/汲極接觸件的半導體裝置及其形成方法，特別是關於藉由一間隙而與鄰近結構隔開的背側源極/汲極接觸件的形成方法。
半導體積體電路（integrated circuit；IC）產業已歷經了指數式的成長。在積體電路的材料與設計的技術進步下，已產出數個世代的積體電路，每個世代均比其前一個世代具有較小且更複雜的電路。在積體電路革命的過程中，通常是隨著功能密度（舉例而言：每單位晶片面積的互連的裝置數量）的增加而縮減幾何尺寸（舉例而言：使用一製程所能形成的最小構件（或是線））。這樣的尺寸縮減的過程通常會藉由增加製造效率與降低關連的成本而獲得效益。這樣的尺寸縮減亦會增加所加工及製造的積體電路結構的複雜度。
舉例而言，隨著積體電路（IC）技術朝向更小的技術節點發展，開始導入多閘極裝置，藉由增加閘極-通道耦合、降低關閉狀態（off-state）的電流以及降低短通道效應（short-channel effect；SCE）來改善閘極控制。通常將多閘極裝置視作具有閘極結構或其部分設置於通道區之多側上的裝置。鰭式場效電晶體（fin-like field effect transistor；FinFET）和多橋通道（multi-bridge-channel；MBC）電晶體為多閘極裝置的範例，它們已成為在高效能與低漏電的應用中常見且有潛力的候選。鰭式場效電晶體具有由閘極包覆多側的抬升通道（例如閘極包覆從基底延伸之半導體材料的「鰭片」的頂部和側壁）。多橋通道電晶體的閘極能部分或完全地圍繞通道區延伸，以從兩側或更多側提供對於通道區的存取。由於多橋通道電晶體的閘極結構環繞通道區，也可將其稱為環繞式閘極電晶體（surrounding gate transistor；SGT）或全繞式閘極（gate-all-around；GAA）電晶體。多橋通道電晶體的通道區可以由奈米線（nanowires）、奈米片（nanosheets）、其他奈米結構及/或其他適當的結構形成。上述通道區的形狀亦對多橋通道電晶體賦予不同的名稱，例如奈米片電晶體或奈米線電晶體等。
隨著上述多閘極裝置的尺寸的縮減，要將所有的接觸部件擠在一基底的一側上變得愈來愈困難。為了緩和接觸部件的裝設密度，可以將繞線部件搬移至此基底的背側。這樣的繞線部件可以包括背側電力軌（backside power rails）或背側接觸件。在背側接觸件與鄰近的閘極結構之間的電容值可能會對裝置效能造成影響。因此，儘管現有的背側電力軌形成製程一般可以適用於其設定的目的，但無法在所有方面都令人滿意。
一實施例是關於一種半導體裝置的形成方法。上述半導體裝置的形成方法包括接收一工件，該工件包括具有一頂表面與一底表面。該工件包括：複數個通道構件，置於一基底的上方；一閘極結構，包裹在每個該些通道構件的周圍；及一源極部件，鄰近該些通道構件。該源極部件置於延伸至該基底中的一半導體插塞的上方。上述半導體裝置的形成方法亦包括：將該工件翻轉；選擇性移除該基底的一第一部分而未移除該基底鄰近該半導體插塞的一第二部分，且未實質損傷該半導體插塞；在該工件的該底表面的上方形成一背側介電層；以一背側接觸件替換該半導體插塞；以及選擇性移除該基底的該第二部分，以在該背側介電層與該背側接觸件之間形成一間隙。
另一實施例是關於一種半導體裝置的形成方法。上述半導體裝置的形成方法包括：接收一工件，上述工件包括：一第一主動區與一第二主動區，在一基底的上方；一源極區，沿著一方向置於上述第一主動區與上述第二主動區之間；以及一犧牲插塞，置於該基底且在上述源極區的下方。上述半導體裝置的形成方法亦包括：翻轉上述工件；在上述犧牲插塞的正上方及上述基底鄰近上述犧牲插塞的一第一部分的正上方，形成一硬遮罩；以一背側介電層替換上述基底未被上述硬遮罩覆蓋的一第二部分；移除上述硬遮罩以暴露出上述犧牲插塞及上述基底的上述第一部分；以一背側接觸件替換上述犧牲插塞；以及選擇性移除上述基底的上述第一部分，以在上述背側介電層與上述背側接觸件之間形成一間隙。
又另一實施例是關於一種半導體裝置。上述半導體裝置包括：複數個奈米結構；一源極部件，耦接於每個上述奈米結構；一背側源極接觸件，置於上述源極部件的上方；一襯層，沿著上述背側源極接觸件的側壁設置；一閘極結構，包裹每個上述奈米結構的周圍；以及一背側介電層，置於該閘極結構的上方。上述背側源極接觸件是藉由上述襯層及一間隙，而與上述背側介電層隔開。
以下揭露內容提供了許多不同的實施形態或範例，用於實現所提供之申請專利之發明的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例的說明。當然，這些僅僅是範例，並非用以限定本發明的實施例。舉例而言，以下敘述中提及第一部件形成於第二部件上或上方，可能包含第一與第二部件直接接觸的實施形態，也可能包含額外的部件形成於第一與第二部件之間，使得第一與第二部件不直接接觸的實施形態。此外，本發明實施例在各種範例中可能重複作為元件符號的元件符號的數字及/或字母，此重複是為了簡化和清楚，並非在討論的各種實施例及/或組態之間指定其關係。
再者，在此可使用空間相對用詞，例如「在……下方」、「在……下」、「低於」、「下方的」、「在……上」、「高於」、「上方的」及類似的用詞以助於描述圖中所示之其中一個元件或部件相對於另一(些)元件或部件之間的關係。這些空間相對用詞係用以涵蓋圖式所描繪的方向以外，使用中或操作中之裝置的不同方向。裝置可能被轉向(旋轉90度或其他方向)，且可與其相應地解釋在此使用之空間相對描述。
再者，如所屬技術領域中具有通常知識者所理解的，考量到在製造期間固有出現的變化，當用「約」、「大約」及相似的用詞來描述一個數字或一個數字範圍時，所述用詞涵蓋在合理範圍內的數字。舉例而言，當製造具有關於數字之特徵的部件時，基於已知的關於前述製程的製造容許度，數字或數字範圍涵蓋之合理範圍包含所述的數字，例如在所述數字+/- 10%的範圍內。舉例而言，本技術領域中具有通常知識者已知關於沉積一個厚度為「約5 nm」的材料層的製程容許度為+/- 15%，則可涵蓋4.25 nm至5.75 nm的尺寸範圍。更進一步來說，本發明實施例在各種範例中可能重複作為元件符號的參考數字及/或字母。此重複是為了簡化和清楚的目的，並非在討論的各種實施例及/或配置之間指定其關係。
本發明實施例整體上是關於關於具有背側源極/汲極接觸件的半導體裝置及其形成方法，特別是關於藉由一間隙而與鄰近結構隔開的背側源極/汲極接觸件的形成方法。
在一基底上的電晶體的源極/汲極接觸件及閘極接觸件，是將這些電晶體的源極/汲極部件連接於此基底的前側的上方的一互連結構。隨著半導體裝置的尺寸的縮減，上述源極/汲極接觸件及上述閘極接觸件之間的彼此接近可能會縮減用以形成這些接觸件的製程裕度（process window）並可能會增加這些接觸件之間的寄生電容。背側電力軌（Backside power rail；BPR）結構是用以緩和這些接觸件的擁擠的一目前的解決方案。在一些接觸件架構中，可以從上述基底的背側形成背側源極/汲極接觸件，並將其耦接於一背側電力軌。由於接近鄰近的閘極結構，寄生電容可能會存在於上述背側源極/汲極接觸件與上述閘極結構之間。這樣的寄生電容可能會影響裝置效能並降低切換速率。
本發明實施例提供用以形成一背側源極/汲極接觸件的方法，藉由一間隙將此背側源極/汲極接觸件與鄰接結構隔開。在一例示的方法，接收一工件並使其前側面朝上。上述工件包括：在一基底的上方的一源極部件與一汲極部件、置於上述源極部件與上述汲極部件之間的複數個通道構件、包裹於上述複數個通道構件的周圍的一閘極結構以及置於上述基底且在上述源極部件的正下方的一犧牲插塞。在將上述工件上下翻轉並暴露出上述犧牲插塞之後，在上述犧牲插塞的正上方及上述基底橫向鄰近上述犧牲插塞的一第一部分的正上方形成一硬遮罩。上述基底未被上述硬遮罩覆蓋的其餘部分則被一背側介電層替換。然後，上述犧牲插塞被一源極接觸件替換，並將上述基底的上述第一部分移除，以形成一間隙來將上述背側源極接觸件與上述背側介電層隔開。藉由形成上述間隙，可以有效地減少在上述背側源極接觸件與上述閘極結構之間的寄生電容。
參考所附圖式，針對本發明實施例的各種態樣作更詳細的說明。在這方面，第1圖是一流程圖，顯示根據本發明實施例的實施形態的半導體裝置的形成方法100。在後文，與第2至23圖一起說明方法100，第2至23圖是根據方法100的實施形態在不同的製造階段的一工件200的部分剖面示意圖或部分俯視示意圖。方法100僅為一範例且無將本發明實施例限制在本文明確說明的內容的意思。可以在方法100之前、過程中或之後提供額外的步驟，而作為方法100的其他實施形態，可以將一些所敘述的方法予以取代、刪減或移動順序。在本文為了簡化，不會對所有步驟作詳細敘述。由於在製程的最後會將工件200製造成一半導體裝置，因此在上下文需要時會將工件200稱為半導體裝置。為了避免疑慮，在第2至23圖的X、Y、Z方向為彼此正交且在整個第2至23圖均為一致。綜觀本發明實施例，除非另有除外的說明，類似的元件符號用來代表類似的元件。
請參考第1與2圖，方法100包括一區塊102，其中接收一工件200。工件200包括一基底201。在一實施例中，基底201為一塊材（bulk）矽基底（舉例而言：包含塊材單晶矽）。基底201在各種實施例中可包含其他半導體材料，例如鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或上述之組合或是其他適當的材料。在一些替代性的實施例中，基底201可以是一絕緣層上覆半導體（semiconductor-on-insulator）基底，例如一絕緣層上覆矽（silicon-on-insulator；SOI）基底、一絕緣層上覆矽鍺（silicon germanium-on-insulator；SGOI）基底或一絕緣層上覆鍺（germanium-on-insulator；GOI）基底。絕緣層上覆半導體基底可使用佈植氧隔離（separation by implantation of oxygen；SIMOX）、晶圓接合及/或其他合適的方法以製造。在此處敘述的實施例中，基底201是一絕緣層上覆矽基底並包括一載體基底202、在載體基底202上的一絕緣體層203以及在絕緣體層203的一半導體層204。在一實施例中，半導體層204可以是矽、矽鍺、鍺或其他適當的材料，且可以是未被摻雜或未被特意摻雜而具有非常低劑量的摻雜物。在此處敘述的實施例中，載體基底202包括矽，絕緣體層203包括氧化矽，而半導體層204包括矽（舉例而言：單晶矽）。
工件200包括一鰭狀結構205，鰭狀結構205置於基底201的上方。鰭狀結構205沿著X方向縱向延伸，並分成被虛設（dummy）閘極堆疊物210（將會在後文敘述）重疊的通道區205C、源極區205S及汲極區205D。在此處敘述的實施例中，在第2圖顯示二個通道區205C、一個源極區205S及二個汲極區205D，但是工件200可以包括更多的源極/汲極區及通道區。可以使用微影與蝕刻步驟的組合，從半導體層204的一部分及垂直交互堆疊的複數個半導體層來形成鰭狀結構205。一例示的微影製程包含塗佈一光阻層、上述光阻層的軟烤、遮罩對準、曝光、曝光後烘烤、將上述光阻層顯影、清洗以及烘乾（舉例而言：硬烤）、其他合適的微影製程或上述之組合。在一些實例中，可使用雙重圖形化或多重圖形化製程來對鰭狀結構205進行圖形化，以形成具有節距小於使用單一、直接的光學微影製程可另外獲得的節距的圖案。上述蝕刻製程可包含乾式蝕刻、濕式蝕刻及/或其他合適的製程。在此處敘述的實施例中，上述垂直交互堆疊的複數個半導體層包括穿插配置的複數個通道層208與複數個犧牲層206。每個通道層208可以由矽（Si）形成，而每個犧牲層206可以由矽鍺（SiGe）形成。可以使用分子束磊晶（molecular beam epitaxy；MBE）、氣相磊晶（vapor phase epitaxy；VPE）、超高真空（ultra-high-vacuum；UHV）化學氣相沉積及/或其他合適的磊晶成長製程，將通道層208與犧牲層206磊晶沉積在基底201上。
儘管未明確顯示於第2圖，一隔離部件亦形成在鰭狀結構205的周圍，以將鰭狀結構205與鄰近的鰭狀結構隔離。在一些實施例中，上述隔離部件是沉積在定義鰭狀結構205的溝槽中。這樣的溝槽可延伸穿過通道層208與犧牲層206並止於基底201中。亦可將上述隔離部件稱為淺溝槽隔離（shallow trench isolation；STI）部件。在一例示製程中，使用化學氣相沉積（chemical vapor deposition；CVD）、次大氣壓化學氣相沉積（subatmospheric chemical vapor deposition；SACVD）、流動式化學氣相沉積（flowable chemical vapor deposition；FCVD）、物理氣相沉積（physical vapor deposition；PVD）、旋轉塗布法及/或其他合適的製程，在工件200的上方沉積用於上述隔離部件的一介電材料。然後將沉積的上述介電材料平坦化並凹陷，直到鰭狀結構205高於上述隔離部件。用於上述隔離部件的上述介電材料可包含氧化矽、氮氧化矽、摻氟矽酸鹽玻璃（fluorine-doped silicate glass；FSG）、一低介電常數（low-k）的介電質、上述之組合及/或其他合適的材料。
仍請參考第2圖，工件200亦包括虛設閘極堆疊物210，虛設閘極堆疊物210是置於鰭狀結構205的通道區205C的上方。通道區205C與虛設閘極堆疊物210亦定義出未被虛設閘極堆疊物210垂直重疊的源極區205S與汲極區205D。每個通道區205C沿著X方向置於一源極區205S與一汲極區205D之間。在第2圖顯示二個虛設閘極堆疊物210，但是工件200可以包括更多的虛設閘極堆疊物210。在本實施例中，適用一閘極替換製程（或是，閘極後製製程（gate-last process）），其中虛設閘極堆疊物210作為用於功能性閘極結構的佔位件（placeholder）。亦可適用其他製程及配置。虛設閘極堆疊物210包括一虛設介電層211、在虛設介電層211的上方的一虛設閘極層212以及在虛設閘極層212的上方的一閘極頂硬遮罩層215。虛設介電層211可包括氧化矽。虛設閘極層212可包括多晶矽。閘極頂硬遮罩層215可以是一多層結構，包括氧化矽層213與形成在氧化矽層213上的氮化矽層214。可利用適當的沉積製程、光學微影製程及蝕刻製程，以形成虛設閘極堆疊物210。
如第2圖所示，工件200亦包括一閘極間隔物層216，閘極間隔物層216置於工件200的上方。在此處敘述的實施例中，閘極間隔物層216包括一第一閘極間隔物層216a與一第二閘極間隔物層216b，其共形地（conformally）沉積在工件200的上方，包括在虛設閘極堆疊物210的頂表面及側壁的上方以及在鰭狀結構205的頂表面的上方。本文使用的「共形地」一詞，是為了簡單描述一層，其在各種區域的上方具有一實質上均勻的厚度。在一些實作中，第二閘極間隔物層216b的介電常數大於第一閘極間隔物層216a的介電常數，且與第一閘極間隔物層216a比較，第二閘極間隔物層216b具有較高的抗蝕刻性。在一些實施例中，第一閘極間隔物層216a可包括氧化矽、氮氧化矽或一適當的低介電常數介電材料。第二閘極間隔物層216b可包括氮碳化矽、氮化矽、氧化鋯、氧化鋁或一適當的介電材料。可以使用例如化學氣相沉積、次大氣壓化學氣相沉積、流動式化學氣相沉積、原子層沉積（atomic layer deposition；ALD）、物理氣相沉積或其他適當的製程，將第一閘極間隔物層216a與第二閘極間隔物層216b沉積在虛設閘極堆疊物210的上方。
請參考第1與3圖，方法100包括一區塊104，其中將鰭狀結構205的一源極區205S及二個汲極區205D凹陷，以形成一源極開口218S與二個汲極開口218D。在一些實施例中，藉由一乾式蝕刻化一適當的蝕刻製程，將鰭狀結構205之未被虛設閘極堆疊物210及閘極間隔物層216覆蓋的源極區205S與汲極區205D予以非等向性蝕刻，以形成一源極開口218S與二個汲極開口218D。一例示的乾式蝕刻製程可以使用一含氧氣體、氫、一含氟氣體（舉例而言：CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6）、一含氯氣體（舉例而言：Cl 2、CHCl 3、CCl 4及/或BCl 3）、一含溴氣體（舉例而言：HBr及/或CHBr 3）、一含碘氣體、其他適當的氣體及/或電漿及/或上述之組合。在第3圖中代表的實施例中，源極開口218S與汲極開口218D延伸穿過通道層208與犧牲層206的垂直堆疊物。源極開口218S與汲極開口218D可以部份地延伸至基底201的半導體層204中。如第3圖所示，通道層208及犧牲層206的側壁暴露於源極開口218S及汲極開口218D。
請參考第1與4至5圖，方法100包括一區塊106，其中形成複數個內間隔物部件220。在形成源極開口218S與汲極開口218D之後，犧牲層206暴露於源極開口218S與汲極開口218D中。如第4圖所示，將犧牲層206選擇性及局部凹陷，以形成內間隔物凹陷219，而暴露的通道層208卻未被明顯蝕刻。在通道層208基本上由矽（Si）組成且犧牲層206基本上由矽鍺（SiGe）組成的一實施例中，犧牲層206的選擇性及局部凹陷可包括使用一選擇性的等向性蝕刻製程（舉例而言：一選擇性乾式蝕刻製程或一選擇性濕式蝕刻製程），而犧牲層206受到凹陷的範圍則藉由蝕刻製程的時程來控制。在形成內間隔物凹陷219之後，將一內間隔物材料層沉積在工件200的上方，包括在內間隔物凹陷219中。上述內間隔物材料層可包括氧化矽、氮化矽、碳氧化矽、氮碳氧化矽（silicon oxycarbonitride）、氮碳化矽、金屬氮化物或一適當的介電材料。然後，將所沉積的上述內間隔物材料層回蝕，以移除在通道層208的上方的多餘的內間隔物材料層，藉此形成如第5圖所示的內間隔物部件220。在一些實施例中，在區塊106的上述回蝕刻製程可以是一乾式蝕刻製程，其方式類似於用於形成源極開口218S與汲極開口218D的乾式蝕刻製程。
請參考第1與6圖，方法100包括一區塊108，其中選擇性地將源極開口218S延伸至半導體層204中，以形成一延伸開口226。在一些實施例中，使用化學氣相沉積或原子層沉積在工件200的上方沉積一遮罩膜222，然後使用旋轉塗布法或一適當的製程在遮罩膜222的上方沉積一光阻層224。使用光學微影製程將光阻層224圖形化，以形成一圖形化的光阻層224。然後以此圖形化的光阻層224為一蝕刻製程中的一蝕刻遮罩，將遮罩膜222圖形化。如第6圖所示，圖形化的光阻層224與圖形化的遮罩膜222覆蓋/保護汲極開口218D，卻將源極開口218S暴露出來。然後，施行一蝕刻製程，以將源極開口218S延伸至半導體層204中以形成一延伸開口226。在一些實作中，在區塊108的上述蝕刻製程可以是一乾式蝕刻製程，其方式類似於用於形成源極開口218S與汲極開口218D的乾式蝕刻製程。在一些實施例中，遮罩膜222可包括氧化矽、氮化矽、氮氧化矽、氮碳氧化矽、碳化矽或碳氧化矽。
請參考第1與7圖，方法100包括一區塊110，其中在延伸開口226形成一半導體插塞228。在一些實施例中，在區塊110的操作可包括一預清潔製程，以移除原生氧化物與光阻層224。在上述預清潔製程之後，在遮罩膜222仍覆蓋汲極開口218D的側壁之下，可使用分子束磊晶（beam epitaxy；MBE）、氣相磊晶（vapor-phase epitaxy；VPE）、超高真空化學氣相沉積（ ultra-high vacuum chemical vapor deposition；UHV-CVD）及/或其他適當的磊晶成長製程，選擇性地在延伸開口226形成半導體插塞228。半導體插塞228的組成與半導體層204的組成不同，使得在一後續製程中可以選擇性地移除半導體層204。例如以矽形成半導體層204時，半導體插塞228可包括矽鍺、摻硼的矽（Si:B）、摻磷的矽（Si:P）、摻硼的矽鍺（SiGe:B）、摻砷的矽（Si:As）或其他適當的材料使得可以將半導體層204選擇性地移除而未實質上蝕刻半導體插塞228。在一實施例中，以矽形成半導體層204並以矽鍺形成半導體插塞228。在形成半導體插塞228之後，使用一適當的蝕刻製程來選擇性地移除覆蓋汲極開口218D的遮罩膜222。
請參考第1與8圖，方法100包括一區塊112，其中在源極開口218S形成一源極部件232S並在汲極開口218D形成一汲極部件232D。在此處繪示的例子中，在移除遮罩膜222之後，在源極開口218S的底部（以及在半導體插塞228的上方）及在汲極開口218D的底部形成一磊晶半導體部件230，以減少或實質上避免即將形成的源極部件232S/汲極部件232D與半導體層204及/或即將形成在工件200的背側的部件之間的漏電流。藉由使用一磊晶製程例如一分子束磊晶製程、一氣相磊晶製程、一超高真空化學氣相沉積製程、一金屬有機化學氣相沉積（MOCVD）製程及/或其他合適的磊晶成長製程，從半導體層204或半導體插塞228的曝露的頂表面磊晶並選擇性地形成磊晶半導體部件230。磊晶半導體部件230的底表面通常會依循汲極開口218D的底表面或半導體插塞228的曝露的頂表面的形狀。由於內間隔物部件220的表面不會對磊晶半導體部件230的磊晶成長導通，磊晶半導體部件230是以一自下而上的樣子（bottom-up fashion）從基底201的暴露的表面形成。磊晶半導體部件230的一剖面視圖包括一新月形的形狀。依存於源極部件232S的導電形式，磊晶半導體部件230可具有不同的組成。當源極部件232S為n型，磊晶半導體部件230可包括矽（Si）、摻磷的矽（Si:P）或摻砷的矽（Si:As）。當源極部件232S為p型，磊晶半導體部件230可包括矽鍺（SiGe）或摻硼的矽鍺（SiGe:B）。
然後，藉由使用一磊晶製程例如氣相磊晶、超高真空化學氣相沉積、分子束磊晶及/或其他合適的製程，將源極部件232S與汲極部件232D各自形成在磊晶半導體部件230的上方。上述磊晶製程可使用氣相及/或液相前驅物，其與磊晶半導體部件230的成分交互作用。因此，源極部件232S與汲極部件232D在鰭狀結構205的通道區205C耦接於通道層208。依存於即將形成的電晶體的導電形式，源極部件232S與汲極部件232D可以是n型源極/汲極部件或p型源極/汲極部件。例示的n型源極/汲極部件可包括矽、摻磷的矽、摻砷的矽、摻銻的矽或其他適當的材料，並可藉由在磊晶製程的期間引入例如磷、砷或銻等的n型摻雜物作原位（in-situ）摻雜，或是使用一接面佈植製程（junction implant process）作非原位（ex-situ）摻雜。例示的p型源極/汲極部件可包括鍺、摻鎵的矽鍺、摻硼的矽鍺或其他適當的材料，並可藉由在磊晶製程的期間引入例如硼或鎵等的p型摻雜物作原位摻雜，或是使用一接面佈植製程作非原位摻雜。在一些實施例中，可以在源極部件232S/汲極部件232D與對應的磊晶半導體部件230之間形成一淡摻雜磊晶半導體層，而此淡摻雜磊晶半導體層的摻雜濃度小於源極部件232S/汲極部件232D的摻雜濃度。
請參考第1與9圖，方法100包括一區塊114，其中在工件200的上方沉積一接觸蝕刻停止層（contact etch stop layer；CESL）234與一層間介電（interlayer dielectric；ILD）層236。接觸蝕刻停止層234可以包含氮化矽、氮氧化矽及/或其他本技術領域中已知的材料，並可藉由原子層沉積、電漿輔助化學氣相沉積（plasma-enhanced chemical vapor deposition；PECVD）製程及/或其他合適的沉積製程或氧化製程來形成。如第9圖所示，接觸蝕刻停止層234可以沉積在源極部件232S、汲極部件232D的頂表面上以及閘極間隔物層216的側壁上。在接觸蝕刻停止層234的沉積之後，藉由一電漿輔助化學氣相沉積製程或其他適當的沉積技術，在工件200的上方沉積層間介電層236。層間介電層236可包含的材料例如為正矽酸四乙酯（tetraethylorthosilicate；TEOS）氧化物、未經摻雜的矽酸鹽玻璃或經摻雜的氧化矽，像是硼磷矽酸鹽玻璃（borophosphosilicate glass；BPSG）、熔融矽石玻璃（fused silica glass；FSG）、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、摻硼的矽玻璃（boron doped silicon glass；BSG）及/或其他合適的介電材料。在一些實施例中，在形成層間介電層236之後，可對工件200進行退火以提高層間介電層236的完整性。
請參考第1與10圖，方法100包括一區塊116，其中以閘極結構240替換虛設閘極堆疊物210。可以對工件200施行一平坦化製程例如一化學機械研磨(chemical mechanical polishing，CMP)製程，以移除多餘的材料並暴露出虛設閘極堆疊物210中的虛設閘極電極層212的頂表面。在暴露出虛設閘極電極層212之下，進行區塊116以移除虛設閘極堆疊物210。虛設閘極堆疊物210的移除可包含對虛設閘極堆疊物210中之材料具有選擇性的一或多個蝕刻製程。舉例而言，虛設閘極堆疊物210之移除可使用一選擇性濕式蝕刻、一選擇性乾性蝕刻或上述之組合來施行。在移除虛設閘極堆疊物210之後，選擇性地移除犧牲層206，將通道層208 露出以作為通道區205C中的通道構件。可藉由一選擇性乾式蝕刻、一選擇性濕式蝕刻或其他選擇性蝕刻製程來實行犧牲層206的選擇性移除。在一些實施例中，上述選擇性濕式蝕刻包含一APM蝕刻（舉例而言：氫氧化銨-過氧化氫-水的混合物）。
沉積閘極結構240，以包裹在通道層208 （通道構件）的上方。每個閘極結構240包含一閘極介電層242和在閘極介電層242的上方的一閘極電極層244。在一些實施例中，閘極介電層242包含一界面層與一高介電常數介電層，上述界面層設置在通道層208 （通道構件）上，上述高介電常數介電層在上述界面層的上方。在此，一高介電常數介電層是指所具有的介電常數大於二氧化矽的介電常數（其約3.9）的一介電材料。一低介電常數介電層是指所具有的介電常數不大於二氧化矽的介電常數的一介電材料。在一些實施例中，上述界面層包括氧化矽。然後，使用原子層沉積、化學氣相沉積及/或其他適當的方法，在上述界面層的上方沉積上述高介電常數介電層。上述高介電常數介電層可包含氧化鉿。或者，上述高介電常數介電層可包含其他高介電常數介電質，例如氧化鈦、氧化鉿鋯、氧化鉭、氧化鉿矽、氧化鋯矽、氧化鑭、氧化鋁、氧化釔、SrTiO 3、BaTiO 3、BaZrO、氧化鉿鑭、氧化鑭矽、氧化鋁矽、氧化鉿鉭、氧化鉿鈦、(Ba,Sr)TiO 3（BST）、氮化矽、氮氧化矽、上述之組合或其他合適的材料。
然後，使用原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他合適的方法，在閘極介電層242的上方沉積閘極電極層244。閘極電極層244可包含一單層或一多層結構，例如具有選定的功函數以增強裝置效能之一金屬層（功函數金屬層）、一襯層（liner layer）、一潤濕層、一黏著層、一金屬合金或金屬矽化物的各種組合。舉例來說，閘極電極層244可包含氮化鈦、鈦鋁、氮化鈦鋁、氮化鉭、鉭鋁（tantalum aluminum）、氮化鉭鋁、碳化鉭鋁、氮碳化鉭（tantalum carbonitride）、鋁、鎢、鎳、鈦、釕、鈷、鉑、碳化鉭、氮化鉭矽、銅、其他耐火金屬或其他合適的金屬材料，或者上述之組合。另外，在作為半導體裝置的工件200包括n型電晶體與p型電晶體時，可分開為n型電晶體與p型電晶體形成不同的閘極電極層，其可包括不同的功函數金屬層（舉例而言：為了提供不同的n型與p型功函數金屬層）。
請參考第1與11圖，方法100包括一區塊118，其中一第一互連結構246形成於工件200的上方。在一些實施例中，第一互連結構246可包括多個金屬間介電（intermetal dielectric；IMD）層及在每個金屬間介電層中的多個金屬線或接觸導孔（contact vias）。在一些實例中，上述金屬間介電層與層間介電層236可以共有類似的組成。在每個金屬間介電層中的上述金屬線及接觸導孔可以以金屬形成，例如鋁、鎢、釕或銅。在一些實施例中，上述金屬線及接觸導孔可以被一阻障層襯墊，以將上述金屬線及接觸導孔隔離於上述金屬間介電層，以避免電遷移（electro-migration）。由於第一互連結構246是形成在工件200的前側的上方，亦可將第一互連結構246稱為前側互連結構。
請參考第1與12圖，方法100包括一區塊120，其中將一載體基底250接合至第一互連結構246，並將工件200上下翻轉並予以平坦化，以暴露出半導體插塞228。在一些實施例中，可藉由熔融接合（fusion bonding）、藉由使用一黏著層或上述之組合，將載體基底250接合至工件200。在一些實例中，載體基底250可包括半導體材料（例如矽）、藍寶石、玻璃、聚合物材料或其他適當的材料。在使用熔融接合的實施例中，載體基底250包括一底部氧化物層，第一互連結構246包括一頂部氧化物層。對於上述底部氧化物層與上述頂部氧化物層都作過處理之後，將其置於厚絨布中彼此接觸，以在室溫或較高溫直接接合。一旦將載體基底250接合至工件200的第一互連結構246，將工件200上下翻轉。然後，將工件200的背側平坦化，以移除載體基底202、絕緣體層203及半導體層204的一部分，以暴露出半導體插塞228。如第12圖所示，基底201的半導體層204是置於通道層208 （通道構件）的上方。
請參考第1與13圖，方法100包括一區塊122，其中局部並選擇性地蝕刻半導體插塞228及基底201，以形成一頂凹部252。可以藉由施行一或多道選擇性乾式蝕刻製程、一或多道選擇性濕式蝕刻製程及/或上述之組合，來形成頂凹部252。在本實施例中，實行一濕式蝕刻製程以選擇性地移除半導體插塞228的一上部228a。藉由調整在這個濕蝕刻製程實行的蝕刻劑的濃度，在半導體插塞228的上部228a的周圍的半導體層204的一第一部分204a亦被刻意移除。要注意的是，上述蝕刻溶液以一第一速率蝕刻半導體插塞228的上部228a，其大於用來蝕刻半導體層204的第一部分204a相關的一第二速率。
在所敘述的這個例子中，半導體層204是以矽形成，半導體插塞228是以矽鍺形成，而上述濕式蝕刻製程所利用的蝕刻劑溶液包括氫氧化銨（NH 4OH）、過氧化氫（H 2O 2）及水（H 2O）的混合物。將半導體插塞228凹陷的範圍可藉由上述蝕刻製程的時程來控制。在一實施例中，在上述蝕刻劑溶液中的過氧化氫（H 2O 2）的濃度可以是在約5重量%與約10重量%之間，以刻意移除半導體層204的第一部分204a。製程溫度可以在約50 oC與約60 oC之間。要注意的是，由於選擇氫氧化銨（NH 4OH）、過氧化氫（H 2O 2）及水（H 2O）的混合物以及由於矽的晶格結構，上述蝕刻劑溶液沿著＜111＞結晶取向（crystal orientation）對矽的蝕刻，會慢於沿著晶格中的所有其他結晶取向（舉例而言：＜110＞、＜100＞）。其結果，被局部蝕刻的半導體層204（亦可將其稱為「半導體層204’」）包括一第二部分204b與一第三部分204c，其中第二部分204b具有一彎曲表面204s，而第三部分204c具有一實質上平坦表面204t。在施行上述濕式蝕刻製程之後，形成頂凹部252，頂凹部252是由被局部蝕刻的半導體插塞228（亦可將其稱為「半導體插塞228’」）的一頂表面228t與彎曲表面204s所定義。亦可以使用在半導體插塞228與半導體層204之間具有高選擇性的其他適當的藥劑來對半導體插塞228進行選擇性蝕刻，以形成頂凹部252。要注意的是，藉由利用上述濕式蝕刻製程，未利用一微影製程即形成頂凹部252。
在一些實作中，可以利用其他方法來形成頂凹部252。例如，可以實行一第一乾式蝕刻製程以選擇性地將半導體插塞228凹陷而形成半導體插塞228’且未明顯蝕刻半導體層204。上述第一乾式蝕刻製程形成一開口，此開口沿著Z方向具有一均勻的寬度。可以在工件200的上方沉積一底部抗反射塗層（bottom anti-reflective coating；BARC）。然後回蝕刻上述底部抗反射塗層（舉例而言：藉由全面性蝕刻（blanket etch）），以將半導體層204的第一部分204a暴露出來而半導體插塞228’卻仍被上述底部抗反射塗層保護。然後，可以施行一第二乾式蝕刻製程而移除半導體層204的第一部分204a，以加大上述開口而形成頂凹部252。要瞭解的是，由於不同蝕刻製程的不同特性，頂凹部252在剖面圖下的形狀可能會有些微不同，頂凹部252b頂凹部252仍會暴露半導體層204相鄰於半導體插塞228’的一符合要求的部分。
請參考第1與14圖，方法100包括一區塊124，其中在頂凹部252形成一自對準介電蓋254。自對準介電蓋254的形成可包括在工件200上沉積一介電材料以填充頂凹部252。可使用高密度電漿化學氣相沉積（high density plasma CVD；HDPCVD）、電漿輔助化學氣相沉積、原子層沉積或一適當的沉積方法來沉積上述介電材料。上述介電材料可以以氧化矽、氮化矽、氮氧化矽、碳化矽、氧化鋁或上述之組合形成。可以接著以例如一化學機械研磨（chemical mechanical planarization；CMP）製程等的一平坦化製程來移除實質上平坦表面204t的上方的多餘的介電材料，並且定義自對準介電蓋254的最終形狀以及提供一平坦的表面。自對準介電蓋254遵循頂凹部252的形狀。亦即，自對準介電蓋254具有一底表面、一彎曲側壁以及一平坦的頂表面254t，其中上述底表面直接與半導體插塞228’的頂表面228t接觸，上述彎曲側壁直接與彎曲表面204s接觸。自對準介電蓋254的中心線（未繪示）與半導體插塞228’ 的中心線（未繪示）對準。
半導體插塞228’的頂表面228t（以及因此，自對準介電蓋254的底表面）沿著X方向具有一寬度W1。自對準介電蓋254的頂表面254t沿著X方向具有一寬度W2，其中W2大於W1。從Y方向觀之，除了置於半導體插塞228’的正上方之外，自對準介電蓋254亦置於半導體層204’的第二部分204b的上方，此第二部分204b橫向相鄰於半導體插塞228’且在半導體插塞228’的周圍。自對準介電蓋254的頂表面254t的邊緣與半導體插塞228’的側壁之間的距離標示為W3，距離W3等於W2與W1之間的寬度差的一半。換句話說，W3等於(W2-W1)/2。自對準介電蓋254亦沿著Z方向具有一厚度T1。在一些實例中，為了使自對準介電蓋254抵抗在區塊126的蝕刻，W1在約15 nm與約25 nm之間、W2 在約25 nm與約35 nm之間、W3在約4 nm與約6 nm之間以及T1在約10 nm與約20 nm之間。
請參考第1與15圖，方法100包括一區塊126，其中選擇性地移除未被自對準介電蓋254覆蓋的半導體層204’，以形成一介電開口256。在一些實施例中，在形成自對準介電蓋254之後，可以藉由例如一選擇性乾式蝕刻製程或一選擇性濕式蝕刻製程等的一選擇性蝕刻製程來選擇性地移除半導體層204’的第三部分204c，以形成介電開口256。一例示的選擇性乾式蝕刻製程可以利用CF 4、NF 3、Cl 2、HBr、其他適當的氣體及/或電漿及/或上述之組合。如第15圖所示，在區塊126的選擇性移除並未實質上損及半導體插塞228’。在自對準介電蓋254的下方的半導體層204’的第二部分204b可能會在半導體層204’的選擇性移除的期間受到輕微蝕刻，但是大部分都會保留下來。半導體層204’的受到輕微蝕刻的第二部分204b可稱為半導體襯墊204b’ （或是，半導體層）。半導體襯墊204b’沿著半導體插塞228’的側壁延伸。在區塊126的蝕刻製程之後，半導體襯墊204b’沿著X方向具有一寬度W4。內間隔物部件220沿著X方向具有一寬度W5，W5大於W4。亦即，半導體襯墊204b’是置於內間隔物部件220上，且未在閘極結構240的正上方。因此，在移除半導體襯墊204b’的一後續的蝕刻製程，閘極結構240不會被暴露且受損。由於半導體襯墊204b’曾經是基底的一部分且曾經橫向地鄰近半導體插塞228’，半導體襯墊204b’不會在源極部件232S的上方延伸，半導體襯墊204b’亦會避開源極部件232S。
請參考第1與16至17圖，方法100包括一區塊128，其中在介電開口256中以及在工件200的上方形成一介電層258。可以藉由流動式化學氣相沉積、化學氣相沉積、電漿輔助化學氣相沉積、旋轉塗布法或一適當的製程，在工件200的背側的上方形成介電層258。在一些實例中，介電層258可包括氧化矽或具有一組成，其類似於層間介電層236的組成。如第16圖所示，在形成介電層258之後，汲極部件232D與介電層258被磊晶半導體部件230隔開。可以施行例如一化學機械研磨製程等的一平坦化製程，以將工件200的背側平坦化、移除在自對準介電蓋254的上方的多餘的介電層258、移除自對準介電蓋254以及暴露出半導體插塞228’與半導體襯墊204b’。第17圖顯示在上述平坦化製程之後的工件200的一例示的部分俯視示意圖。在本實施例中，半導體插塞228’的俯視圖的形狀包括實質上的圓形並沿著X方向具有一寬度W1（或是，直徑W1）。半導體襯墊204b’的俯視圖的形狀包括或類似碟形（disc shape）或甜甜圈形狀（donut shape）。半導體襯墊204b’具有沿著X方向的寬度W4且包裹在半導體插塞228’的周圍。要瞭解的是，半導體插塞228’的俯視圖的形狀並不限於實質上的圓形，半導體襯墊204b’的俯視圖的形狀並不限於碟形。
請參考第1與18至20圖，方法100包括一區塊130，其中以一背側源極接觸件266取代凹陷的半導體插塞228’。請參考第18圖，藉由施行一蝕刻製程，選擇性地移除半導體插塞228’，而未實質上對介電層258或半導體襯墊204b’造成損傷。當移除半導體插塞228’而且源極部件232S從工件200的背側暴露於一背側源極接觸開口260時，停止上述蝕刻製程。背側源極接觸開口260具有沿著Z方向的一深度T3。自對準介電蓋254的厚度T1（示於第14圖）對比於背側源極接觸開口260的深度T3的比值是在0.1與0.2之間，而使工件200也就是最終的半導體裝置可以提供一令人滿意的背側源極接觸件，其具有令人滿意的高度且在即將形成的背側電力軌（backside power rail）270（示於第23圖）與閘極結構240之間提供一令人滿意的寄生電容。
半導體插塞228’的選擇性移除為自對準。在這些實施例中，可以使用一選擇性濕式蝕刻製程或一選擇性乾式蝕刻製程來施行半導體插塞228’的選擇性移除。在一實施例中，上述濕式蝕刻製程所利用的蝕刻劑溶液包括氫氧化銨（NH 4OH）、過氧化氫（H 2O 2）及水（H 2O）的混合物，以選擇性地移除半導體插塞228’。與參考第13圖說明的用於形成頂凹部252的過氧化氫（H 2O 2）的濃度比較，為了實質上避免在區塊130的這個選擇性移除的其間對半導體襯墊204b’蝕刻，會加大過氧化氫（H 2O 2）的濃度。換句話說，在區塊130的過氧化氫（H 2O 2）具有一第二濃度，其大於在區塊122的過氧化氫（H 2O 2）的一第一濃度。藉由增加過氧化氫的濃度，會增加在半導體插塞228’與半導體襯墊204b’之間的蝕刻選擇性，而具有較多的過氧化氫的蝕刻劑溶液是以一第三速率蝕刻半導體插塞228’，其大於與頂凹部252的形成有關的上述第一速率。在一些實施例中，過氧化氫（H 2O 2）的上述第二濃度是過氧化氫（H 2O 2）的上述第一濃度的約二倍至約五倍。在一實施例中，在上述蝕刻劑溶液中的過氧化氫（H 2O 2）的上述第二濃度可以是在約10重量%與約30重量%之間。在一些實施例中，在區塊130的製程溫度可以是在約60 oC與約70 oC之間，其高於在區塊122的製程溫度。
如第19圖所示，在形成背側源極接觸開口260之後，在一些實施例中，在工件200的上方沉積一介電阻障層262，然後回蝕刻介電阻障層262，而使其僅覆蓋背側源極接觸開口260的側壁且暴露出源極部件232S。可以將被介電阻障層262局部覆蓋的背側源極接觸開口260稱為背側源極接觸開口260’。背側源極接觸開口260’沿著X方向具有一寬度W6。在本實作中，W3（示於第14圖）對比於W6的比值是在約0.3與約0.4之間，而使自對準介電蓋254可以對半導體層204’提供足夠的保護，避免其在一後續的蝕刻製程受到蝕刻。W4（示於第15圖）對比於W6的比值是在約0.2與約0.3之間，以在工件200也就是最終的半導體裝置形成一令人滿意的間隙。
在一些實施例中，介電阻障層262可包括氮化矽或其他適當的材料。介電阻障層262沿著半導體襯墊204b’延伸並置於源極部件232S的正上方。在區塊130的操作亦包括在源極部件232S的暴露的表面上形成矽化物層264，以減少源極部件232S與即將形成的背側源極接觸件266之間的接觸電阻。為了形成矽化物層264，在源極部件232S的暴露的表面的上方沉積一金屬層（未明確繪示）並施行一退火製程以在上述金屬層與源極部件232S之間引發矽化反應。適當的金屬層可包括鈦、鉭、鎳、鈷或鎢。在上述金屬層包括鎳而源極部件232S包括矽鍺的實施例中，矽化物層264包括矽化鎳、鍺化鎳與矽鍺化鎳（nickel germanosilicide）。矽化物層264一般而言會遵循暴露的源極部件232S的形狀。可以移除未形成矽化物層264的多餘的金屬層。
如第20圖所示，在形成矽化物層264之後，可以在背側源極接觸開口260’形成背側源極接觸件266，且背側源極接觸件266具有一寬度W6。背側源極接觸件266可包括鋁、銠、釕、銅、銥或鎢。可以接著以例如一化學機械研磨製程等的一平坦化製程來移除多餘的材料並提供一平坦表面。背側源極接觸件266是經由矽化物層264而電性耦合於源極部件232S。換句話說，矽化物層264是夾置於源極部件232S與背側源極接觸件266之間。
請參考第1與21至22圖，方法100包括一區塊132，其中選擇性地移除半導體襯墊204b’以形成一溝槽268。在一些實施例中，在形成背側源極接觸件266之後，可以使用一選擇性濕式蝕刻製程或一選擇性乾式蝕刻製程來選擇性地移除半導體襯墊204b’。在上述選擇性移除的期間，可以施行一適當的選擇性濕式蝕刻製程或一適當的選擇性乾式蝕刻製程。半導體襯墊204b’的選擇性移除為自對準。當半導體襯墊204b’是以矽（Si）形成，一適當的選擇性乾式蝕刻製程可包括使用CF 4、NF 3、Cl 2、HBr、其他適當的氣體及/或電漿及/或上述之組合。如第21圖所示，在區塊232的選擇性移除未實質上損傷介電層258、介電阻障層262或背側源極接觸件266。
仍請參考第21圖，移除半導體襯墊204b’的結果，得到了一溝槽268。溝槽268遵循介電阻障層262直接與源極部件232S接觸的側壁，並沿著X方向置於介電層258與介電阻障層262之間。在工件200不包括介電阻障層262的實施例中，溝槽268遵循背側源極接觸件266，並沿著X方向置於介電層258與背側源極接觸件266之間，且背側源極接觸件266的寬度W6是實質上等於半導體插塞228’的寬度W1。由於半導體襯墊204b’未延伸至源極部件232S中，溝槽268亦會避開源極部件232S。在區塊132的蝕刻製程之後，溝槽268的剖面圖具有沿著X方向的一寬度W7、沿著Z方向的一深度T3，並暴露出內間隔物部件220的一部分。亦即，溝槽268並未暴露出閘極結構240。W7對比於背側源極接觸件266的寬度W6的比值是在約0.1與約0.2之間，而使溝槽268不會在一後續的介電質沉積製程中被填滿，而可以有效地降低在閘極結構240與背側源極接觸件266之間的一寄生電容，而不會對閘極結構240造成損傷（舉例而言：由在區塊132的乾式蝕刻所引起），或不會引發臨界電壓的偏移。在一實施例中，基於所需求的裝設密度及效能，溝槽268的寬度W7是在約2 nm與約4 nm之間。溝槽268的深度T32深度T3對比於背側源極接觸開口260’的深度T2的比值是在約0.8與約0.9之間，而可以使閘極結構240與背側源極接觸件266之間的寄生電容大幅減少。
第22圖顯示在形成溝槽268之後的工件200的一例示的部分俯視示意圖。在本實施例中，背側源極接觸件266的一俯視圖的形狀包括實質上的圓形。介電阻障層262的俯視圖的形狀包括或類似碟形或甜甜圈形狀。溝槽268依循介電阻障層262的側壁而亦具有碟形或甜甜圈形狀。要瞭解的是，背側源極接觸件266的俯視圖的形狀並不限於實質上的圓形，介電阻障層262或溝槽268的俯視圖的形狀並不限於碟形。
請參考第1與23圖，方法100包括一區塊134，其中形成背側電力軌270。儘管未明確顯示於第23圖，背側電力軌270可以是嵌於一絕緣層中。在一例示的製程中，可以將包括類似於層間介電層236的組成的一絕緣層沉積在工件200的背側的上方，包括在介電層258的上方、在上述隔離部件的上方、在背側源極接觸件266的上方以及在溝槽268的上方。因此，以上述絕緣層密封溝槽268。儘管未明確顯示於第23圖，在沉積上述絕緣層的期間，依存於溝槽268的尺寸，上述絕緣層的一小部分可能會穿透至溝槽268的上部中。亦可將溝槽268稱為間隙（gap）或空孔（void）。溝槽268也就是間隙可包括或可不包括氣態物質。溝槽268也就是間隙包括氣態物質時，亦可稱之為空氣間隙（air gap）。這樣的氣態物質可能是在沉積上述絕緣層的期間遺留的鈍氣或未反應的氣態物質。溝槽268也就是間隙的介電常數可以是在約1與約1.1之間。亦即，介電阻障層262與介電層258是被一低介電常數的間隔物（舉例而言：溝槽268也就是間隙）所隔開。在工件200也就是半導體裝置未包括形成於背側源極接觸開口260中的介電阻障層262的實施例中，背側源極接觸件266與介電層258是被一低介電常數的間隔物（舉例而言：溝槽268也就是間隙）所隔開。
然後，可以在上述絕緣層中圖形化一電力軌溝槽。然後，將一阻障層與一金屬填充材料沉積至上述電力軌溝槽中，以形成背側電力軌270。在一些實施例中，背側電力軌270中的上述阻障層可包括氮化鈦、氮化鉭、氮化鈷、氮化鎳或氮化鎢，以及背側電力軌270中的上述金屬填充材料可包括鈦、釕、銅、鎳、鈷、鎢、鉭或鉬。可以使用物理氣相沉積、化學氣相沉積、原子層沉積或無電解電鍍（electroless plating）來沉積上述阻障層與上述金屬填充層。可施行例如一化學機械研磨等的一平坦化製程來移除在上述絕緣層的上方的多餘的材料。以類似於第一互連結構246的方式及結構，形成一第二互連結構272。由於第二互連結構272是形成在工件200的背側的上方，亦可將第二互連結構272稱為背側互連結構。
本發明實施例的實施形態提供數種優點。本發明實施例的方法在一背側接觸件與一背側介電層之間形成一間隙。由於上述間隙的介電常數低，上述間隙的存在減少了在上述背側接觸件與一鄰近的閘極結構之間的寄生電容。因此，可以改善半導體結構的效能。此外，本發明實施例的方法使用自對準技術來形成具有小尺寸的上述間隙而未使用微影製程，而大幅降低製造上述裝置相關的成本。
本發明實施例提供許多不同的實施形態。在本文揭露半導體結構及其製造方法。在一例示的態樣，本發明實施例是關於一種方法。上述方法包括接收一工件，該工件包括具有一頂表面與一底表面。該工件包括：複數個通道構件，置於一基底的上方；一閘極結構，包裹在每個該些通道構件的周圍；及一源極部件，鄰近該些通道構件。該源極部件置於延伸至該基底中的一半導體插塞的上方。上述方法亦包括：將該工件翻轉；選擇性移除該基底的一第一部分而未移除該基底鄰近該半導體插塞的一第二部分，且未實質損傷該半導體插塞；在該工件的該底表面的上方形成一背側介電層；以一背側接觸件替換該半導體插塞；以及選擇性移除該基底的該第二部分，以在該背側介電層與該背側接觸件之間形成一間隙。
在一些實施例中，上述方法亦可包括：在選擇性移除該基底的該第一部分之前，施行一第一蝕刻製程，以對該半導體插塞與該基底進行蝕刻，形成一凹部；以及在上述凹部形成一介電蓋層。相對於蝕刻該基底，上述第一蝕刻製程可以以較大的蝕刻速率來蝕刻該半導體插塞。上述介電蓋層可以是置於該半導體插塞的正上方及該基底的上述第二部分的正上方。
在一些實施例中，上述第一蝕刻製程可包括使用一濕式蝕刻製程來選擇性蝕刻該半導體插塞。在一些實施例中，上述濕式蝕刻製程可包括使用NH 4OH及H 2O 2。在一些實施例中，上述介電蓋層可包括氮化矽、氧化矽或氮氧化矽。
在一些實施例中，以上述背側接觸件替換該半導體插塞可包括：施行一第二蝕刻製程以選擇性移除該半導體插塞而未實質上損傷該基底的該第二部分，而形成一接觸開口；以及在上述接觸開口形成上述背側接觸件。在一些實施例中，上述第一蝕刻製程與上述第二蝕刻製程可施用一蝕刻劑，而在上述第一蝕刻製程的上述蝕刻劑的濃度可以是小於在上述第二蝕刻製程的上述蝕刻劑的濃度。
在一些實施例中，選擇性移除該基底的該第一部分可包括施行一第三蝕刻製程，選擇性移除該基底的該第二部分可包括施行一第四蝕刻製程，而上述第三蝕刻製程與上述第四蝕刻製程可包括一乾式蝕刻製程。在一些實施例中，上述乾式蝕刻製程可包括施用CF 4、Cl 2、NF 3或HBr。在一些實施例中，上述方法可包括：在上述間隙的上方沉積一層間介電層；以及在上述層間介電層形成一背側電力軌。
在另一例示的態樣，本發明實施例是關於一種方法。上述方法包括：接收一工件，上述工件包括：一第一主動區與一第二主動區，在一基底的上方；一源極部件，沿著一方向置於上述第一主動區與上述第二主動區之間；以及一犧牲插塞，置於該基底且在上述源極部件的下方。上述方法亦包括：翻轉上述工件；在上述犧牲插塞的正上方及上述基底鄰近上述犧牲插塞的一第一部分的正上方，形成一硬遮罩；以一背側介電層替換上述基底未被上述硬遮罩覆蓋的一第二部分；移除上述硬遮罩以暴露出上述犧牲插塞及上述基底的上述第一部分；以一背側接觸件替換上述犧牲插塞；以及選擇性移除上述基底的上述第一部分，以在上述背側介電層與上述背側接觸件之間形成一間隙。
在一些實施例中，以上述背側介電層替換上述基底的上述第二部分，可包括：施行一乾式蝕刻製程，以選擇性移除上述基底的上述第二部分而未實質上損傷上述硬遮罩而形成一開口；以及在上述開口沉積一背側介電層。
在一些實施例中，上述方法可亦包括：在形成上述硬遮罩之前，施行一濕式蝕刻製程以移除上述犧牲插塞的一部分及上述基底的一第三部分，而形成一凹部而暴露出上述基底的上述第一部分。上述基底的上述第三部分可以在上述犧牲插塞的上述部分的周圍。相對於蝕刻上述基底，上述濕式蝕刻製程可以以較大的速率蝕刻上述犧牲插塞。
在一些實施例中，上述硬遮罩的形成可包括：在上述凹部形成一硬遮罩層；以及施行一平坦化製程以移除在上述基底的上述第二部分的上方的多餘的硬遮罩層，而形成上述硬遮罩。在一些實施例中，上述硬遮罩可包括一頂表面與一底表面，上述頂表面遠離上述犧牲插塞，上述底表面鄰近上述犧牲插塞，上述頂表面可在沿著上述方向寬於上述底表面。在一些實施例中，上述濕式蝕刻製程可包括施用氫氧化銨與過氧化氫。
在又另一例示的態樣，本發明實施例是關於一種半導體裝置。上述半導體裝置包括：複數個奈米結構；一源極部件，耦接於每個上述奈米結構；一背側源極接觸件，置於上述源極部件的上方；一襯層，沿著上述背側源極接觸件的側壁設置；一閘極結構，包裹在每個上述奈米結構的周圍；以及一背側介電層，置於該閘極結構的上方。上述背側源極接觸件是藉由上述襯層及一間隙，而與上述背側介電層隔開。
在一些實施例中，上述半導體裝置可亦包括：複數個內間隔物部件，與上述奈米結構交錯設置。每個上述內間隔物部件的寬度大於上述間隙的寬度。在一些實施例中，上述半導體裝置可亦包括：一層間介電層，置於上述背側源極接觸件的一底表面的上方；以及一背側電力軌，設於上述層間介電層並電性連接於上述背側源極接觸件。在一些實施例中，上述間隙包裹於上述襯層的側壁周圍。
前述內文概述了許多實施例的特徵，使所屬技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。所屬技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。所屬技術領域中具有通常知識者也應了解這些均等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:方法 102,104,106,108,110,112,114,116,118:區塊 120,122,124,126,128,130,132,134:區塊 200:工件 201:基底 202:載體基底 203:絕緣體層 204,204’:半導體層 204a:第一部分 204b:第二部分 204b’:半導體襯墊 204c:第三部分 204s:彎曲表面 204t:實質上平坦表面 205:鰭狀結構 205C:通道區 205D:汲極區 205S:源極區 206:犧牲層 208:通道層 210:虛設閘極堆疊物 211:虛設介電層 212:虛設閘極層 213:氧化矽層 214:氮化矽層 215:閘極頂硬遮罩層 216:閘極間隔物層 216a:第一閘極間隔物層 216b:第二閘極間隔物層 218D:汲極開口 218S:源極開口 219:內間隔物凹陷 220:內間隔物部件 222:遮罩膜 224:光阻層 226:延伸開口 228,228’:半導體插塞 228a:上部 228t:頂表面 230:磊晶半導體部件 232D:汲極部件 232S:源極部件 234:接觸蝕刻停止層 236:層間介電層 240:閘極結構 242:閘極介電層 244:閘極電極層 246:第一互連結構 252:頂凹部 254:自對準介電蓋 254t:頂表面 256:介電開口 258:介電層 260,260’:背側源極接觸開口 262:介電阻障層 264:矽化物層 266:背側源極接觸件 268:溝槽 270:背側電力軌 272:第二互連結構 T1:厚度 T2,T3:深度 W1:寬度或直徑 W2,W4,W5,W6,W7:寬度 W3:距離 X,Y,Z:方向
藉由以下的詳述配合閱覽所附圖式可更加理解本文揭露的內容。要強調的是，根據產業上的標準作業，各個部件（feature）並未按照比例繪製，且僅用於說明目的。事實上，為了能清楚地討論，可能任意地放大或縮小各個部件的尺寸。 第1圖是根據本發明實施例的一或多個態樣的具有背側電力軌的半導體裝置的形成方法的流程圖。 第2圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第3圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第4圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第5圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第6圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第7圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第8圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第9圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第10圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第11圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第12圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第13圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第14圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第15圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第16圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第17圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分俯視示意圖。 第18圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第19圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第20圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第21圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第22圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分俯視示意圖。 第23圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。
無
100:方法
102,104,106,108,110,112,114,116,118:區塊
120,122,124,126,128,130,132,134:區塊

Claims (1)

  1. 一種半導體裝置的形成方法，包括： 接收一工件，該工件包括： 複數個通道構件，置於一基底的上方； 一閘極結構，包裹在每個該些通道構件的周圍；及 一源極部件，鄰近該些通道構件，其中該源極部件置於延伸至該基底中的一半導體插塞的上方，該工件包括一頂表面與一底表面； 將該工件翻轉； 選擇性移除該基底的一第一部分而未移除該基底鄰近該半導體插塞的一第二部分，且未實質損傷該半導體插塞； 在該工件的該底表面的上方形成一背側介電層； 以一背側接觸件替換該半導體插塞；以及 選擇性移除該基底的該第二部分，以在該背側介電層與該背側接觸件之間形成一間隙。
TW111102554A 2021-03-26 2022-01-21 半導體裝置的形成方法 TW202240705A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/213,889 2021-03-26
US17/213,889 US11615987B2 (en) 2021-03-26 2021-03-26 Backside via with a low-k spacer

Publications (1)

Publication Number Publication Date
TW202240705A true TW202240705A (zh) 2022-10-16

Family

ID=82627586

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111102554A TW202240705A (zh) 2021-03-26 2022-01-21 半導體裝置的形成方法

Country Status (3)

Country Link
US (2) US11615987B2 (zh)
CN (1) CN114864496A (zh)
TW (1) TW202240705A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230067804A1 (en) * 2021-08-27 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Tapered Dielectric Layer for Preventing Electrical Shorting Between Gate and Back Side Via
US20230092313A1 (en) * 2021-09-23 2023-03-23 International Business Machines Corporation Zero expansion in a replacement metal gate process with a spacer

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US9129842B2 (en) 2014-01-17 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of silicide contacts in semiconductor devices
US10199502B2 (en) 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
US9818872B2 (en) 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US10032627B2 (en) 2015-11-16 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming stacked nanowire transistors
US9899387B2 (en) 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9887269B2 (en) 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9899269B2 (en) 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
US9899398B1 (en) 2016-07-26 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device having nanocrystal floating gate and method of fabricating same
US10290546B2 (en) 2016-11-29 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Threshold voltage adjustment for a gate-all-around semiconductor structure
US10475902B2 (en) 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
US20220139911A1 (en) * 2020-10-30 2022-05-05 Intel Corporation Use of a placeholder for backside contact formation for transistor arrangements

Also Published As

Publication number Publication date
US20230238284A1 (en) 2023-07-27
US11615987B2 (en) 2023-03-28
US20220310455A1 (en) 2022-09-29
CN114864496A (zh) 2022-08-05

Similar Documents

Publication Publication Date Title
TWI731284B (zh) 半導體結構及形成積體電路結構的方法
US10388767B2 (en) Fin field effect transistor having angled fin sidewall
KR101780869B1 (ko) 수직 게이트 올 어라운드 소자 내의 실리사이드 영역 및 그 형성 방법
US11532627B2 (en) Source/drain contact structure
TWI786608B (zh) 半導體裝置及其製造方法
US9859276B2 (en) FinFET semiconductor device having fins with stronger structural strength
TWI815151B (zh) 半導體裝置及其形成方法
US9865709B2 (en) Selectively deposited spacer film for metal gate sidewall protection
KR101745795B1 (ko) 반도체 디바이스 및 이의 제조 방법
US20230238284A1 (en) Backside Via With A Low-K Spacer
US20230369418A1 (en) Method of Forming Backside Power Rails
US20230387226A1 (en) Semiconductor devices with backside via and methods thereof
TW202221793A (zh) 半導體裝置及其形成方法
KR102481143B1 (ko) 소스/드레인 컨택 구조체
US20230395686A1 (en) Semiconductor device with gate isolation features and fabrication method of the same
TWI798749B (zh) 積體電路裝置及其製造方法
US20230402528A1 (en) Semiconductor Structures With Reduced Parasitic Capacitance And Methods For Forming The Same
TWI831279B (zh) 半導體裝置及其形成方法
TWI824371B (zh) 半導體裝置及其形成方法
US20240021686A1 (en) Source/Drain Contacts And Methods For Forming The Same
US20230395679A1 (en) Multi-Gate Devices And Method Of Forming The Same
TWI835324B (zh) 半導體結構及其形成方法
US20230019386A1 (en) Isolation Features For Semiconductor Devices And Methods Of Fabricating The Same
US20240030318A1 (en) Semiconductor device structure and methods of forming the same
TW202416386A (zh) 半導體裝置及其製造方法