TW202416386A

TW202416386A - 半導體裝置及其製造方法

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Publication number: TW202416386A
Application number: TW112116570A
Authority: TW
Inventors: 鄭振輝; 陳柏寧; 劉昌淼
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-09-01
Filing date: 2023-05-04
Publication date: 2024-04-16

Abstract

提供一種半導體裝置及其形成方法。在一實施例中，示例性半導體裝置包括設置在一基底上方的通道部件的一垂直堆疊、包圍通道部件的垂直堆疊的每個通道部件的一閘極結構、電性耦接至通道部件的垂直堆疊的一源極/汲極特徵部件、形成於源極/汲極特徵部件的多於一側上的一矽化物層以及透過矽化物層電性耦接至源極/汲極特徵部件的一源極/汲極接點。

Description

半導體裝置及其製造方法

本發明實施例係關於一種半導體裝置，且特別是關於一種具有降低的接觸電阻的半導體裝置及其製造方法。

半導體積體電路(IC)行業經歷了快速增長。積體電路(IC)材料及設計方面的技術進步產生了多代積體電路(IC)，每一代都具有比上一代更小、更複雜的電路。在積體電路(IC)發展過程中，功能密度(即每晶片面積的內連裝置數量)普遍增加，而幾何尺寸(即，可以使用製造製程形成的最小部件(或線))卻為減小。此微縮化製程通常透過提高生產效率及降低相關成本而提供許多好處。此微縮化也增加了處理及製造積體電路(IC)的複雜性。

舉例來說，隨著積體電路(IC)技術朝著更小的技術節點發展引入了多閘極裝置，以透過增加閘極-通道耦接、減少閉態電流及降低短通道效應(short-channel effect, SCE)來改進閘極控制。多閘極裝置通常是指具有閘極結構或其一部分的裝置，其設置在通道區的多於一側之上。鰭式場效電晶體(Fin-like field effect transistor, FinFET)及多橋通道(multi-bridge-channel , MBC)電晶體為多閘極裝置的示例，其已成為高效能及低漏電應用的普及及具前途的候選者。鰭式場效電晶體(FinFET)具有在不止一側由閘極包圍的抬升式通道(例如，閘極包圍從基底延伸的半導體材料“鰭部”的頂部及側壁)。多橋通道(MBC)電晶體具有可以部分或完全圍繞通道區延伸的閘極結構，以在兩側或更多側提供對通道區的出入。由於其閘極結構圍繞通道區，多橋通道(MBC)電晶體也可稱為環繞閘極電晶體(surrounding gate transistor, SGT)或閘極全繞式(gate-all-around, GAA)電晶體。閘極全繞式(GAA)電晶體的通道區可以由奈米線、奈米片、其他奈米結構及/或其他合適的結構形成。

隨著多閘裝置尺寸的縮小，源極/汲極結構與其上形成的矽化物層之間的接觸面積也隨之縮小，對於降低寄生電阻變得越來越具有挑戰性。儘管現有的多閘極裝置通常足以滿足其預期性目的，然其並非在所有方面都能令人滿意。

在一些實施例中，提供一種半導體裝置之製造方法。上述方法包括：接收一工作部件，包括從一基底突出的一通道區、位於通道區上的一虛置閘極結構以及耦接至通道區的一源極/汲極特徵部件。上述方法也包括：形成一虛置層，以包圍源極/汲極特徵部件；在形成虛置層之後，形成一介電結構於工作部件上方；選擇性去除虛置閘極結構，以形成一閘極溝槽；形成一閘極堆疊於閘極溝槽內；在形成閘極堆疊於閘極溝槽內之後，形成一金屬接觸開口，延伸穿過介電結構並露出虛置層；在形成金屬接觸開口之後，用一矽化物層取代虛置層；以及形成一金屬接點於金屬接觸開口內，金屬接點透過矽化物層電性耦接至源極/汲極特徵部件。

在一些實施例中，提供一種半導體裝置之製造方法。上述方法包括：接收一工作部件，包括：一虛置閘極結構，形成於一通道區上，通道區包括與多個犧牲層交錯的多個通道層；以及一源極/汲極特徵部件，鄰近通道區設置，並耦接至通道區。上述方法也包括：形成一半導體層於源極/汲極特徵部件的側壁及上表面上，其中半導體層的組成不同於源極/汲極特徵部件的組成；在形成半導體層之後，選擇性去除虛置閘極結構；選擇性去除多個犧牲層；形成一閘極堆疊，以包圍多個通道層並位於其上；在形成閘極堆疊之後，形成露出半導體層的一第一開口；在形成第一開口之後，選擇性去除半導體層，以形成露出源極/汲極特徵部件的一第二開口；形成一矽化物層於第二開口內；以及形成一金屬接點於第一開口內。

在一些實施例中，提供一種半導體裝置。上述半導體裝置包括：具多個通道部件的一垂直堆疊，設置於一基底上；一閘極結構，包圍具多個通道部件的垂直堆疊的各個通道部件；一源極/汲極特徵部件，電性耦接至具多個通道部件的垂直堆疊，其中源極/汲極特徵部件鄰近具多個通道部件的垂直堆疊設置；一矽化物層，位於源極/汲極特徵部件上並將其包圍；以及一金屬接點，設置於源極/汲極特徵部件上，並透過矽化物層電性耦接至源極/汲極特徵部件，其中金屬接點包括一下表面，具有一第一寬度，且矽化物層的一上表面具有大於第一寬度的一第二寬度。

以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露於各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。

於空間上的相關用語，例如“下方”、“之下”、“下”、“之上”、“上方”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，也涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其它方位)且此處所使用的空間上的相關符號同樣有相應的解釋。

當用“大約”、“近似”等描述一數值或數值範圍時，該用語包括考慮到製造期間固有出現的變化的合理範圍內的數值，如所屬領域具有通常知識者所理解的。舉例來說，基於與製造具有數值相關特徵的特徵部件的已知製造公差，數值的大小或範圍包括所述數值的一個合理範圍，例如所述數值的+/-10% 以內。舉例來說，厚度為 “約5nm”的材料層可涵蓋從4.25nm至5.75nm的尺寸範圍，其中所屬領域具有通常知識者已知與沈積材料層相關的製造公差為+/-15%。

本揭露提供了具有降低接觸電阻的閘極全繞式(GAA)電晶體。在一示例性的實施例中，用於形成具有降低接觸電阻的閘極全繞式(GAA)電晶體的方法包括，在形成源極/汲極特徵部件之後，形成一虛置層以包圍源極/汲極特徵部件。也就是說，虛置層設置於源極/汲極特徵部件的一個以上的側面上。上述方法也包括形成一源極/汲極接觸開口，其露出一部分的虛置層。然後，虛置層可以由一矽化物層所取代。換句話說，矽化物層設置於源極/汲極特徵部件的一個以上的側面上。然後在矽化物層上形成一源極/汲極接點，並透過矽化物層與源極/汲極特徵部件進行電性耦接。透過形成設置於源極/汲極特徵部件的一個側面以上的矽化物層，矽化物層與源極/汲極特徵部件之間的接觸面積增加。因此，有利地降低了閘極全繞式(GAA)電晶體的接觸電阻。

現在將參照圖式來更詳細地說明本揭露的各個型態。據此，第1圖繪示出根據本揭露實施例之半導體裝置之形成方法100的流程圖。以下配合第2、3A至15A、3B至15B、16、17及18圖來說明方法100，這些圖式是根據方法100的實施例在不同的製造階段的工作部件200的局部的平面示意圖或剖面示意圖。方法100僅為一範例，並未將本揭露內容侷限其中明確說明的內容。在方法100之前、期間及之後可以提供額外的步驟，所述的一些步驟可以進行替換、移除或移動，以用於上述方法的其他實施例。出於簡化的原因，本文並未詳細說明所有的步驟。因為在製造製程結束後，工作部件200將製造成一半導體裝置，所以根據上下文的需要，工作部件200可以稱為半導體裝置200。為避免產生疑問，第2、3A至15A圖、3B至15B及16至18圖中的X、Y及Z方向是相互垂直的，並在本揭露內容中統一使用。在本揭露內容中，除非另有說明，否則類似的標號表示類似的特徵部件。

請參照第1、2、3A及3B圖。方法100包括步驟區塊102，其中接收一工作部件200。工作部件200包括一基底202。在一實施例中，基底202為塊材矽基底(即，包括塊材單晶矽)。在各種實施例中，基底202可以包括其他半導體材料，例如鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或其組合。在一些替代的實施例中，基底202可為絕緣體上覆半導體 (semiconductor-on-insulator) 基底，如絕緣體上覆矽基底，絕緣體上覆矽鍺基底或絕緣體上覆鍺基底。

工作部件200包括多個從基底202突出的鰭型主動區204。如第2圖所示，每個鰭型主動區204沿X方向縱向延伸。鰭型主動區204劃分為與虛置閘極結構210(將在以下說明)重疊的通道區204C及與通道區204C相鄰的源極/汲極(S/D)區204SD。可以根據上下文，源極/汲極(S/D)區可單獨或共同指為源極或汲極。在第3A至3B圖所示的實施例中，使用微影及蝕刻步驟的組合，由基底202的部分202t及交替的半導體層206及208的垂直堆疊207形成鰭型主動區204。在所繪示的實施例中，交替半導體層206及208的垂直堆疊可以包括與多個犧牲層206交錯排列的多個通道層208。通道層208可以由矽(Si)形成，而犧牲層206可以由矽鍺(SiGe)形成。通道層208及犧牲層206可以使用分子束磊晶(molecular beam epitaxy, MBE)、氣相磊晶(vapor-phase epitaxy, VPE)、超高真空化學氣相沉積(ultra-high vacuum chemical vapor deposition, UHV-CVD)及/或其他合適的磊晶生長製程磊晶沉積於基底202上。在本實施例中，鰭型主動區204包括三對交替的犧牲層206及通道層208。在一些實施例中，鰭型主動區204可以包括總共四到十對交替的犧牲層206及通道層208。當然，根據特定的設計要求，也可以採用其他配置。鰭型主動區204具有沿Y方向的寬度W0。

工作部件 200也包括圍繞每個鰭型主動區204形成的隔離特徵部件203，以將鰭型主動區204與相鄰的鰭型主動區隔離。隔離特徵部件203也可稱為淺溝槽隔離(shallow trench isolation, STI)特徵部件並且可以包括氧化矽、氮氧化矽、摻氟矽酸鹽玻璃(fluorine-doped silicate glass, FSG)、低k值介電材料、其組合及/或其他合適的材料。

仍請參照第2、3A及3B圖，工作部件200也包括設置於鰭型主動區204的通道區204C上方的虛置閘極結構210。通道區204C及虛置閘極結構210也定義出源極/汲極(S/D)區204SD(其不與虛置閘極結構210垂直重疊)。第2圖中繪示出兩個虛置閘極結構210，然而工作部件200可以包括更多的虛置閘極結構210。在此實施例中，採用閘極取代製程(或後閘極製程)，其中虛置閘極結構210用作功能閘極堆疊228的預留位置(如第11B圖所示)。也可能採用其他製程及配置。虛置閘極結構210包括一虛置介電層211、位於虛置介電層211上方的一虛置閘極電極層212及位於虛置閘極電極層212上方的閘極頂部硬式罩幕層213。虛置介電層211可以包括氧化矽。虛置閘極電極層212可以包括多晶矽。閘極頂部硬式罩幕層213可為包括氧化矽層及形成於氧化矽層上的氮化矽層的多層結構。可以採用合適的沉積製程、微影製程及刻蝕製程來形成虛置閘極結構210。

請參這第1、4A及4B圖，方法100包括步驟區塊104，其中順應性沉積一閘極間隔層214於工作部件200上。在一些實施例中，閘極間隔層214的製作包括在工作部件200上方順應性沉積一或多個介電層。在一些實施例中，閘極間隔層214可以使用化學氣相沉積(chemical vapor deposition, CVD)、次常壓化學氣相沉積(sub-atmospheric chemical vapor deposition, SACVD)或原子層沉積(atomic layer deposition, ALD)來進行沉積，並且可以包括氧化矽、氮化矽、矽碳化物、氮氧化矽、氮碳化矽、碳氧化矽、氮碳氧化矽、其組合或其他合適的材料。

請參照第1、5A及5B圖，方法100包括步驟區塊106，其中回蝕刻閘極間隔層214，以形成沿虛置閘極結構210的側壁表面延伸的閘極間隙壁214a及沿主動區204的側壁表面延伸的鰭部側壁間隙壁214b。亦即，閘極間隙壁214a及鰭部側壁間隙壁214b同時形成。如第5A至5B圖所示，回蝕刻閘極間隔層214以從，例如，閘極頂部硬式罩幕層213的上表面、主動區204的上表面及隔離特徵部件203的上表面去除部分的閘極間隔層214而形成閘極間隙壁214a(繪示於第5B圖)及鰭部側壁間隙壁214b(繪示於第5A圖)。在一些實施例中，閘極間隔層214的回蝕刻可以包括進行異向性蝕刻製程。在本實施例中，鰭部側壁間隙壁214b與隔離特徵部件203的上表面直接接觸，並覆蓋主動區204的部分側壁表面。在本實施例中，透過刻蝕相同的閘側牆層214來同時形成鰭部側壁間隙壁214b與閘極間隙壁214a。在其他一些實施例中，鰭部側壁間隙壁214b可以在形成閘極間隙壁214a之前或之後形成，且鰭部側壁間隙壁214b的組成分可以相同或不同於閘極間隙壁214a的組成。在一些實施例中，工作部件200可未包括鰭部側壁間隙壁214b。

請參照第1、6A及6B圖，方法100包括步驟區塊108，其中凹陷鰭型主動區204的源極/汲極區204SD，以形成源極/汲極開口216。在一些實施例中，透過乾法蝕刻或其他合適的蝕刻製程來異向性蝕刻源極/汲極區204SD，以形成源極/汲極開口 216。示例性乾式蝕刻製程可以含氧氣體、氫氣、含氟氣體(例如，CF ₄、SF ₆、CH ₂F ₂、CHF ₃及/或C ₂F ₆)、含氯氣體(例如，Cl ₂、CHCl ₃、CCl ₄及/或 BCl ₃)、含溴氣體(例如 HBr及/或CHBr ₃)、含碘氣體、其他合適的氣體及/或電漿及/或其組合來進行施作。在第6A及6B圖所示的實施例中，源極/汲極開口216延伸穿過垂直堆疊207並且局部延伸至基底202內。如第6B所繪示，源極/汲極開口216內露出了通道層208及犧牲層206的側壁。

請參照第1、7A及7B圖，方法100包括步驟區塊110，其中形成內間隔特徵部件218。在形成源極/汲極開口216之後，源極/汲極開口216內露出了犧牲層206，接著對其進行選擇性局部凹陷，以形成內間隔凹槽，而露出的通道層208則實質上並未受到刻蝕。在通道層208實質上由矽(Si)組成而犧牲層206實質上由矽鍺(SiGe)組成的實施例中，對犧牲層206所進行的選擇性局部凹陷可以包括使用選擇性等向性蝕刻製程(例如，選擇性乾式蝕刻製程或選擇性濕式蝕刻製程)，並且犧牲層206凹陷的程度由蝕刻製程的進行時間控制。然後可以透過原子層沉積(ALD)、化學氣相沉積(CVD)或任何其他合適的沉積製程，順應性沉積介電層於工作部件200上，包括沉積於內間隔物凹槽內。本文使用用語“順應性”以便於描述於工作部件200的各個區域上具有實質上一致厚度的膜層。然後可以回蝕刻介電層，以形成內間隔特徵部件218。介電層可以包括矽氧化物、氮化矽、碳氧化矽、氮碳氧化矽、氮碳化矽、金屬氮化物或合適的介電材料。

請參照第1、8A及8B圖，方法100包括步驟區塊112，其中形成源極/汲極特徵部件220於源極/汲極開口216內。根據於上下文，源極/汲極特徵部件可以單獨或共同指為源極或汲極。在所繪示示例中，源極/汲極特徵部件220包括位於一第一磊晶半導體層220a上的一第二磊晶半導體層220b。第二磊晶半導體層220b中的摻雜濃度大於第一磊晶半導體層220a中的摻雜濃度。在一些實施例中，源極/汲極特徵部件220可以包括形成於第一磊晶半導體層220a下方的未摻雜磊晶層。源極/汲極特徵部件220包括上表面220t及側壁表面。側壁表面上未被鰭部側壁間隙壁214b覆蓋的部分可稱為側壁表面220s。

取決於待形成的電晶體的導電類型，源極/汲極特徵部件220可為n型源極/汲極特徵部件220或p型源極/汲極特徵部件220。示例性n型源極/汲極特徵部件220可以包括矽、摻磷矽、摻砷矽、摻銻矽或其他合適的材料(例如，SiC、SiCP、SiCAs)並且可以在磊晶製程期間透過引入n-型摻雜物(例如，磷、砷或銻)進行原位(in-situ)摻雜，或使用接面佈值製程進行非原位(ex-situ)摻雜。n型源極/汲極特徵部件中第一磊晶半導體層220a的摻雜物濃度可約在2E20atoms/cm ^-3至1E21 atoms/cm ^-3之間，並且第二磊晶半導體層220b的摻雜物濃度可5E20atoms/cm ^-3至4E21 atoms/cm ^-3之間。在一些實施例中，n型源極/汲極特徵部件的第一磊晶半導體層220a中的碳摻雜物的原子百分比(at.%)可以小於約10at.%，而n型源極/汲極特徵部件的第二磊晶半導體層220b中碳摻雜物的原子百分比(at.%)可以小於約20at. %。示例性 p 型源極/汲極特徵部件可以包括鍺、摻鎵矽鍺、摻硼矽鍺或其他合適的材料，並且可以在磊晶製程期間透過引入 p 型摻雜物(例如，硼或鎵)進行原位摻雜，或使用接面佈值製程進行非原位摻雜。p型源極/汲極特徵部件中第一磊晶半導體層220a的摻雜濃度可以在大約1E20 atoms/cm ^-3至5E20 atoms/cm ^-3，且第二磊晶半導體層220b的摻雜濃度在 p型源極/汲極特徵部件可以在大約4E20個atoms/cm ^-3及大約2E21個atoms/cm ^-3之間。在一些實施例中，p型源極/汲極特徵部件的第一磊晶半導體層220a中鍺摻雜物的原子百分比(at.%)可以小於約20at.%。p型源極/汲極特徵部件的第二磊晶半導體層220b中鍺摻雜物的原子百分比(at.%)可以大於約10at.％，並且鍺摻雜物的原子百分比(at.%)可以大於約10at.%，且小於約 60 at. %。

請參照第1、9A及9B圖，方法100包括步驟區塊114，其中選擇性形成一虛置層222於源極/汲極特徵部件220的多於一側上。請參照第9A圖，形成虛置層222於源極/汲極特徵部件220的上表面220t(標示於第8A及8B圖)及側壁面220s(標示於第8A圖)。虛置層222的組成不同於第二磊晶半導體層220b的組成，使得可以在隨後的蝕刻製程中選擇性去除虛置層222。對於具有n型源極/汲極特徵部件220的電晶體，虛置層222可以包括SiGe、Ge、SiSn、SiGeSn、其他合適的材料或其組合。在一實施例中，n型電晶體的虛置層222包括SiGe。對於具有p型源極/汲極特徵部件220的電晶體，虛置層222可以包括Si、SiC、SiB、其他合適的材料或其組合。在一實施例中，p型電晶體的虛置層222包括Si。

可以透過沉積製程形成虛置層 222，上述沉積製程在源極/汲極特徵部件 220 上選擇性生長，例如，半導體層(例如，用於n型電晶體的 SiGe 或用於p型電晶體的 Si)而未生長於鰭部側壁間隙壁214b的側壁表面或隔離特徵部件203的上表面上。也就是說，鰭部側壁間隙壁214b限制虛置層222的形成。在本實施例中，虛置層222形成於第二磊晶半導體層220b的多於一側上。也就是說，虛置層222局部包圍或環繞第二磊晶半導體層220b。虛置層222的製作可以包括使用磊晶生長製程，例如分子束磊晶(MBE)、氣相磊晶(VPE)、超高真空化學氣相沉積(UHV-CVD)及/或其他合適的磊晶生長製程。磊晶生長製程可以使用氣體及/或液體前驅物。在一些實施例中，由於沿X方向及Y方向的不同生長速率，在進行磊晶生長製程之後，虛置層222在沿源極/汲極特徵部件220的側壁表面220s及上表面220t具有不一致的厚度。在第9A及9B圖所示的實施例中，虛置層222在源極/汲極特徵部件220的上表面220t上具有厚度T1，而在源極/汲極特徵部件220的側壁表面220s上具有厚度T2。厚度T2與厚度T1的比值可約在0.4至1之間。在一些實施例中，由於鰭部側壁間隙壁214b的存在，厚度T2從底部至頂部並不一致。在一實施例中，如第9B圖所示，沿著X方向，虛置層222的寬度W1與源極/汲極結構220的寬度相同。

請參照第1、10A、10B、11A及11B圖，方法100包括步驟區塊116，其中按順序選擇性去除虛置閘極結構210及犧牲層206。在第10A及10B圖所示的實施例中，沉積接觸蝕刻停止層(contact etch stop layer, CESL)224及層間介電層(interlayer dielectric layer, ILD)層226於工作部件200上方。接觸蝕刻停止層(CESL)224透過虛置層222與第二磊晶半導體層220b隔開。接觸蝕刻停止層(CESL)224可以包括氮化矽、氮氧化矽及/或本領域已知的其他材料，且可透過原子層沉積(ALD)、電漿增強化學氣相沉積(PECVD)製程及/或其他合適的沉積或氧化製程形成。在沉積接觸蝕刻停止層(CESL)224之後，透過電漿增強化學氣相沉積(PECVD)製程或其他合適的沉積技術沉積層間介電層(ILD)層226於工作部件 200 上。層間介電層(ILD)層226 可以包括諸如正矽酸四乙酯(tetraethylorthosilicate TEOS)氧化物、未摻雜的矽酸鹽玻璃或摻雜的材料氧化矽(例如，硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)、熔融石英玻璃(fused silica glass, FSG)、磷矽酸鹽玻璃(phosphosilicate glass PSG)、硼摻雜的矽酸鹽玻璃(borondoped silicon glass, BSG)及/或其他合適的介電材料。可以對工作部件200進行平坦化製程(例如，化學機械研磨(chemical mechanical polishing, CMP)製程)，以去除多餘的材料並露出虛置閘極結構210內的虛置閘極電極層212的上表面。

隨著虛置閘極電極層212的露出，步驟區塊116進行至去除虛置閘極結構 210。如第11A及11B圖所示，去除虛置閘極結構210可以包括對虛置閘極結構210內的材料進行一或多道選擇性蝕刻製程，以形成多個閘極溝槽。舉例來說，可以使用選擇性濕式蝕刻、選擇性乾式蝕刻或其組合來進行虛置閘極結構210的去除。在去除虛置閘極結構210之後，選擇性去除犧牲層206，以釋出通道層208作為通道區204C中的通道部件208。可以透過選擇性乾式蝕刻、選擇性濕式蝕刻或其他選擇性蝕刻製程來選擇性去除犧牲層206。在一些實施例中，選擇性濕式蝕刻包括APM蝕刻(例如，氫氧化氨-過氧化氫-水混合物)。選擇性去除多個犧牲層206形成了多個閘極開口。

隨著選擇性去除虛置閘極結構210及犧牲層206，步驟區塊118進行至形成多個閘極堆疊228。如第11A及11B圖所示的實施例，沉積閘極堆疊228，以包圍通道部件208及位於通道部件208上方。也就是說，閘極堆疊228形成在閘極開口及閘極溝槽內。儘管未單獨標記出，然而各個閘極堆疊228可以包括閘極介電層及位於閘極介電層上方的閘極電極層。在一些實施例中，閘極介電層包括設置在通道部件208上的界面層及位於界面層上方的高k值介電層。本文中，高k值介電層是指介電常數大於二氧化矽(其約為3.9)的介電材料。在一些實施例中，界面層包括氧化矽。然後使用原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他合適的方法沉積高k值介電層於界面層上。高k值介電層可以包括氧化鉿。或者，高k值介電層可以包括其他高k值介電，例如氧化鈦、氧化鉿鋯、氧化鉭、氧化矽鉿、氧化矽鋯、氧化鑭、氧化鋁、氧化釔、SrTiO ₃、BaTiO ₃、BaZrO 、氧化鉿鑭、氧化矽鑭、氧化矽鋁、氧化鉿鉭、氧化鉿鈦、(Ba,Sr)TiO ₃(BST)、氮化矽、氮氧化矽、其組合或其他合適的材料。

然後使用原子層沉積(ALD)、物理氣相沉積(physical vapor deposition, PVD)、化學氣相沉積(CVD)、電子束蒸鍍或其他合適的方法，沉積閘極電極層於閘極介電層上。閘極電極層可以包括單層或多層結構，例如具有選定功函數的金屬層的各種組合，以提高裝置效能(功函數金屬層)、襯層、潤濕層、黏著層、金屬合金或金屬矽化物。舉例來說，閘極電極層可以包括氮化鈦、鈦鋁、氮化鈦鋁、氮化鉭、鉭鋁、氮化鉭鋁、碳化鉭鋁、氮碳化鉭、鋁、鎢、鎳、鈦、釕、鈷、鉑、碳化鉭、氮化矽鉭、銅、其他耐火金屬或其他合適的金屬材料或其組合。再者，在半導體裝置200包括n型電晶體及p型電晶體的情況下，可以為n型電晶體及p型電晶體分別形成不同的閘極電極層，其可以包括不同的功函數金屬層(例如，用於提供不同的n型及p型功函數金屬層)。在一些實施例中，在形成閘極堆疊228之後，形成介電層230於工作部件200上方。介電層230的組成可以類似於層間介電層(ILD)層226的組成。在一些其他實施例中，在形成閘極堆疊228之後，閘極堆疊228可為凹陷的，且自對準蓋層可以形成於凹陷的閘極堆疊228上。

請參照第1、12A及12B圖，方法100包括步驟區塊120，其中形成一源極/汲極接觸開口232。可以形成一圖案化硬式罩幕231於介電層230的上表面上，然後進行蝕刻製程，以去除未被圖案化硬式罩幕所覆蓋的介電層230部分、層間介電層(ILD)層226部分及接觸蝕刻停止層(CESL)224部分，以形成源極/汲極接觸開口232。源極/汲極接觸開口232露出一部分的虛置層222的上表面。在一些實施例中，由源極/汲極接觸開口232所露出的虛置層222部分，沿X方向具有一寬度W2，寬度W2小於寬度W1(其繪示於第9B圖)。

請參照第1、13A及13B圖，方法100包括步驟區塊122，其中選擇性去除虛置層222，以露出源極/汲極特徵部件220的上表面及側壁表面。在本實施例中，進行蝕刻製程234以選擇性去除虛置層222而實質上未蝕刻源極/汲極特徵部件220、介電層230、層間介電層(ILD)層226及接觸蝕刻停止層(CESL)224。在一實施例中，蝕刻製程234為等向性蝕刻製程，且可為乾式蝕刻或濕式蝕刻。示例性乾式蝕刻可用含氟氣體(例如，F ₂)及氨(NH ₃)的組合進行施作。示例性濕式蝕刻可用SC1溶液(NH ₄OH:H ₂O ₂:H ₂O) 進行施作。也可能使用其他合適的蝕刻劑。虛置層222的去除擴大了源極/汲極接觸開口232。擴大的源極/汲極接觸開口232可以稱為源極/汲極接觸開口236。如第13A及13B圖所繪示，在選擇性去除虛置層222之後，源極/汲極接觸開口236露出了源極/汲極特徵部件220的側壁表面220s及上表面220t。

請參照第1、14A及14B圖，方法100包括步驟區塊124，其中形成一矽化物層238於源極/汲極特徵部件220的多於一側上。在本實施例中，矽化物層238形成於上表面220t上以及源極/汲極特徵部件220的第二磊晶半導體層220b的側壁表面220s。與矽化物層僅形成於源極/汲極特徵部件的上表面的實施例相比，本實施例矽化物層與源極/汲極特徵部件之間的接觸區域增加了，從而有利降低了工作部件200的接觸電阻，因而提高了工作部件200的效能。

為了形成矽化物層238，沉積一金屬層(透過原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他沉積製程)於工作部件200上，包括在第二磊晶半導體層220b的露出上表面220t及側壁表面220s上，然後進行退火製程，以在金屬層及源極/汲極特徵部件220的第二磊晶半導體層220b之間產生矽化反應。退火製程可以包括快速熱退火(rapid thermal annealing, RTA)製程(其在600℃至950℃之間進行)或動態表面退火(dynamic surface annealing, DSA)製程其在750℃至1000℃之間進行)。也是可能為其他退火製程，諸如超亞秒級退火(ultra sub-second annealing, uSSA)或雷射尖峰退火(laser spike annealing, LSA)。可以去除未形成矽化物層238的金屬層的多餘部分。合適的金屬層可以包括鈦、鉭、鎳、鈷或鎢。在金屬層包括鎳且源極/汲極特徵部件220包括矽鍺的實施例中，矽化物層238包括矽化鎳、鍺化鎳及鍺矽化鎳。在一些其他實施例中，矽化物層238可以包括矽化鈦、矽化鉭、矽化鈷或矽化鎢。矽化物層238通常依循著露出的上表面220t及側壁表面220s的形狀。也就是說，在矽化物層238取代虛置層222之後，矽化物層238包圍源極/汲極特徵部件220的多於一側。在一實施例中，矽化物層238包括形成於源極/汲極特徵部件220的側壁表面220s上的一第一部分及形成於源極/汲極特徵部件220的上表面220t上的一第二部分，矽化物層238的第一部分的厚度T4不同於矽化物層238的第二部分的厚度T3。在一實施例中，矽化物層238的第一部分的厚度T4與矽化物層238的第二部分的厚度T3的比值可約在0.4至1之間。在第14A圖所示的一實施例中，矽化物層238的第一部分的厚度T4從底部至頂部並不一致。更具體來說，矽化物層238的第一部分靠近鰭部側壁間隙壁214b的部分的厚度小於矽化物層238的第一部分的剩餘部分的厚度。在第14B圖所示的實施例中，沿X方向，矽化物層238的寬度實質上等於虛置層222的寬度W1，因而等於源極/汲極特徵部件220的寬度。

請參照第1、15A及15B圖，方法100包括步驟區塊126，其中形成一源極/汲極接點240於源極/汲極接觸開口236內及矽化物層238上方。在形成矽化物層238之後，可以沉積一導電層於工作部件200上，以填充源極/汲極接觸開口236。導電層可以包括鋁、銠、釕、銅、銥或鎢。可以接著進行平坦化製程(例如，化學機械研磨(CMP)製程)，以去除導電層的多餘部分，而形成源極/汲極接點240。源極/汲極接點240透過矽化物層238的方式電性耦接至源極/汲極特徵部件220。換句話說，矽化物層238的第二部分垂直夾設於源極/汲極特徵部件220與源極/汲極接點240之間，而矽化物層238的第一部分橫向夾設於源極/汲極特徵部件220及接觸蝕刻停止層(CESL)224之間。在平坦化製程之後，如第15A圖所示，源極/汲極接點240的上表面沿X方向具有寬度W3。寬度W3可以實質上等於源極/汲極特徵部件220的第二磊晶半導體層220b的寬度。源極/汲極接點240通常依循源極/汲極接點開口236的形狀。如第15B圖所示，沿Y方向，源極/汲極接點240的下表面具有寬度W2(繪示於第12B圖)。在一實施例中，寬度W2小於矽化物層238的寬度(即，寬度W1)。

請參照第1圖，方法100包括步驟區塊128，其中進行進一步製程。此進一步製程可以包括形成多層內連接(multi-layer interconnect, MLI)結構(未繪示)於工作部件200上方。多層內連接(MLI)可以包括設置在介電層(例如，蝕刻停止層及層間介電層(ILD)層)內的各種內連接特徵部件，例如介層連接(via)及導線。在一些實施例中，介層連接是垂直內連接特徵部件，其用以作為內連接裝置級接點，例如形成在閘極堆疊228上方的閘極接點(未繪示)。

在上述實施例中，蝕刻製程234(繪示於第13A及13B圖)實質上去除了虛置層222。在一些其他實施例中，由於蝕刻製程234的進行時間不足，因此的在蝕刻製程234之後，在鰭部側壁間隙壁214b附近的虛置層222底部部分會留在工作部件200內。舉例來說，如第16圖所示的實施例中，工作部件200包括一部分的虛置層222，其設置橫向鄰近於源極/汲極特徵部件220，且橫向夾設於源極/汲極特徵部件220與接觸蝕刻停止層(CESL)224之間。在一些實施例中，用於促進形成矽化物層的金屬層，會與虛置層222的餘留部分的上表面發生反應。

在一些實施例中，為了降低工作部件200的寄生電容，可以縮小源極/汲極接點240沿Y方向的寬度。舉例來說，第17圖所示的工作部件200包括一源極/汲極接點240’，具有小於寬度W3的寬度W3’。寬度W3’與主動區204的寬度W0的比值可以約在0.2至0.8之間。在一些實施例中，具有較小的源極/汲極接點240’的工作部件200可以應用於，例如，高密度靜態隨機存取記憶體(SRAM)單元中。

在一些其他實施例中，由於相關於形成源極/汲極特徵部件220的第二磊晶半導體層220b的磊晶生長製程的不同條件/參數，第二磊晶半導體層220b可以包括(111)刻面220f，如第18圖所繪示。形成於第二磊晶半導體層220b上的虛置層222也可以包括對應的(111)刻面。在矽化物層238取代虛置層222之後，矽化物層238也包括(111)刻面。

儘管未作為限制，但本揭露的一或多個實施例為半導體裝置及其製造方法提供許多益處。本揭露提供的方法及結構可以提供多閘極裝置(例如，閘極全繞式(GAA)電晶體)具有源極/汲極特徵部件及形成於源極/汲極特徵部件的多於一側上的矽化物層，進而降低半導體裝置的寄生電阻。在一些實施例中，可以縮小形成於矽化物層上方的源極/汲極接點的尺寸，以降低半導體裝置的寄生電容。在一些實施例中，擴大的矽化物層可以縮短電流(例如，載子，例如電子或電洞)於源極/汲極特徵部件內的行進長度，因而增加具有多個奈米結構的閘極全繞式(GAA)電晶體的操作速度。在一些實施例中，本揭露的方法可以容易結合至鰭式場效電晶體(FinFET)中的矽化物層的製作。

本揭露提供了許多不同的實施例。本文揭露了半導體裝置及其製造方法。在一示例性型態中，本揭露提供一種半導體裝置之製造方法。上述方法包括：接收一工作部件，包括從一基底突出的一通道區、位於通道區上的一虛置閘極結構以及耦接至通道區的一源極/汲極特徵部件。上述方法也包括：形成一虛置層，以包圍源極/汲極特徵部件；在形成虛置層之後，形成一介電結構於工作部件上方；選擇性去除虛置閘極結構，以形成一閘極溝槽；形成一閘極堆疊於閘極溝槽內；在形成閘極堆疊於閘極溝槽內之後，形成一金屬接觸開口，延伸穿過介電結構並露出虛置層；在形成金屬接觸開口之後，用一矽化物層取代虛置層；以及形成一金屬接點於金屬接觸開口內，金屬接點透過矽化物層電性耦接至源極/汲極特徵部件。

在一些實施例中，通道區可以包括多個交替的通道層與犧牲層。上述方法也可以包括：在選擇性去除虛置閘極結構之後，選擇性去除犧牲層，以形成多個閘極開口，閘極堆疊也可以形成於閘極開口內，並包圍多個通道層中的各個通道層。在一些實施例中，用矽化物層取代虛置層可以包括：進行一蝕刻製程，以選擇性去除虛置層而形成一間隙於源極/汲極特徵部件周圍；以及形成矽化物層於間隙內，以包圍源極/汲極特徵部件。在一些實施例中，蝕刻製程可以包括等向性蝕刻製程。在一些實施例中，形成矽化物層可以包括：在進行蝕刻製程之後，形成一導電層於工作部件上；對工作部件進行一退火製程，以形成矽化物層；以及去除導電層的一餘留部分。在一些實施例中，形成介電結構可以包括：沉積一蝕刻停止層；以及形成一介電層於蝕刻停止層上，其中矽化物層的一側壁表面的一部分直接接觸蝕刻停止層的一側壁表面的一部分。在一些實施例中，源極/汲極特徵部件可以包括矽鍺，且虛置層可以包括矽。在一些實施例中，矽化物層可以包括形成於源極/汲極特徵的一側壁表面上的一第一部分，以及形成於源極/汲極特徵部件的一上表面上的一第二部分，第一部分的一厚度可以不同於第二部分的一厚度。在一些實施例中，源極/汲極結構可以包括一第一半導體層及形成於第一半導體層上的一第二半導體層，第二半導體層的摻雜濃度可以大於第一半導體層的一摻雜濃度。在一些實施例中，工作部件也可以包括沿第一半導體層的一側壁表面延伸的一鰭部側壁間隙壁，其中矽化物層可以形成於第二半導體層的一側壁表面上。

在另一示例性型態中，本揭露提供一種半導體裝置之製造方法。上述方法包括：接收一工作部件，包括：一虛置閘極結構，形成於一通道區上，通道區包括與多個犧牲層交錯的多個通道層；以及一源極/汲極特徵部件，鄰近通道區設置，並耦接至通道區。上述方法也包括：形成一半導體層於源極/汲極特徵部件的側壁及上表面上，其中半導體層的組成不同於源極/汲極特徵部件的組成；在形成半導體層之後，選擇性去除虛置閘極結構；選擇性去除多個犧牲層；形成一閘極堆疊，以包圍多個通道層並位於其上；在形成閘極堆疊之後，形成露出半導體層的一第一開口；在形成第一開口之後，選擇性去除半導體層，以形成露出源極/汲極特徵部件的一第二開口；形成一矽化物層於第二開口內；以及形成一金屬接點於第一開口內。

在一些實施例中，形成半導體層可以包括進行一磊晶生長製程。在一些實施例中，源極/汲極特徵部件可以包括：一第一磊晶層；以及一第二磊晶層，形成於第一磊晶層上，其中第二磊晶層內的一摻雜物濃度可以大於第一磊晶層內的一摻雜物濃度。在一些實施例中，半導體層可以包括：位於第二磊晶層的側壁表面上的一第一部分及位於第二磊晶層的上表面上的一第二部分，其中第一部分的一厚度可以不同於第二磊晶層的一厚度。在一些實施例中，選擇性去除半導體層可以包括：進行一等向性蝕刻製程，以選擇性去除半導體層而實質上未蝕刻源極/汲極特徵部件。在一些實施例中，上述方法也可以包括：在形成半導體層之後，形成一蝕刻停止層於源極/汲極特徵部件上；以及形成一層間介電(ILD)層於蝕刻停止層上，其中形成第一開口可以包括去除一部分的蝕刻停止層及一部分的層間介電(ILD)層，以露出一部分的半導體層。

又一示例性型態中，本揭露提供一種半導體裝置。半導體裝置包括：具多個通道部件的一垂直堆疊，設置於一基底上；一閘極結構，包圍具多個通道部件的垂直堆疊的各個通道部件；一源極/汲極特徵部件，電性耦接至具多個通道部件的垂直堆疊，其中源極/汲極特徵部件鄰近具多個通道部件的垂直堆疊設置；一矽化物層，位於源極/汲極特徵部件上並將其包圍；以及一金屬接點，設置於源極/汲極特徵部件上，並透過矽化物層電性耦接至源極/汲極特徵部件，其中金屬接點包括一下表面，具有一第一寬度，且矽化物層的一上表面具有大於第一寬度的一第二寬度。

在一些實施例中，半導體裝置也可以包括：一鰭部側壁間隙壁，沿源極/汲極特徵部件的一側壁表面的一底部延伸；以及一半導體層，沿源極/汲極特徵部件的側壁表面的一中間部延伸。半導體層的組成可以不同於源極/汲極特徵部件的組成。矽化物層可以形成於源極/汲極特徵部件的一上表面上，且沿源極/汲極特徵部件的側壁表面的一餘留部分延伸。在一些實施例中，半導體裝置也可以包括：一鰭部側壁間隙壁，沿源極/汲極特徵部件的一側壁表面的一底部延伸，其中矽化物層可以形成於源極/汲極特徵部件的一上表面上，且沿未被鰭部側壁間隙壁覆蓋的源極/汲極特徵部件的側壁表面的一餘留部分延伸。在一些實施例中，矽化物層可以包括設置於源極/汲極特徵部件的一上表面上的一第一部分，以及沿源極/汲極特徵部件的一側壁表面設置的一第二部分，矽化物層的第一部分的一厚度可以不同於矽化物層的第二部分的一厚度。

以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。

100:方法 102, 104, 106, 108, 110, 112, 114, 116, 118, 120, 122, 124, 126, 128:步驟區塊 200:工作部件；半導體裝置 202:基底 202t:部分 203:隔離特徵部件 204:鰭型主動區 204C:通道區 204SD:源極/汲極(S/D)區 206:犧牲層；半導體層 207:垂直堆疊 208:通道層；半導體層 210:虛置閘極結構 211:虛置介電層 212:虛置閘極電極層 213:閘極頂部硬式罩幕層 214:閘極間隔層 214a:閘極間隙壁 214b:鰭部側壁間隙壁 216:源極/汲極開口 218:內間隔特徵部件 220:源極/汲極特徵部件 220a:第一磊晶半導體層 220b:第二磊晶半導體層 220f:(111)刻面 220s:側壁表面 220t:上表面 222:虛置層 224:接觸蝕刻停止層(CESL) 226:層間介電層(ILD)層 230:介電層 232, 236:源極/汲極接觸開口 234:蝕刻製程 238:矽化物層 240, 240’:源極/汲極接點 T1, T2, T3, T4:厚度 W0, W1, W2, W3, W3’:寬度

第1圖繪示出根據本揭露的一或多個型態，半導體裝置之形成方法流程圖。第2圖繪示出根據本揭露的各個型態，在第1圖方法中各個操作階段的示例性工作部件的局部平面示意圖。第3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A及15A圖(第3A至15A圖)繪示出根據本揭露的一或多個型態，在第1圖的方法中各個製造階段期間，沿第2圖的A至A’線的工作部件的局部剖面示意圖。第3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B及15B圖(第3B至15B圖)繪示出根據本揭露的各個型態，在第1圖的方法中各個製造階段期間，沿第2圖的B至B’線的工作部件的局部剖面示意圖。第16圖繪示出根據本揭露的各個型態的第一替代半導體裝置的局部剖面示意圖。第17圖繪示出根據本揭露的各個型態的第二替代半導體裝置的局部剖面示意圖。第18圖圖繪示出根據本揭露的各個型態的第三替代半導體裝置的局部剖面示意圖。

200:工作部件；半導體裝置

202:基底

203:隔離特徵部件

214b:鰭部側壁間隙壁

220a:第一磊晶半導體層

220b:第二磊晶半導體層

224:接觸蝕刻停止層(CESL)

226:層間介電層(ILD)層

230:介電層

238:矽化物層

240:源極/汲極接點

W3:寬度

Claims

一種半導體裝置之製造方法，包括：接收一工作部件，包括：從一基底突出的一通道區；一虛置閘極結構，位於該通道區上；以及一源極/汲極特徵部件，耦接至該通道區；形成一虛置層，以包圍該源極/汲極特徵部件；在形成該虛置層之後，形成一介電結構於該工作部件上方；選擇性去除該虛置閘極結構，以形成一閘極溝槽；形成一閘極堆疊於該閘極溝槽內；在形成該閘極堆疊於該閘極溝槽內之後，形成一金屬接觸開口，延伸穿過該介電結構並露出該虛置層；在形成該金屬接觸開口之後，用一矽化物層取代該虛置層；以及形成一金屬接點於該金屬接觸開口內，該金屬接點透過該矽化物層電性耦接至該源極/汲極特徵部件。
如請求項1之半導體裝置之製造方法，其中該通道區包括交替的複數個通道層與複數個犧牲層。
如請求項2之半導體裝置之製造方法，更包括：在選擇性去除該虛置閘極結構之後，選擇性去除該等犧牲層，以形成複數個閘極開口，其中該閘極堆疊更形成於該等閘極開口內，並包圍該等通道層中的各個通道層。
如請求項3之半導體裝置之製造方法，用該矽化物層取代該虛置層包括：進行一蝕刻製程，以選擇性去除該虛置層而形成一間隙於該源極/汲極特徵部件周圍，該間隙露出該源極/汲極特徵部件的一上表面及一側壁表面的至少一部分；以及形成該矽化物層於該間隙內，以包圍該源極/汲極特徵部件。
如請求項4之半導體裝置之製造方法，其中該蝕刻製程可以包括等向性蝕刻製程。
如請求項4之半導體裝置之製造方法，其中形成矽化物層包括：在進行該蝕刻製程之後，形成一導電層於該工作部件上；對該工作部件進行一退火製程，以形成該矽化物層；以及去除該導電層的一餘留部分。
如請求項1之半導體裝置之製造方法，其中形成介電結構可以包括：沉積一蝕刻停止層；以及形成一介電層於該蝕刻停止層上，其中該矽化物層的一側壁表面的一部分直接接觸該蝕刻停止層的一側壁表面的一部分。
如請求項1之半導體裝置之製造方法，其中該源極/汲極特徵部件包括矽鍺，且該虛置層包括矽。
如請求項1之半導體裝置之製造方法，其中該矽化物層包括形成於該源極/汲極特徵部件的一側壁表面上的一第一部分，以及形成於該源極/汲極特徵部件的一上表面上的一第二部分，該第一部分的一厚度不同於該第二部分的一厚度。
如請求項1之半導體裝置之製造方法，其中該源極/汲極結構包括一第一半導體層及形成於該第一半導體層上的一第二半導體層，該第二半導體層的一摻雜濃度大於該第一半導體層的一摻雜濃度，其中該工作部件包括沿該第一半導體層的一側壁表面延伸的一鰭部側壁間隙壁，其中該矽化物層形成於該第二半導體層的一側壁表面上。
一種半導體裝置之製造方法，包括：接收一工作部件，包括：一虛置閘極結構，形成於一通道區上，該通道區包括與複數個犧牲層交錯的複數個個通道層；以及一源極/汲極特徵部件，鄰近該通道區設置，並耦接至該通道區；形成一半導體層於該源極/汲極特徵部件的側壁及上表面上，其中該半導體層的組成不同於該源極/汲極特徵部件的組成；在形成該半導體層之後，選擇性去除該虛置閘極結構；選擇性去除該等犧牲層；形成一閘極堆疊，以包圍該等通道層並位於其上；在形成該閘極堆疊之後，形成露出該半導體層的一第一開口；在形成該第一開口之後，選擇性去除該半導體層，以形成露出該源極/汲極特徵部件的一第二開口；形成一矽化物層於該第二開口內；以及形成一金屬接點於該第一開口內。
如請求項11之半導體裝置之製造方法，其中形成該半導體層包括進行一磊晶生長製程。
如請求項11之半導體裝置之製造方法，其中該源極/汲極特徵部件包括：一第一磊晶層；以及一第二磊晶層，形成於該第一磊晶層上，其中該第二磊晶層內的一摻雜物濃度大於該第一磊晶層內的一摻雜物濃度。
如請求項13之半導體裝置之製造方法，其中該半導體層包括：位於該第二磊晶層的一側壁表面上的一第一部分及位於該第二磊晶層的一上表面上的一第二部分，其中該第一部分的一厚度不同於該第二磊晶層的一厚度。
如請求項11之半導體裝置之製造方法，其中選擇性去除該半導體層包括：進行一等向性蝕刻製程，以選擇性去除該半導體層而實質上未蝕刻該源極/汲極特徵部件。
如請求項11之半導體裝置之製造方法，更包括：在形成該半導體層之後，形成一蝕刻停止層於該源極/汲極特徵部件上；以及形成一層間介電層於該蝕刻停止層上，其中形成該第一開口包括去除一部分的該蝕刻停止層及一部分的該層間介電層，以露出一部分的該半導體層。
一種半導體裝置，包括：具複數個通道部件的一垂直堆疊，設置於一基底上；一閘極結構，包圍該具複數個通道部件的該垂直堆疊的各個通道部件；一源極/汲極特徵部件，電性耦接至該具複數個通道部件的該垂直堆疊，其中該源極/汲極特徵部件鄰近具複數個通道部件的該垂直堆疊設置；一矽化物層，位於該源極/汲極特徵部件上，並將其包圍；以及一金屬接點，設置於該源極/汲極特徵部件上，並透過該矽化物層電性耦接至該源極/汲極特徵部件，其中該金屬接點包括一下表面，具有一第一寬度，且該矽化物層的一上表面具有大於該第一寬度的一第二寬度。
如請求項17之半導體裝置，更包括：一鰭部側壁間隙壁，沿該源極/汲極特徵部件的一側壁表面的一底部延伸；以及一半導體層，沿該源極/汲極特徵部件的該側壁表面的一中間部延伸，該半導體層的組成不同於該源極/汲極特徵部件的組成；其中該矽化物層形成於該源極/汲極特徵部件的一上表面上，且沿該源極/汲極特徵部件的該側壁表面的一餘留部分延伸。
如請求項17之半導體裝置，更包括：一鰭部側壁間隙壁，沿該源極/汲極特徵部件的一側壁表面的一底部延伸，其中該矽化物層形成於該源極/汲極特徵部件的一上表面上，且沿未被該鰭部側壁間隙壁覆蓋的該源極/汲極特徵部件的該側壁表面的一餘留部分延伸。
如請求項17之半導體裝置，其中該矽化物層包括設置於該源極/汲極特徵部件的一上表面上的一第一部分，以及沿該源極/汲極特徵部件的一側壁表面設置的一第二部分，該矽化物層的該第一部分的一厚度不同於該矽化物層的該第二部分的一厚度。