KR101780869B1 - 수직 게이트 올 어라운드 소자 내의 실리사이드 영역 및 그 형성 방법 - Google Patents

수직 게이트 올 어라운드 소자 내의 실리사이드 영역 및 그 형성 방법 Download PDF

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Abstract

반도체 소자의 실시예는 반도체 기판으로부터 위쪽으로 연장되는 나노와이어, 나노와이어 내의 소스/드레인 영역, 및 소스/드레인 영역 위의 나노와이어 내의 채널 영역을 포함한다. 소스/드레인 영역이 나노와이어의 에지를 지나서 반도체 기판 내로 추가적으로 연장된다. 반도체 소자는, 채널 영역을 포위하는 게이트 구조물 및 소스/드레인 영역의 상부 부분 내의 실리사이드를 더 포함한다. 실리사이드의 측벽이 게이트 구조물의 측벽과 정렬된다.

Description

수직 게이트 올 어라운드 소자 내의 실리사이드 영역 및 그 형성 방법{SILICIDE REGIONS IN VERTICAL GATE ALL AROUND (VGAA) DEVICES AND METHODS OF FORMING SAME}
본 발명은, 수직 게이트 올 어라운드(VGAA; vertical gate all around) 소자 내의 실리사이드 영역 및 그 형성 방법에 관한 것이다.
반도체 산업이 보다 큰 소자 밀도, 보다 뛰어난 성능, 및 보다 적은 비용을 추구하기 위해서 나노미터 기술 노드(nanometer technology node)로 진행함에 따라, 제조 및 디자인 문제 모두에서의 해결 과제로 인해서 수직 게이트 올 어라운드(VGAA)와 같은 3-차원적인 디자인의 개발을 초래하였다. 전형적인 VGAA 트랜지스터는, 게이트 유전체 및 게이트 전극에 의한 반도체 나노와이어의 채널 영역의 완전한 포위(encirclement)를 통해서 길이방향을 따른 전하 캐리어의 향상된 제어를 가능하게 한다. VGAA 트랜지스터는 감소된 짧은 채널 효과(short channel effect)를 가지는데, 이는, 소스/드레인 영역이 채널 영역의 전기장에 미치는 영향이 감소될 수 있도록 채널 영역이 게이트 전극에 의해서 둘러싸일 수 있기 때문이다.
본 발명의 과제는, 수직 게이트 올 어라운드(VGAA; vertical gate all around) 소자 내의 실리사이드 영역 및 그 형성 방법을 제공하는 것이다.
본 발명의 일 실시예에 따르면, 반도체 소자로서,
반도체 기판으로부터 상향 연장되는 나노와이어;
상기 나노와이어 내의 제1 소스/드레인 영역으로서, 상기 나노와이어의 에지를 지나서 상기 반도체 기판 내로 더 연장되는 제1 소스/드레인 영역;
상기 제1 소스/드레인 영역 위의 상기 나노와이어 내의 채널 영역;
상기 채널 영역을 포위하는 게이트 구조물; 및
상기 제1 소스/드레인 영역의 상부 부분 내의 실리사이드로서, 상기 게이트 구조물의 측벽으로 연장되는 실리사이드
를 포함하는 반도체 소자가 마련된다.
본 발명의 추가적인 실시예에 따르면, 반도체 소자를 형성하는 방법으로서,
수직 게이트 올 어라운드(VGAA; vertial gate all around) 트랜지스터를 형성하는 단계로서, 상기 VGAA 트랜지스터는,
나노와이어 내의 제1 부분, 및 반도체 기판의 상부 표면에 배치된 제2 부분을 포함하는, 제1 소스/드레인 영역;
상기 제1 소스/드레인 영역의 제1 부분 위의 상기 나노와이어 내의 채널 영역;
상기 채널 영역 위의 상기 나노와이어 내의 제2 소스/드레인 영역; 및
상기 채널 영역을 포위하는 게이트 구조물
을 포함하는 것인 수직 게이트 올 어라운드(VGAA) 트랜지스터를 형성하는 단계;
상기 게이트 구조물을 형성하는 단계 이후에, 상기 제1 소스/드레인 영역의 제2 부분 내에 실리사이드를 형성하는 단계;
상기 실리사이드를 형성하는 단계 이후에, 상기 실리사이드 위에 제1 층간 유전체(ILD)를 형성하는 단계; 및
상기 제1 ILD를 통해서 연장되고 상기 실리사이드에 전기적으로 연결되는 소스/드레인 콘택트를 형성하는 단계
를 포함하는 반도체 소자 형성 방법이 마련된다.
본 발명의 또 다른 추가적인 실시예에 따르면, 반도체 소자를 형성하는 방법으로서,
소스/드레인 영역을 형성하는 단계로서, 상기 소스/드레인 영역은,
나노와이어 내의 수직 부분; 및
기판의 상부 표면에서 상기 나노와이어를 지나서 측방향으로 연장되는 측방향 부분
을 포함하는 것인 소스/드레인 영역을 형성하는 단계;
상기 소스/드레인 영역 상에서 상기 나노와이어 내에 채널 영역을 형성하는 단계;
상기 채널 영역 주위에 게이트 구조물을 형성하는 단계;
상기 소스/드레인 영역의 측방향 부분을 부분적으로 노출시키는 단계로서, 상기 소스/드레인 영역의 측방향 부분을 부분적으로 노출시키는 단계는 게이트 구조물을 패터닝하는 단계를 포함하는 것인 소스/드레인 영역의 측방향 부분을 부분적으로 노출시키는 단계;
상기 소스/드레인 영역의 측방향 부분 상에 전도성 필름을 형성하는 단계;
상기 소스/드레인 영역 내에 실리사이드를 형성하기 위해서 상기 전도성 필름에 대해서 어닐링을 실시하는 단계;
상기 어닐링을 실시하는 단계 이후에, 상기 실리사이드 위에 층간 유전체(ILD)를 형성하는 단계; 및
상기 ILD을 통해서 연장되고 상기 실리사이드에 전기적으로 연결되는 소스/드레인 콘택트를 형성하는 단계
를 포함하는 반도체 소자 형성 방법이 마련된다.
첨부 도면과 함께 고려할 때, 이하의 구체적인 설명으로부터 본 개시 내용의 양태가 가장 잘 이해될 수 있을 것이다. 산업계에서의 표준 실무에 따라서, 여러 가지 특징부(feature)가 실척(scale)으로 도시되지 않았다는 것을 주목하여야 할 것이다. 사실상, 명료한 설명을 위해서, 여러 가지 특징부의 치수가 임의적으로 확대 또는 축소되어 있을 수 있을 것이다.
도 1a 및 도 1b는 일부 실시예에 따른 수직 게이트 올 어라운드(VGAA) 트랜지스터를 가지는 반도체 소자를 도시한다.
도 2 내지 도 15는 일부 실시예에 따라 VGAA 트랜지스터를 가지는 반도체 소자를 형성하는 여러 가지 중간 단계의 횡단면도를 도시한다.
도 16은 일부 실시예에 따라 VGAA 트랜지스터를 가지는 반도체 소자를 형성하기 위한 프로세스 흐름을 도시한다.
이하의 개시 내용은, 제공된 청구 대상의 상이한 특징들을 실시하기 위한, 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시 내용을 단순화하기 위해서, 구성요소 및 구성에 관한 구체적인 예가 이하에서 설명된다. 물론, 그러한 구체적인 예는 단지 예시적인 것이고 제한적인 것은 아니다. 예를 들어, 이하의 설명에서 제2 특징부 상에 또는 그 위에 제1 특징부를 형성하는 것은, 제1 특징부 및 제2 특징부가 직접적으로 접촉되어 형성되는 실시예들을 포함할 수 있을 것이고, 또한 부가적인 특징부들이 제1 특징부와 제2 특징부 사이에 형성되어 제1 특징부와 제2 특징부가 직접적으로 접촉하지 않을 수 있는 실시예들을 포함할 수 있을 것이다. 또한, 본원 개시 내용은 여러 가지 예에서 참조 번호 및/또는 문자를 반복할 수 있을 것이다. 이러한 반복은, 단순함 및 명료함을 위한 것이고 그리고 그것 자체가 개시된 여러 가지 실시예들 및/또는 구성들 사이의 관계를 나타내는 것은 아니다.
또한, 도면들에 도시된 바와 같이, 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 기술하기 위한 설명의 용이성을 위해서, "아래쪽", "아래", "하부, "위", "상부" 등과 같은 공간적으로 상대적인 용어가 본원에서 사용되어 있을 수 있을 것이다. 그러한 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 더하여, 사용 또는 작동 중에 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치가 달리(90도 회전된 배향으로 또는 다른 배향으로) 배향될 수 있을 것이고 그리고 본원에서 사용된 공간적으로 상대적인 설명이 그에 따라 유사하게 해석될 수 있을 것이다.
여러 가지 실시예는 수직 게이트 올 어라운드(VGAA) 트랜지스터 및 그 형성 방법을 포함한다. VGAA 트랜지스터가 반도체 기판으로부터 위쪽으로 연장하는 나노와이어를 포함한다. 나노와이어가 하단 소스/드레인 영역, 그러한 하단 소스/드레인 영역 위의 중간 채널 영역, 및 그러한 채널 영역 위의 상단 소스/드레인 영역을 포함한다. 게이트 구조물이 VGAA 트랜지스터의 채널 영역 주위에 배치되고 그러한 채널 영역을 포위한다. 하단 소스/드레인 영역이 기판의 상부 부분 내로 연장될 수 있을 것이고 측방향으로 나노와이어의 에지를 지나서 연장될 수 있을 것이다. 게이트 구조물이 형성된 이후에 그러나 상응하는 층간 유전체(ILD) 또는 하단 소스/드레인 영역에 대한 콘택트(contact)가 형성되기 전에, 자가 정렬된(self-aligned) 실리사이드 영역이 하단 소스/드레인 영역의 상부 부분 내에 형성될 수 있을 것이다. 그에 따라, 실리사이드 영역은 후속하여 형성되는 콘택트보다 큰 표면적을 가지도록 형성될 수 있고, 이는 유리하게 접촉 저항(contact resistance)을 감소시킨다. 또한, 결과적인 실리사이드 영역이 나노와이어(예를 들어, 채널 영역)에 더 근접하여 이격될 수 있을 것이고, 이는 또한 기생 저항(parasitic resistance)을 유리하게 감소시킨다.
도 1a 및 도 1b는 일부 실시예에 따른 VGAA 트랜지스터(102)를 가지는 반도체 소자(100)를 도시한다. 도 1a가 반도체 소자(100)의 횡단면도를 도시하는 한편, 도 1b는 그에 상응하는 위에서 본 도면을 도시한다. 도 1a의 반도체 소자(100)의 횡단면도가 도 1b의 선 1A-1A을 가로질러 취해질 수 있을 것이다.
도 1a를 먼저 참조하면, p-타입 소자 또는 n-타입 소자일 수 있는 VGAA 트랜지스터(102)가 도시되어 있다. VGAA 트랜지스터(102)가 하부의(underlying) 기판(106)으로부터 위쪽으로 연장되는 나노와이어(104)를 포함한다. 나노와이어(104)는 VGAA 트랜지스터(102)의 수직 채널 영역(108)을 포함한다. 도 1b의 위에서 본 도면에 도시된 바와 같이, 게이트 유전체(110) 및 게이트 전극(112)을 포함하는 게이트 구조물(114)은 수직 채널 영역(108)을 포위하는 완전한 링을 형성한다. 도 1b에 더 도시된 바와 같이, 반도체 소자(100)가 복수의 VGAA 트랜지스터(102)를 포함할 수 있을 것이고, 그러한 각각의 VGAA 트랜지스터가 나노와이어(104)를 포함할 수 있을 것이다. 나노와이어들(104)이 각각의 나노와이어(104) 내의 수직 채널 영역(108)을 포위하는 연속적인 게이트 구조물(114)을 공유할 수 있을 것이다. 채널 영역(108)이 실질적으로 도핑되지 않을 수 있거나, VGAA 트랜지스터(102)가 n-타입 트랜지스터인지 또는 p-타입 트랜지스터인지의 여부에 따라서 n-타입 도펀트 또는 p-타입 도펀트로 소량(lightly) 도핑될 수 있을 것이다. 일부 실시예에서, 채널 영역(108)의 도펀트 농도가 약 1x1018 cm-3 미만일 수 있을 것이다.
또한, 도 1a를 다시 참조하면, VGAA 트랜지스터(102) 내에서, 소스/드레인 영역들 중 하나(116A)가 수직 채널 영역(108) 위에 위치되고, 소스/드레인 영역들 중 다른 하나(116B)가 수직 채널 영역(108)의 하부에 배치된다. 하부의 소스/드레인 영역(116B)이 기판(106)의 상부 부분 내로 더 연장될 수 있을 것이고, 소스/드레인 영역(116B)이 측방향으로 나노와이어(104)의 에지를 지나서 연장될 수 있을 것이다. 이격부 층(118; spacer layer)을 이용하여, 게이트 구조물(116)이 하부의 소스/드레인 영역(116B)[예를 들어, 나노와이어(104)로부터 외향으로 연장하는 소스/드레인 영역(116B)의 부분]과 접촉하는 것을 방지할 수 있을 것이다. 일부 실시예에서, 이격부 층(118)이 실리콘 질화물(SiN)과 같은 유전체 재료를 포함할 수 있을 것이다. 소스/드레인 영역(116A/116B)이 채널 영역(108)보다 높은 농도로 적절한 n-타입 도펀트 또는 p-타입 도펀트를 이용하여 도핑될 수 있을 것이다. 예를 들어, 일부 실시예에서, 소스/드레인 영역(116A/116B)의 도펀트 농도가 약 1x1020 cm-3 내지 약 1x1022cm-3 또는 이보다 클 수 있을 것이다.
하나 이상의 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역(120)이 기판(106) 내에 배치될 수 있을 것이고, 각각의 STI 영역(120)이 상이한 영역들 내에서 여러 가지 반도체 소자들[예를 들어, VGAA 트랜지스터(102)]을 분리하기 위해서 이용될 수 있을 것이다. 예를 들어, STI 영역(120)이 상이한 유형(n-타입 또는 p-타입)의 소자, 동일한 유형의 소자, 또는 기타 등등의 소자들을 격리시키기 위해서 이용될 수 있을 것이다.
실리사이드(122)가 소스/드레인 영역(116B)의 일부의 상단 표면에 형성된다. 일부 실시예에서, 실리사이드(122)가 티탄, 니켈, 및 코발트 등과 같은 금속 재료와 조합된 반도체 재료의 조합을 포함할 수 있을 것이다. 예를 들어, 실리사이드(122)가 티탄 실리콘(TiSi), 니켈 실리콘(NiSi), 코발트 실리콘(CoSi) 등을 포함할 수 있을 것이다. 실리사이드(122)가, 예를 들어, 약 3 나노미터(nm) 내지 약 30 nm의 수직 치수(H)를 가질 수 있을 것이다. 이하에서 더 구체적으로 설명되는 바와 같이, 실리사이드(122)가 게이트 구조물(114) 이후에 형성될 수 있을 것이고, STI 영역(120)의 에지로부터 게이트 구조물(114)의 에지까지 연장되도록 실리사이드(122)의 형성이 자가 정렬될 수 있을 것이다. 예를 들어, 실리사이드(122)의 제1 측벽(122A)이 게이트 구조물(114)의 측벽과 정렬될 수 있는 한편, 실리사이드(122)의 제2 측벽(122B)이 STI 영역(120)의 측벽과 정렬될 수 있을 것이다. 실리사이드(122)가 자가 정렬 프로세스를 이용하여 형성되기 때문에, 실리사이드(122)는 또한 자가 정렬형 실리사이드[살리사이드(salicide)]로서 지칭될 수 있을 것이다.
여러 가지 실시예에서, 실리사이드(122)가, 후속하여 형성되는 소스/드레인 콘택트[예를 들어, 콘택트(124)]보다 나노와이어(104)에 더 근접할 수 있을 것이고, 실리사이드(122)는, 나노와이어(104)의 일 측부 상의 게이트 구조물(114)의 측방향 치수(L1)만큼 나노와이어(104)로부터 이격될 수 있을 것이다. 예를 들어, ILD를 형성한 후에 실리사이드 및 콘택트를 형성하는 방법에 비해, 실리사이드는, 나노와이어(104) 내의 채널 영역(108)으로부터 더 멀리 이격된 소스/드레인 콘택트(124)와 정렬된다. 일부 실시예에서, 측방향 치수(L1)가 약 5 nm 내지 약 50 nm일 수 있을 것이다. 또한, 도 1b에 의해서 도시된 바와 같이, 실리사이드(122)가, 게이트 구조물(114)에 인접한 여러 STI 영역(120)의 위치에 따라서, 게이트 구조물(114)의 복수의 측부에 인접하여 배치될 수 있을 것이다.
소스/드레인 콘택트(124)가 층간 유전체(ILD)(126)를 통해서 연장될 수 있을 것이고 실리사이드(122)에 전기적으로 연결될 수 있을 것이다. 콘택트(124)가, 텅스텐, 알루미늄, 구리, 금, 은, 그 합금, 및 그 조합 등과 같은 전도성 재료를 포함할 수 있을 것이다. 여러 실시예에서, 콘택트(124) 및 ILD(126)의 적어도 일부[예를 들어, 부분(126A)]가 실리사이드(122) 이후에 형성될 수 있을 것이다. 그러한 실시예에서, 실리사이드(122)의 측방향 치수(L2)가 소스/드레인 콘택트(124)의 측방향 치수(L3)보다 클 수 있을 것이다. 예를 들어, 일부 실시예에서, 측방향 치수(L2)가 약 10 nm 내지 약 100 nm일 수 있는 반면, 측방향 치수(L3)가 약 6 nm 내지 약 100 nm일 수 있을 것이다. 그러한 실시예에서, 실리사이드(122)의 접촉 표면적이 증가될 수 있을 것이고, 이는 수득율(yield)을 개선하고 접촉 저항을 낮출 수 있을 것이다. 또한, 콘택트(124) 및 ILD(126)의 적어도 일부에 앞서서 실리사이드(122)를 형성하는 것에 의해서, 실리사이드(122)가 게이트 구조물(114)의 측벽까지 연장될 수 있을 것이다. 그에 따라, 실리사이드(122)는, 게이트 구조물(114)과 콘택트(124) 사이의 측방향 거리로서 정의될 수 있는 측방향 거리(L4)만큼, 콘택트(124)보다 나노와이어(104)에 더 근접하여 이격될 수 있을 것이다. 예를 들어, 측방향 거리(L4)가 약 4 nm 또는 이보다 클 수 있을 것이다. 실리사이드(122)가 나노와이어(104)[그리고 결과적으로 채널 영역(108)]에 더 근접하기 때문에, VGAA 트랜지스터(102) 내의 기생 저항이 또한 유리하게 감소될 수 있을 것이다.
설명 전반을 통해서, "수평" 또는 "측방향"이라는 용어가 기판(106)의 주요 표면[예를 들어, 나노와이어(104)에 수직인 표면]에 평행한 방향으로서 정의되는 반면, "수직"은 기판(106)의 주요 표면에 수직인 방향으로서 정의된다. "수평", "측방향", 및 "수직"이라는 용어는 상대적인 것이고, 임의의 유형의 절대 배향을 도입하기 위한 것은 아니다. 또한, 콘택트(124)를 위에서 아래로 본 도면에서, 측방향 치수(L3)는 x-축 또는 y-축을 따라서 취해질 수 있을 것이다. 비록 도 1b가 콘택트(124)를 실질적으로 직사각형인 것으로 도시하고 있지만, 콘택트(124)는 정사각형, 원형, 또는 난형(ovular) 등과 같은 임의의 적합한 형상으로 구성될 수 있을 것이다.
도 2 내지 도 15는 여러 가지 실시예에 따라 반도체 소자(100)를 형성하는 여러 가지 중간 단계의 횡단면도를 도시한다. 도 2 내지 도 4에서, 나노와이어(104)가 하부의 반도체 기판(106)으로부터 위쪽으로 연장되어 형성된다. 도 2를 먼저 참조하면, 여러 가지 기판 층(128A, 130, 및 128B)을 포함하는 다층 기판(106)이 도시되어 있다. 하단 기판 층(128A)이 베이스 기판 층(도시되지 않음)의 다량의 도펀트(high-dopant)의 영역(예를 들어, 약 1x1020 cm-3 내지 약 1x1022cm-3 또는 이보다 큰 n-타입 도펀트 또는 p-타입 도펀트의 농도를 가짐)일 수 있을 것이다. 대안으로, 하단 기판 층(128A)이, 금속 유기(MO; metal-organic) 화학적 기상 증착(CVD), 분자 비임 에피택시(MBE), 액상 에피택시(LPE), 기상 에피택시(VPE), 선택적인 에피택셜 성장(SEG), 그 조합, 및 기타 등등과 같은 에피택시 프로세스를 이용하여 베이스 기판 층 위에 형성될 수 있을 것이다.
베이스 기판 층은, (예를 들어, p-타입 도펀트 또는 n-타입 도펀트를 이용하여) 도핑되거나 도핑되지 않을 수 있는, 벌크(bulk) 반도체, 또는 반도체-온-인슐레이터(semiconductor-on-insulator)(SOI) 기판 등과 같은 반도체 기판일 수 있을 것이다. 일반적으로 SOI 기판이 절연체 층 상에 형성된 반도체 재료의 층을 포함한다. 절연체 층이, 예를 들어, 매몰 산화물(buried oxide)(BOX) 층, 실리콘 산화물 층 등일 수 있을 것이다. 절연체 층이 기판 상에, 전형적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다층형 기판 또는 구배형(gradient) 기판과 같은 다른 기판이 또한 이용될 수 있을 것이다. 일부 실시예에서, 베이스 기판 층의 반도체 재료가 실리콘(Si); 게르마늄 (Ge); 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 그 조합을 포함할 수 있을 것이다.
도 2에 의해서 추가적으로 도시되는 바와 같이, 부가적인 기판 층(130 및 128B)이 기판 층(128A) 위에 형성될 수 있을 것이다. 일부 실시예에서, 여러 가지 에피택시를 실시하여, 여러 가지 기판 층(128A, 130, 및/또는 128B)을 형성할 수 있을 것이다. MO CVD, MBE, LPE, VPE, SEG, 또는 그 조합 등과 같은 임의의 적합한 에피택시 프로세스가 이용될 수 있을 것이다. 기판 층(130)이 소량 도핑된 층 또는 도핑되지 않은 층(예를 들어, 약 1x1018 cm-3 미만의 도펀트를 가짐)일 수 있는 반면, 기판 층(128B)은 다량 도핑될 수 있을 것이다(예를 들어, 약 1x1020 cm-3 내지 약 1x1022cm-3 또는 이보다 큰 도펀트 농도를 가짐). 또한 기판 층(130)이 기판 층(128A/128B)과 상이한 유형의 도펀트로 도핑될 수 있을 것이다. 기판 층(128A, 130, 및 128B)에서의 도펀트의 주입이 임의의 적합한 방법을 이용하여 이루어질 수 있을 것이다.
다음에, 도 3에서, STI 영역(120)이 기판(106) 내에 형성된다. 단지 하나의 STI 영역(120)이 기판(106) 내로 연장되는 것으로 도시되어 있지만, 복수의 STI 영역(120)이 기판(106)의 여러 영역들을 분리하기 위해서 형성될 수 있을 것이다. 실시예에서는, 기판(106) 내에서 개구부를 패터닝하는 것 그리고 개구부를 유전체 재료로 충진하는 것에 의해서 STI 영역(120)이 형성될 수 있을 것이다.
예를 들어, 하드 마스크 및/또는 포토레지스트(미도시)가 기판(106) 위에 배치될 수 있을 것이다. 하드 마스크가, 패터닝 중에 하부의 기판(106)에 대한 손상을 방지하기 위해서, 하나 이상의 산화물(예를 들어, 실리콘 산화물) 층 및/또는 질화물(예를 들어, 실리콘 질화물) 층을 포함할 수 있을 것이고, 하드 마스크가 원자층 증착(ALD), CVD, 고밀도 플라즈마 CVD(HDP-CVD), 및 물리적 기상 증착 등과 같은 임의의 적절한 성막(deposition) 프로세스를 이용하여 형성될 수 있을 것이다. 포토레지스트가 스핀 온 코팅 등과 같은 적절한 프로세스를 이용하여 성막된 임의의 적절한 감광성 재료 브랭킷(photosensitive material blanket)을 포함할 수 있을 것이다.
기판(106)을 패터닝하기 위해서, 포토마스크를 이용하여 포토레지스트를 노출(예를 들어, 광에 대해 노출)시키는 것에 의해서, 포토레지스트를 먼저 패터닝할 수 있을 것이다. 이어서, 포지티브(positive) 레지스트가 사용되는지 또는 네거티브 레지스트가 사용되는지의 여부에 따라서, 포토레지스트의 노출된 또는 노출되지 않은 부분이 제거될 수 있을 것이다. 이어서, (예를 들어, 적절한 식각 프로세스를 이용하여) 포토레지스트의 패턴이 하드 마스크로 전사될 수 있을 것이다. 후속하여, 예를 들어, 식각 프로세스 동안에 하드 마스크를 패터닝 마스크로서 이용하여, 하나 이상의 개구부를 기판(106) 내로 패터닝한다. 기판(106)의 식각은, 반응성 이온 식각(RIE), 중성 빔(neutral beam) 식각(NBE) 등, 또는 그 조합과 같은, 수용 가능한 식각 프로세스를 포함할 수 있을 것이다. 식각이 이방적일 수 있을 것이다. 후속하여, 포토레지스트가, 예를 들어, 애싱(ashing) 프로세스 및/또는 습식 박리 프로세스에서 제거된다. 하드 마스크가 또한 제거될 수 있을 것이다.
이어서, 기판(106) 내의 개구부가 실리콘 산화물 등과 같은 유전체 재료로 충진될 수 있을 것이다. 일부 실시예에서, 결과적인 STI 영역(120)이, 실란(SiH4) 및 산소(O2)를 반응 전구체로서 이용하는 HPD-CVD 프로세스를 이용하여 형성될 수 있을 것이다. 다른 실시예에서, STI 영역(120)이 대기압 이하의 CVD(SACVD) 프로세스 또는 고 종횡비 프로세스(HARP; high aspect ratio process)를 이용하여 형성될 수 있을 것이고, 프로세스 가스가 테트라에틸오르토실리케이트(TEOS) 및 오존(O3)을 포함할 수 있을 것이다. 또 다른 실시예에서, STI 영역(120)이 수소 실세스퀴옥산(HSQ) 또는 메틸 실세스퀴옥산(MSQ)과 같은 스핀-온-유전체(SOD) 프로세스를 이용하여 형성될 수 있을 것이다. 어닐링(annealing)(또는 다른 적절한 프로세스)을 실시하여 STI 영역(120)의 재료를 경화(cure)시킬 수 있을 것이다. 일부 실시예에서, 라이너(예를 들어, 반도체 질화물/산화물/산질화물, 도시하지 않음)가 STI 영역(120)의 측벽 및 하단 표면 상에 형성될 수 있을 것이고, 라이너는 어닐링 중에 기판(106)으로부터 STI 영역(120) 내로 반도체 재료가 확산되는 것을 방지할 수 있을 것이다(또는 적어도 감소시킬 수 있을 것임). 다른 프로세스 및 재료가 이용될 수 있을 것이다. 화학기계적 연마(CMP) 또는 에치 백(etch back) 프로세스를 이용하여, 과다 STI 재료(및 라이너 재료)를 기판(106)의 상단 표면으로부터 제거할 수 있을 것이다.
도 4에서, 기판(106) 및 STI 영역(120)이 추가적으로 패터닝되어 나노와이어(104)를 형성한다. 나노와이어(104)의 패터닝은, 예를 들어 전술한 바와 같은 포토리소그래피 및 식각의 조합을 이용하여 이루어질 수 있을 것이다. 일부 실시예에서, 나노와이어(104)가, 예를 들어, 약 5 nm 내지 약 50 nm의 측방향 치수(L5)를 갖는다. 나노와이어(104)가 상단의 다량 도핑된 반도체 부분(116A), 중간의 소량 도핑된 또는 도핑되지 않은 반도체 부분(108), 및 하단의 다량 도핑된 반도체 부분(116B)을 포함한다. 이들 부분(116A, 108, 및 116B)이 각각 반도체 층(128B, 130, 및 128A)에 상응한다. 완성된 VGAA 트랜지스터(예를 들어, 도 1a 참조)에서, 부분(116A)이 제1 소스/드레인 영역이고, 부분(108)이 채널 영역이며, 부분(116B)이 제2 소스/드레인 영역이다. 또한, 부분(116B)이 하부의 기판(106)의 상부 부분 내로 연장될 수 있을 것이고 측방향으로 나노와이어(104)의 에지를 지나서 연장될 수 있을 것이다.
다음에 도 5를 참조하면, 이격부 층(118)이, 나노와이어(104)를 지나서 연장되는 소스/드레인 영역(116B)의 측방향 표면 위에 형성된다. 이격부 층(118)이 또한 STI 영역(120) 위에 형성될 수 있을 것이다. 이격부 층(118)의 상단 표면이 나노와이어(104) 내의 소스/드레인 영역(116B)의 상단 표면과 실질적으로 같은 레벨일 수 있거나 그보다 높을 수 있을 것이다. 일부 실시예에서, 이격부 층(118)이, 예를 들어, CVD, PVD, 및 ALD 등과 같은 임의의 적절한 프로세스를 이용하여 형성된, 실리콘 질화물과 같은 유전체 재료를 포함할 수 있을 것이다. 일부 실시예에서, 이격부 층(118)의 성막은 등각적인(conformal) 프로세스일 수 있을 것이고, 소스/드레인 영역(116A)의 측벽, 채널 영역(108)의 측벽, 및 나노와이어(104)의 상단 표면으로부터 이격부 층(118)의 과다 부분을 제거하기 위해서 에치 백 프로세스가 실시될 수 있을 것이다. 완성된 VGAA 트랜지스터(예를 들어, 도 1a 참조)에서, 게이트 구조물이 하부의 소스/드레인 영역(116B)과 접촉하는 것을 방지하기 위해서 이격부 층(118)이 이용될 수 있을 것이다.
다음에, 도 6을 참조하면, 게이트 스택(gate stack)(114)이 이격부 층(118) 위에 그리고 나노와이어(104)의 노출된 부분의 상단 표면 및 측벽 상에 형성된다. 게이트 스택(114)이 등각적인 게이트 유전체(110) 및 그러한 게이트 유전체(110) 위의 전도성 게이트 전극(112)을 포함할 수 있을 것이다. 게이트 구조물(114)이 채널 영역(108)의 모든 면을 포위할 수 있을 것이다(예를 들어, 도 1b 참조). 이격부 층(118)의 포함으로 인해서, 게이트 구조물(114)이 소스/드레인 영역(116B)으로부터 이격될 수 있고 소스/드레인 영역(116B)과 접촉하지 않을 수 있을 것이다.
일부 실시예에서, 게이트 유전체(110)가 실리콘 산화물, 실리콘 질화물, 또는 이들로 된 다수의 층을 포함한다. 부가적으로 또는 대안으로, 게이트 유전체(110)가 하이-k(high-k) 유전체 재료를 포함할 수 있을 것이다. 그러한 실시예에서, 게이트 유전체(110)가 약 7.0보다 큰 k 값을 가질 수 있을 것이고, 하프늄(HF), 알루미늄(Al), 지르코늄(Zr), 란탄(La), 마그네슘(Mg), 바륨(BA), 티탄(Ti), 납(Pb), 그 조합 등의 금속 산화물 또는 실리케이트를 포함할 수 있을 것이다. 게이트 유전체(110)의 형성 방법이 분자 비임 증착(molecular beam deposition; MBD), ALD, 및 PECVD 등을 포함할 수 있을 것이다. 전도성 게이트 전극(112)이 MBD, ALD, 및 PECVD 등과 같은 적절한 성막 프로세스를 이용하여 게이트 유전체(110) 위에 형성된다. 게이트 전극(112)이, 티탄 질화물(TiN), 탄탈 질화물(TaN), 탄탈 탄소(TAC), 코발트(Co), 루테늄(Ru), 알루미늄(Al), 그 조합, 및 이들로 된 다수의 층 등과 같은 금속 함유 재료를 포함할 수 있을 것이다. 게이트 구조물(114)이 임의의 실리사이드[예를 들어, 실리사이드(122), 도 1a 참조] 이전에 형성되기 때문에, 어닐링 프로세스 및/또는 경화 프로세스를 또한 포함할 수 있는, 게이트 구조물(114)을 위해서 이용되는 형성 프로세스는, 후속하여 형성되는 실리사이드에 어떠한 손상도 유발하지 않을 수 있을 것이다.
도 6에 의해서 추가적으로 도시된 바와 같이, ILD(126)가 게이트 구조물(114) 위에 형성될 수 있을 것이다. ILD(126)가 약 3.9 미만, 예를 들어 약 2.8 또는 이보다 작은 k 값을 가지는 로우-k(low-k) 유전체를 포함할 수 있을 것이다. 일부 실시예에서, ILD(126)는, 예를 들어, 유동성(flowable) 화학적 기상 증착(FCVD)을 이용하여 형성된 유동성 산화물을 포함한다. 일부 실시예에서, ILD(126)는 또한 유동성 산화물 아래의 보호 층(별개로 도시되지 않음)을 포함할 수 있을 것이고, 그러한 보호 층의 재료가 SiN, 및 SiON 등을 포함한다. 일부 실시예에서, 후속 프로세싱을 위해 소자(100)를 위한 평평한(level) 상단 표면을 제공하기 위하여, ILD(126)가 평탄화 층으로서 이용될 수 있을 것이다. 그에 따라, CMP(또는 다른 적절한 평탄화 프로세스)를 실시하여, ILD(126) 및 게이트 구조물(114)의 상단 표면들을 평평하게 할 수 있을 것이다.
후속 프로세싱은, 도 7에 의해서 도시된 바와 같이, ILD(126) 및 게이트 구조물(114)을 패터닝하여 소스/드레인 영역(116A)을 노출시키기 위한 에치 백 프로세스를 포함할 수 있을 것이다. 에치 백 프로세스는, 소스/드레인 영역(116A)과 접촉하는 게이트 구조물(114)의 부분을 더 제거할 수 있을 것이다. 그에 따라, 결과적인 구조물에서, 게이트 구조물(114)이 채널 영역(108)의 측벽 상에만 배치될 수 있을 것이고, 게이트 구조물(114)이 소스/드레인 영역(116A 또는 116B)과 어떠한 계면도 공유하지 않을 수 있을 것이다.
다음에 도 8을 참조하면, 이격부 층(132)이 소스/드레인 영역(116A) 위에 배치된다. 일부 실시예에서, 이격부 층(132)이 이격부 층(118)과 유사한 재료(예를 들어, 실리콘 질화물)를 포함할 수 있을 것이다. 이격부 층(132)이 블랭킷 층(blanket layer)으로서 형성될 수 있을 것이고, 이어서 패터닝되어 하부의 ILD(126)의 일부를 노출시킬 수 있을 것이다. 노출되는 ILD(126)의 양이 소자 디자인에 의존할 수 있을 것이고, 완성된 VGAA 트랜지스터(102)(예를 들어, 도 1a 참조) 내의 게이트 구조물(114)의 희망 치수에 상응할 수 있을 것이다.
또한, 이격부 층(132)이 소스/드레인 영역(116A)의 상단 표면을 커버(cover)할 수 있을 것이고, 평탄화 프로세스(예를 들어, CMP)가 후속하여 적용되어 도 9에 도시된 바와 같이 소스/드레인 영역(116A)을 노출시킬 수 있을 것이다. 도 9에 의해서 추가적으로 도시된 바와 같이, 패터닝 프로세스(예를 들어, 포토리소그래피 및 식각의 조합)를 적용하여, 이격부 층(132)에 의해서 노출된 ILD(126) 및 게이트 구조물(114)의 부분을 제거할 수 있을 것이다. 일부 실시예에서, 또한, 게이트 구조물(114) 및 이격부 층(132)의 패터닝 중에, 이격부 층(118)이 콘택트 식각 중단 층으로서 이용될 수 있을 것이다. 패터닝 프로세스가 소스/드레인 영역(116B) 및 STI 영역(120) 위의 이격부 층(118)의 적어도 일부(118A)를 추가적으로 노출시킬 수 있을 것이다. 제거되는 ILD(126) 및 게이트 구조물(114)의 양은, 소자 디자인에 따라서 달라질 수 있는, 완성된 VGAA 트랜지스터(102)(예를 들어, 도 1a 참조) 내의 게이트 구조물(114)에 대한 희망 치수에 의존할 수 있을 것이다.
후속하여, 도 10에서, 이격부 층(118)의 노출된 부분(118A)이, 예를 들어, 포토리소그래피 및 식각의 조합을 이용하여 제거된다. 그에 따라, 소스/드레인 영역(116B)에 대한 임의의 콘택트의 형성에 앞서서, 소스/드레인 영역(116B)의 일부가 실리사이드의 형성을 위해서 노출된다. 노출된 소스/드레인 영역(116B)의 측방향 치수가 게이트 구조물(114)의 에지로부터 STI 영역(120)까지 연장될 수 있을 것이고 후속하여 형성되는 실리사이드의 측방향 치수(L2)에 상응할 수 있을 것이다.
도 11 및 도 12는 소자(100)에서의 실리사이드(122)의 형성을 도시한다. 먼저, 도 11에서, 전도성 필름(136)이 소스/드레인 영역(116B)의 노출된 부분 상에 성막된다. 전도성 필름(136)은 추가적으로 STI 영역(120), 이격부 층(132), 및 소스/드레인 영역(116A) 상에 성막된 등각적인 층일 수 있을 것이다. 일부 실시예에서, 전도성 필름(136)이, 예를 들어, 티탄, 코발트, 니켈 등과 같은 금속을 포함한다.
전도성 필름(136)의 성막 이후에, 어닐링 프로세스를 실시하여, 전도성 필름(136)의 재료가 화살표(134)에 의해서 표시된 바와 같이 하부의 소스/드레인 영역(116B) 내로 확산되게 할 수 있을 것이다. 예를 들어, 어닐링 프로세스가 약 770 Torr 내지 약 850 Torr의 대기압 하에서 프로세스 가스로서 아르곤(Ar) 또는 질소(N2)를 이용하여 약 100 ℃ 내지 약 900 ℃의 온도에서 실시될 수 있을 것이다. 어닐링은 도 12에 도시된 바와 같이 소스/드레인 영역(116B)의 상부 표면에 실리사이드(122)를 형성한다. 실리사이드(122)가 소스/드레인 영역(116B)의 반도체 재료 및 전도성 필름(136)의 전도성 재료의 조합을 포함할 수 있을 것이다. 예를 들어, 실리사이드(122)가 TiSi, NiSi, CoSi, 그 조합 등을 포함할 수 있을 것이다. 어닐링이 소스/드레인 영역(116A)의 상부 부분에 실리사이드(미도시)를 추가적으로 형성할 수 있을 것이다.
STI 영역(120)/이격부 층(132)이 유전체 재료(예를 들어, 산화물 또는 질화물)를 포함하기 때문에, 어닐링 프로세스가 전도성 재료의 STI 영역(120) 내로의 확산을 유발하지 않을 것이다. 그에 따라, 도 12에 도시된 바와 같이, 결과적인 실리사이드(122)는 자가 정렬될 수 있고, 게이트 구조물(114)과 STI 영역(120) 사이의 소스/드레인 영역(116B)의 부분 상에만 형성될 수 있을 것이다. 실리사이드가 또한 소스/드레인 영역(116A)의 상부 부분 내에 형성될 수 있을 것이다. 예를 들어, 실리사이드(122)가 게이트 구조물(114)의 측벽과 정렬된 제1 측벽(122A)을 포함할 수 있고, 실리사이드(122)가 STI 영역(120)의 측벽과 정렬된 제2 측벽(122B)을 더 포함할 수 있을 것이다. 어닐링 이후에 세정 프로세스(예를 들어, 습식 세정)를 적용하여, 예를 들어, 실리사이드(122) 및 STI 영역(120) 위의 전도성 필름(136)의 잔류하는 미확산 부분을 제거할 수 있을 것이다. 전도성 필름(136)의 전도성 재료의 확산이 소스/드레인 영역(116B)의 영향을 받은 영역의 전도도를 높일 수 있을 것이고, 그에 따라 전기 연결을 위한 보다 적합한 접촉 지역을 형성할 수 있을 것이다.
도 13은 콘택트 식각 중단 층(CESL; contact etch stop layer)(138)의 형성을 도시하며, 부가적인 ILD 재료(126A)가 실리사이드(122) 및 STI 영역(120) 위에 형성될 수 있을 것이다. CESL(138)은 예를 들어 실리콘 질화물(SiN)을 포함할 수 있을 것이고, ILD(126A)는, ILD(126)와 실질적으로 유사한 재료일 수 있는 로우-k 유전체 재료를 포함할 수 있을 것이다. CESL(138)이 하부의 실리사이드(122)를 위한 버퍼 층으로서 또한 작용할 수 있을 것이다. 후속하여, 도 14에 의해서 도시된 바와 같이, 예를 들어 포토리소그래피 및 식각의 조합을 이용하여 ILD(126A) 및 CESL(138)을 통해서 연장되는 개구부(140)가 형성될 수 있을 것이다. 개구부(140)가 하부의 실리사이드(122)를 부분적으로 노출시킬 수 있을 것이다.
다음에, 도 15에 의해서 도시된 바와 같이, 개구부(140)가 텅스텐, 알루미늄, 구리, 금, 은, 그 합금, 그 조합 등과 같은 전도성 재료로 충진되어, 실리사이드(122)에 전기적으로 연결된 콘택트(124)를 형성할 수 있을 것이다. 콘택트(124)의 형성은 또한 개구부(140)의 하단 표면 및 측벽 상에 확산 배리어 층(142)을 먼저 성막하는 것을 포함할 수 있을 것이다. 예를 들어, 배리어 층(140)이 티탄 질화물, 티탄 산화물, 탄탈 질화물, 및 탄탈 산화물 등을 포함할 수 있을 것이고, 배리어 층(140)이 형성되어 콘택트(124)의 전도성 재료가 ILD(126A)의 주위 유전체 재료 내로 확산하는 것을 감소시킬 수 있을 것이다. 배리어 층/시드(seed) 층(142) 및 콘택트(124)의 형성이 개구부(140)를 범람할 수 있을 것이고, 평탄화 프로세스(예를 들어, CMP)를 실시하여 소자(100)로부터 과다 전도성 재료를 제거할 수 있을 것이다. 일부 실시예에서, 콘택트(124)의 형성에 앞서서 시드 층(미도시)이 또한 형성될 수 있을 것이고, 콘택트(124)를 형성하는 것은 시드 층을 이용하는 무전해 도금 프로세스를 포함할 수 있을 것이다.
그에 따라, 전술한 바와 같이, 실리사이드(122)가 상부의(overlaying) ILD 및 콘택트(124)에 앞서서 형성된다. 결과적인 구조물에서, 실리사이드(122)가 나노와이어(104)에 보다 근접하여 이격될 수 있고 콘택트(124)보다 더 큰 측방향 표면적을 가질 수 있을 것이다. 그에 따라, 기생 저항 및 접촉 저항이 유리하게 감소될 수 있을 것이다. 또한, 실리사이드(122)가 게이트 구조물(114) 이후에 형성될 수 있을 것이고, 이는 유리하게는 게이트 구조물(114)의 형성 중에 실리사이드(122)에 대한 손상을 방지할 수 있을 것이다.
도 16은 일부 실시예에 따른 예시적인 프로세스 흐름(200)의 흐름도를 도시한다. 단계(202)에서, 나노와이어[예를 들어, 나노와이어(104)]가 기판[예를 들어, 기판(106)]으로부터 위쪽으로 연장되도록 형성된다. 나노와이어가 하단 소스/드레인 영역[예를 들어, 소스/드레인 영역(116B)], 그러한 하단 소스/드레인 영역 위의 채널 영역[예를 들어, 채널 영역(108)], 및 그러한 채널 영역 위의 상단 소스/드레인 영역[예를 들어, 소스/드레인 영역(116A)]을 포함할 수 있을 것이다. 하단 소스/드레인 영역이 기판의 상부 부분 내로 추가적으로 연장될 수 있을 것이고 나노와이어를 지나서 측방향으로 연장될 수 있을 것이다. 단계(204)에서, 게이트 구조물[예를 들어, 게이트 구조물(114)]이 나노와이어의 채널 영역 주위로 형성된다.
단계(206)에서, 하단 소스/드레인 영역의 측방향 부분이, 예를 들어, 게이트 구조물의 패터닝에 의해서 노출된다. 단계(208)에서, 실리사이드[예를 들어, 실리사이드(122)]가 하단 소스/드레인 영역의 노출된 부분의 상부 부분 내에 형성될 수 있을 것이다. 실리사이드가 게이트 구조물의 에지로부터 STI 영역까지 연장될 수 있을 것이다. 예를 들어, 실리사이드의 측벽이 게이트 구조물의 측벽 및 STI 영역의 측벽과 정렬될 수 있을 것이다. 단계(210)에서, ILD[예를 들어, ILD(126A)]가 실리사이드 위에 형성된다. 단계(212)에서, 소스/드레인 콘택트[예를 들어, 콘택트(124)]가 ILD을 통해서 연장되도록 형성되고 실리사이드에 전기적으로 연결된다.
그에 따라, VGAA 트랜지스터를 가지는 반도체 소자가 형성될 수 있을 것이다. VGAA 트랜지스터의 하단 소스/드레인 영역이 반도체 기판의 상부 부분 내로 연장될 수 있을 것이고 나노와이어의 에지를 지나서 측방향으로 연장될 수 있을 것이다. 자가 정렬된 실리사이드 영역은, VGAA 구조물의 게이트 구조물 이후에, 하단 소스/드레인 영역의 상부 부분 내에 형성될 수 있을 것이다. 또한, 여러 실시예에서, 실리사이드 영역은, 상응하는 층간 유전체(ILD) 및/또는 하단 소스/드레인 영역에 대한 콘택트가 하단 소스/드레인 영역 위에 형성되기에 앞서서 형성된다. 그에 따라, 실리사이드 영역은 후속하여 형성되는 콘택트보다 큰 표면적을 가지도록 형성될 수 있고, 이는 유리하게 수득율을 개선시키며 접촉 저항을 감소시킨다. 또한, 결과적인 실리사이드 영역이 VGAA 트랜지스터의 나노와이어(예를 들어, 채널 영역)에 더 근접하여 이격될 수 있을 것이고, 이는 또한 기생 저항을 유리하게 감소시킨다.
실시예에 따라서, 반도체 소자가 반도체 기판으로부터 위쪽으로 연장되는 나노와이어, 나노와이어 내의 소스/드레인 영역, 및 소스/드레인 영역 위의 나노와이어 내의 채널 영역을 포함한다. 소스/드레인 영역이 나노와이어의 에지를 지나서 반도체 기판 내로 추가적으로 연장된다. 반도체 소자는, 채널 영역을 포위하는 게이트 구조물 및 소스/드레인 영역의 상부 부분 내의 실리사이드를 더 포함한다. 실리사이드의 측벽이 게이트 구조물의 측벽과 정렬된다.
다른 실시예에 따라서, 반도체 소자를 형성하는 방법이 수직 게이트 올 어라운드(VGAA) 트랜지스터를 형성하는 단계를 포함한다. VGAA 트랜지스터가 제1 소스/드레인 영역, 제1 소스/드레인 영역 위의 나노와이어 내의 채널 영역, 채널 영역 위의 나노와이어 내의 제2 소스/드레인 영역, 및 채널 영역을 포위하는 게이트 구조물을 포함한다. 제1 소스/드레인 영역은 나노와이어 내의 제1 부분, 및 반도체 기판의 상부 표면에 그리고 나노와이어를 지나서 측방향으로 배치된 제2 부분을 포함한다. 게이트 구조물을 형성하는 단계 후에, 상기 방법은 제1 소스/드레인의 제2 부분 내에 실리사이드를 형성하는 단계, 및 실리사이드를 형성하는 단계 이후에, 실리사이드 위에 층간 유전체(ILD)를 형성하는 단계를 포함한다. 소스/드레인 콘택트가 ILD을 통해서 연장되도록 형성되고 실리사이드에 전기적으로 연결된다.
또 다른 실시예에 따라서, 반도체 소자를 형성하는 방법은 소스/드레인 영역을 형성하는 단계를 포함한다. 소스/드레인 영역은 나노와이어 내의 수직 부분, 및 기판의 상부 표면에서 나노와이어를 지나서 측방향으로 연장하는 측방향 부분을 포함한다. 채널 영역이 소스/드레인 영역 상에서 나노와이어 내에 형성되고, 게이트 구조물이 소스/드레인 영역 위에 그리고 채널 영역 주위에 형성된다. 상기 방법은 소스/드레인 영역의 측방향 부분을 부분적으로 노출시키는 단계를 더 포함하고, 소스/드레인 영역의 측방향 부분을 부분적으로 노출시키는 단계가 게이트 구조물을 패터닝하는 단계를 포함한다. 전도성 필름이 소스/드레인 영역의 측방향 부분 상에 형성되고, 어닐링이 전도성 필름에 대해서 실시되어, 소스/드레인 영역 내에 실리사이드를 형성한다. 어닐링 실시 이후에, 층간 유전체(ILD)가 실리사이드 위에 형성되고, ILD를 통해서 연장되며 실리사이드에 전기적으로 연결되는 소스/드레인 콘택트가 또한 형성된다.
당업자가 본 개시 내용의 양태를 보다 잘 이해할 수 있도록, 전술한 내용이 몇몇 실시예의 특징을 개략적으로 설명하였다. 당업자들이 본원에서 소개된 실시예와 동일한 목적을 달성하고 및/또는 동일한 장점을 성취하기 위해서 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기본으로서 본 개시 내용을 용이하게 이용할 수 있다는 것을, 당업자는 이해하여야 할 것이다. 또한, 당업자는, 그러한 균등한 구성이 본원 개시 내용의 사상 및 범위를 벗어나지 않는다는 것을, 그리고 본원 개시 내용의 사상 및 범위를 벗어나지 않고도 당업자가 여러 가지 변화, 치환, 대안을 안출할 수 있다는 것을 이해하여야 할 것이다.

Claims (10)

  1. 반도체 소자로서,
    반도체 기판으로부터 상향 연장되는 나노와이어;
    상기 나노와이어 내의 제1 소스/드레인 영역으로서, 상기 나노와이어의 에지를 지나서 상기 반도체 기판 내로 더 연장되는 제1 소스/드레인 영역;
    상기 제1 소스/드레인 영역 위의 상기 나노와이어 내의 채널 영역;
    상기 채널 영역을 포위하는 게이트 구조물;
    상기 제1 소스/드레인 영역의 상부 부분 내의 실리사이드로서, 상기 게이트 구조물의 측벽으로 연장되는 실리사이드; 및
    상기 반도체 기판 내의 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역
    을 포함하고,
    상기 실리사이드의 상부면과 상기 STI 영역의 상부면은 공면인 반도체 소자.
  2. 제1항에 있어서,
    상기 실리사이드가 상기 STI 영역으로 연장되는 것인 반도체 소자.
  3. 제1항에 있어서,
    상기 실리사이드 위의 층간 유전체 층(ILD); 및
    상기 ILD을 통해서 연장되고 상기 실리사이드에 전기적으로 연결되는 콘택트
    를 더 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 실리사이드의 제1 측방향 치수가 상기 콘택트의 제2 측방향 치수보다 큰 것인 반도체 소자.
  5. 제3항에 있어서,
    상기 실리사이드의 측벽이 상기 콘택트보다 상기 나노와이어에 더 근접하는 것인 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 소스/드레인 영역과 상기 게이트 구조물 사이에 배치된 이격부 층(spacer layer)
    을 더 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 채널 영역 위의 상기 나노와이어 내의 제2 소스/드레인 영역
    을 더 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 실리사이드가 상기 게이트 구조물 아래의 제1 소스/드레인 영역의 적어도 일부 내로 연장되지 않는 것인 반도체 소자.
  9. 반도체 소자를 형성하는 방법으로서,
    반도체 기판 내에 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역을 형성하는 단계;
    수직 게이트 올 어라운드(VGAA; vertical gate all around) 트랜지스터를 형성하는 단계로서, 상기 VGAA 트랜지스터는,
    나노와이어 내의 제1 부분, 및 상기 반도체 기판의 상부 표면에 배치된 제2 부분을 포함하는, 제1 소스/드레인 영역;
    상기 제1 소스/드레인 영역의 제1 부분 위의 상기 나노와이어 내의 채널 영역;
    상기 채널 영역 위의 상기 나노와이어 내의 제2 소스/드레인 영역; 및
    상기 채널 영역을 포위하는 게이트 구조물
    을 포함하는 것인 수직 게이트 올 어라운드(VGAA) 트랜지스터를 형성하는 단계;
    상기 게이트 구조물을 형성하는 단계 이후에, 상기 제1 소스/드레인 영역의 제2 부분 내에 실리사이드를 형성하는 단계;
    상기 실리사이드를 형성하는 단계 이후에, 상기 실리사이드 위에 제1 층간 유전체(ILD)를 형성하는 단계; 및
    상기 제1 ILD를 통해서 연장되고 상기 실리사이드에 전기적으로 연결되는 소스/드레인 콘택트를 형성하는 단계
    를 포함하고,
    상기 실리사이드의 상부면과 상기 STI 영역의 상부면은 공면인 반도체 소자 형성 방법.
  10. 반도체 소자를 형성하는 방법으로서,
    기판 내에 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역을 형성하는 단계;
    소스/드레인 영역을 형성하는 단계로서, 상기 소스/드레인 영역은,
    나노와이어 내의 수직 부분; 및
    상기 기판의 상부 표면에서 상기 나노와이어를 지나서 측방향으로 연장되는 측방향 부분
    을 포함하는 것인 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인 영역 상에서 상기 나노와이어 내에 채널 영역을 형성하는 단계;
    상기 채널 영역 주위에 게이트 구조물을 형성하는 단계;
    상기 소스/드레인 영역의 측방향 부분을 부분적으로 노출시키는 단계로서, 상기 소스/드레인 영역의 측방향 부분을 부분적으로 노출시키는 단계는 게이트 구조물을 패터닝하는 단계를 포함하는 것인 소스/드레인 영역의 측방향 부분을 부분적으로 노출시키는 단계;
    상기 소스/드레인 영역의 측방향 부분 상에 전도성 필름을 형성하는 단계;
    상기 소스/드레인 영역 내에 실리사이드를 형성하기 위해서 상기 전도성 필름에 대해서 어닐링을 실시하는 단계;
    상기 어닐링을 실시하는 단계 이후에, 상기 실리사이드 위에 층간 유전체(ILD)를 형성하는 단계; 및
    상기 ILD을 통해서 연장되고 상기 실리사이드에 전기적으로 연결되는 소스/드레인 콘택트를 형성하는 단계
    를 포함하고,
    상기 실리사이드의 상부면과 상기 STI 영역의 상부면은 공면인 반도체 소자 형성 방법.
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