CN112397588A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，结构包括：衬底，所述衬底内具有源掺杂层；位于所述源掺杂层上的沟道柱；位于所述沟道柱侧壁表面的栅极结构；位于所述源掺杂层表面的第一接触层，所述第一接触层具有第一厚度；位于所述沟道柱顶部表面的第二接触层，所述第二接触层具有第二厚度，且所述第一厚度大于所述第二厚度。所述半导体结构的性能得到提升。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。
背景技术
鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的金属-氧化物半导体场效应晶体管相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。
随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。
然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底内具有源掺杂层；位于所述源掺杂层上的沟道柱；位于所述沟道柱侧壁表面的栅极结构；位于所述源掺杂层表面的第一接触层，所述第一接触层具有第一厚度；位于所述沟道柱顶部表面的第二接触层，所述第二接触层具有第二厚度，且所述第一厚度大于所述第二厚度。
可选的，所述第一厚度的范围为5nm～10nm。
可选的，所述第二厚度的范围为3nm～6nm。
可选的，所述第一接触层的材料包括金属硅化物，所述金属硅化物包括钛硅、镍硅或钴硅；所述第二接触层的材料包括金属硅化物，所述金属硅化物包括钛硅、镍硅或钴硅。
可选的，还包括：位于所述第一接触层表面的第一导电结构；位于所述第二接触层表面的第二导电结构。
可选的，所述第一导电结构的材料包括金属，所述金属包括铜、钨或铝；所述第二导电结构的材料包括金属，所述金属包括铜、钨或铝。
可选的，所述栅极结构包括第一部分和第二部分，所述第一部分包围所述沟道柱，所述第二部分位于所述沟道柱一侧的衬底表面。
可选的，所述栅极结构第一部分包括：位于所述沟道柱侧壁的栅介质层，位于所述栅介质层表面的功函数层，位于所述功函数层表面的栅极层；所述栅极结构第二部分包括：位于衬底表面的功函数层，位于功函数层表面的栅极层。
可选的，所述栅介质层的材料包括氧化硅或高介电常数材料，所述高介电常数材料的介电常数大于3.9；所述功函数层的材料包括氮化钛、钛化铝或氮化钽；所述栅极层的材料包括多晶硅或金属，所述金属包括钨。
可选的，还包括：位于所述栅极结构第二部分表面的第三导电结构。
可选的，所述栅极结构与衬底表面之间具有第一隔离层；所述第一隔离层上具有第二隔离层，所述栅极结构位于所述第二隔离层内。
可选的，还包括：位于栅极结构上和第二隔离层上的第三隔离层。
相应的，本发明技术方案还提供一种形成上述任一项半导体结构的方法，包括：提供衬底，所述衬底内具有源掺杂层；在所述源掺杂层上形成沟道柱；在所述沟道柱侧壁表面形成栅极结构；在所述源掺杂层表面形成第一接触层，所述第一接触层具有第一厚度；在所述沟道柱顶部表面形成第二接触层，所述第二接触层具有第二厚度，且所述第一厚度大于所述第二厚度。
可选的，所述第一接触层的形成方法包括：在所述第三隔离层表面形成第一掩膜层，所述第一掩膜层暴露出部分所述第三隔离层表面；以所述第一掩膜层为掩膜刻蚀所述第三隔离层、第二隔离层、第一隔离层以及所述源掺杂层，在所述第三隔离层、第二隔离层、第一隔离层以及所述源掺杂层内形成第一沟槽；在所述第一沟槽底部形成第一接触材料层；对所述第一接触材料层退火处理，形成所述第一接触层。
可选的，还包括：在所述第一接触层上形成第一导电结构；所述第一导电结构的形成方法包括：在所述第一接触层表面以及第三隔离层表面形成导电结构材料层，平坦化所述导电结构材料层，直至暴露出所述第三隔离层表面，形成所述第一导电结构。
可选的，形成所述第一接触材料层的工艺包括物理气相沉积工艺、电镀工艺或原子层沉积工艺。
可选的，所述第二接触层的形成方法包括：在所述第三隔离层表面形成第二掩膜层，所述第二掩膜层暴露出部分所述第三隔离层表面；以所述第二掩膜层为掩膜刻蚀所述第三隔离层，直至暴露出所述沟道柱顶部表面，在所述第三隔离层内形成第二沟槽；在所述第二沟槽底部形成第二接触材料层；对所述第二接触材料层退火处理，形成所述第二接触层。
可选的，在形成第二隔离层之后，还包括：回刻蚀所述第二隔离层和所述沟道柱顶部的栅极层和功函数层，直至暴露出所述沟道柱顶部的栅介质层和所述沟道柱部分侧壁的栅介质层。
可选的，还包括：在所述第二接触层上形成第二导电结构；所述第二导电结构的形成方法包括：在所述第二接触层表面以及第三隔离层表面形成导电结构材料层，平坦化所述导电结构材料层，直至暴露出所述第三隔离层表面，形成所述第二导电结构。
可选的，形成所述第二接触材料层的工艺包括物理气相沉积工艺、电镀工艺或原子层沉积工艺。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案中的半导体结构，所述第一接触层具有第一厚度，所述第二接触层具有第二厚度，所述第一厚度大于所述第二厚度，所述第一接触层的厚度较大，则所述第一接触层具有较小的接触电阻，从而使得所述电路的电流较大，有利于提升半导体结构的性能；所述第二接触层的厚度较小，则减小了所述第二接触层中的金属离子扩散到所述沟道柱中，使得后续形成的导电结构在与所述第二接触层的接触位置漏电的情况。综上，提升了所述半导体结构的性能。
本发明技术方案中的半导体结构的形成方法中，在所述源掺杂层表面形成的第一接触层具有第一厚度，在所述沟道柱顶部表面形成的第二接触层具有第二厚度，所述第一接触层和所述第二接触层的形成工艺不同，从而能够形成不同厚度的第一接触层和第二接触层，以满足所述半导体结构在不同的位置需要不同厚度的接触层的情况，从而提升了半导体结构的性能。
附图说明
图1是一实施例中半导体结构的剖面结构示意图；
图2至图8是本发明实施例中半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。现结合具体的实施例来进行分析说明。
图1是一实施例中半导体结构的剖面结构示意图。
请参考图1，所述半导体结构包括衬底100，位于衬底100上的源掺杂层101；位于源掺杂层101上的沟道柱104；位于源掺杂层101上的隔离层102，所述隔离层102位于所述沟道柱102部分侧壁；位于沟道柱102侧壁的栅极结构，所述栅极结构环绕所述沟道柱102，所述栅极结构包括位于沟道柱侧壁表面的栅介质层105、位于栅介质层105上的功函数层106以及位于功函数层106上的栅极层107，部分所述功函数层106和部分栅极层107延伸至所述隔离层102表面；位于隔离层102上的介质层103，所述栅极结构位于所述介质层103内；位于所述源掺杂层101表面、所述隔离层102内和所述介质层103内的源导电结构，所述源导电结构包括位于源掺杂层101内的源接触层109和位于源接触层109上的源插塞108；位于沟道柱102顶部和所述介质层103内的漏导电结构，所述漏导电结构包括漏接触层110和位于漏接触层110上的漏插塞111；位于所述栅极层107上和所述介质层103内栅极导电插塞112。
在所述半导体结构中，所述源导电结构中的源接触层109和所述漏导电结构中的漏接触层110采用相同的工艺形成，具有相同的厚度。然而，所述源导电结构和所述漏导电结构具有不同的性能要求，所述源导电结构中的源接触层109需要较小的接触电阻，以使得所述源导电结构的电流的较大，从而需要厚度较厚的所述源接触层109；所述漏导电结构位于所述沟道柱102顶部，若所述漏接触层110的厚度太厚，则所述漏接触层110中的离子容易扩散到所述沟道柱102中，使得所述漏导电结构与所述沟道柱102接触的位置容易发生漏电，从而影响半导体结构的性能。
为了解决上述问题，本发明技术方案提供了一种半导体结构及其形成方法，所述源接触层和漏接触层具有不同的厚度，其中，所述源接触层的厚度较厚，则使得所述源导电结构与所述源掺杂层具有较小的接触电阻，从而使得所述源导电结构电路的电流较大；所述漏接触层的厚度较薄，则减小了所述漏接触层中的金属离子扩散到所述沟道柱中，使得所述漏导电结构与所述漏接触层的接触位置漏电的情况，提升了所述半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8是本发明实施例中半导体结构的形成过程的剖面结构示意图。
请参考图2，提供衬底200，所述衬底200内具有源掺杂层201。
所述源掺杂层201为所述半导体结构的源极。
所述源掺杂层201内具有掺杂离子。所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子或砷离子；所述P型离子包括硼离子或铟离子。
在本实施例中，所述源掺杂层201的形成工艺包括离子注入工艺。在其他实施例中，所述源掺杂层的形成工艺包括原位掺杂工艺。
在本实施例中，所述衬底200的材料为单晶硅；在其他实施例中，所述衬底还可以是多晶硅或非晶硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、砷化镓等半导体材料。
请参考图3，在所述源掺杂层201上形成沟道柱202。
所述沟道柱202的形成方法包括：在所述衬底200上形成沟道材料层(未图示)；在所述沟道材料层表面形成第一掩膜层(未图示)，所述第一掩膜层暴露出部分所述沟道材料层表面；以所述第一掩膜层为掩膜刻蚀所述沟道材料层，直至暴露出所述源掺杂层201表面，在所述源掺杂层201上形成所述沟道柱202。
在本实施例中，刻蚀所述沟道材料层的工艺包括干法刻蚀工艺。
在本实施例中，所述沟道柱202的材料包括硅。在其他实施例中，所述沟道柱的材料包括锗、锗化硅、砷化镓等半导体材料。
在本实施例中，形成所述沟道材料层的工艺包括物理气相沉积工艺。在其他实施例中，形成所述沟道材料层的工艺包括外延生长工艺或原子层沉积工艺。
在本实施例中，所述第一掩膜层的材料包括光刻胶；在其他实施例中，所述第一掩膜层的材料包括硬掩膜材料，所述硬掩膜材料包括氧化硅或氮化硅。
在本实施例中，形成所述第一掩膜层的工艺包括旋涂工艺。
在形成所述沟道柱202之后，去除所述第一掩膜层。在本实施例中，去除所述第一掩膜层的工艺包括灰化工艺。
请继续参考图3，在去除所述第一掩膜层之后，在所述衬底200表面形成第一隔离层203，所述第一隔离层203位于所述沟道柱202的部分侧壁，且所述第一隔离层203的顶部表面低于所述沟道柱202的顶部表面。
所述第一隔离层203为后续在所述源掺杂层201内形成第一接触层和位于第一接触层上的第一导电结构提供结构支持和电学隔离。
在本实施例中，所述第一隔离层203的材料包括氧化硅；在其他实施例中，所述第一隔离层的材料包括氮化硅或氮碳化硅。
在本实施例中，形成所述第一隔离层203的工艺包括化学气相沉积工艺。在其他实施例中，形成所述第一隔离层的工艺包括原子层沉积工艺或热氧化工艺。
请参考图4，在所述沟道柱202侧壁表面形成栅极结构。
所述栅极结构包括第一部分和第二部分，所述第一部分包围所述沟道柱202，所述第二部分位于所述沟道柱202一侧的衬底200表面。
所述栅极结构第一部分包括：位于所述沟道柱202侧壁的栅介质层204，位于所述栅介质层204表面的功函数层205，位于所述功函数层205表面的栅极层206。
所述栅极结构第二部分包括：位于衬底200表面的功函数层205，位于所述功函数层205表面的栅极层206。
所述栅介质层204的形成方法包括：在所述衬底200表面以及所述沟道柱202的侧壁表面和顶部表面形成栅介质材料层(未图示)；在所述栅介质材料层表面形成第二掩膜层(未图示)，所述第二掩膜层暴露出部分所述栅介质材料层表面；以所述第二掩膜层为掩膜刻蚀所述栅介质材料层，直至暴露出所述源掺杂层201表面，在所述沟道柱202侧壁形成所述栅介质层204。
在本实施例中，所述栅介质层204的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9；所述高介电常数材料包括氧化铪或氧化铝。
在其他实施例中，所述栅介质层的材料包括氧化硅。
在本实施例中，形成所述栅介质材料层的工艺包括化学气相沉积工艺。在其他实施例中，形成所述栅介质材料层的工艺包括原子层沉积工艺。
在本实施例中，所述第二掩膜层的材料包括光刻胶；在其他实施例中，所述第二掩膜层的材料包括硬掩膜材料，所述硬掩膜材料包括氧化硅或氮化硅。
在本实施例中，形成所述第二掩膜层的工艺包括旋涂工艺。
在形成所述栅介质层204之后，去除所述第二掩膜层。在本实施例中，去除所述第二掩膜层的工艺包括灰化工艺。
所述功函数层205和所述栅极层206的形成方法包括：在所述衬底200表面以及所述栅介质层204表面形成功函数材料层(未图示)；在所述功函数材料层表面形成栅极材料层(未图示)；在所述栅极材料层表面形成第三掩膜层(未图示)，所述第三掩膜层暴露出部分所述栅极材料层表面；以所述第三掩膜层为掩膜刻蚀所述栅极材料层和所述功函数材料层，直至暴露出所述源掺杂层201表面，在所述沟道柱202侧壁和所述衬底200表面形成所述功函数层205和位于所述功函数层205上的栅极层206。
所述功函数层205的材料包括氮化钛、钛化铝或氮化钽。
所述栅极层206的材料包括多晶硅或金属。在本实施例中，所述栅极层的材料包括金属，所述金属包括钨。
在本实施例中，形成所述功函数材料层的工艺包括化学气相沉积工艺或物理气相沉积工艺。
在本实施例中，形成所述栅极材料层的工艺包括物理气相沉积工艺或电镀工艺。
在本实施例中，刻蚀所述栅极材料层和所述功函数材料层的工艺包括干法刻蚀工艺。
在本实施例中，所述第三掩膜层的材料包括光刻胶；在其他实施例中，所述第三掩膜层的材料包括硬掩膜材料，所述硬掩膜材料包括氧化硅或氮化硅。
在本实施例中，形成所述第三掩膜层的工艺包括旋涂工艺。
在形成所述功函数层205和所述栅极层206之后，去除所述第三掩膜层。在本实施例中，去除所述第三掩膜层的工艺包括灰化工艺。
请继续参考图4，形成所述栅极结构之后，在所述第一隔离层203上形成初始第二隔离层207，所述栅极结构位于所述初始第二隔离层207内。
在本实施例中，所述初始第二隔离层207的材料包括氧化硅；在其他实施例中，所述初始第二隔离层的材料包括氮化硅或氮碳化硅。
在本实施例中，形成所述初始第二隔离层207的工艺包括化学气相沉积工艺。在其他实施例中，形成所述初始第二隔离层的工艺包括原子层沉积工艺或热氧化工艺。
接下来，在所述源掺杂层201表面形成第一接触层，所述第一接触层具有第一厚度；在所述沟道柱202顶部表面形成第二接触层，所述第二接触层具有第二厚度。具体形成过程请参考图5至图7。
请参考图5，回刻蚀所述初始第二隔离层207和所述沟道柱202顶部的栅极层206和功函数层205，直至暴露出所述沟道柱202顶部的栅介质层204和所述沟道柱202部分侧壁的栅介质层204，形成第二隔离层208。
回刻蚀所述初始第二隔离层207和所述沟道柱202顶部的栅极层206和功函数层205，直至暴露出所述沟道柱202顶部的栅介质层204，使得后续形成第三隔离层后，在所述沟道柱202顶部表面形成第二接触层以及位于第二接触层表面的第二导电结构时，能够快速打开所述沟道柱202顶部的栅介质层204，以节省了刻蚀所述栅极层206和所述功函数层205的步骤，从而简化了工艺流程。
回刻蚀所述初始第二隔离层207和所述沟道柱202顶部的栅极层206和功函数层205所采用的刻蚀气体，对所述栅介质层204有较高的刻蚀选择比，从而能够在刻蚀所述初始第二隔离层207、栅极层206和功函数层205时，对所述栅介质层204的刻蚀程度较小，从而避免了对所述沟道柱202造成损伤。
所述第二隔离层208与所述第一隔离层203共同为后续在所述源掺杂层201内形成第一接触层和位于第一接触层上的第一导电结构、以及在所述栅极结构第二部分表面形成第三导电结构提供结构支持和电学隔离。
请继续参考图5，形成第二隔离层208之后，在所述栅极结构上和所述第二隔离层208上形成第三隔离层209。
所述第三隔离层209、所述第二隔离层208以及所述第一隔离层203共同为后续在所述源掺杂层201内形成第一接触层和位于第一接触层上的第一导电结构、在所述栅极结构第二部分表面形成第三导电结构以及在所述沟道柱顶部表面形成第二接触层和位于第二接触层表面的第二导电结构提供结构支持和电学隔离。
所述第三隔离层209的顶部表面高于所述栅极结构的顶部表面。
在本实施例中，所述第三隔离层209的材料包括氧化硅；在其他实施例中，所述第三隔离层的材料包括氮化硅或氮碳化硅。
在本实施例中，形成所述第三隔离层209的工艺包括化学气相沉积工艺。在其他实施例中，形成所述第三隔离层的工艺包括原子层沉积工艺或热氧化工艺。
请参考图6，在所述第三隔离层209、第二隔离层208、第一隔离层203以及所述源掺杂层201内形成第一沟槽(未图示)；在所述第一沟槽底部形成第一接触层210；在所述第一接触层210表面形成第一导电结构211。
所述第一沟槽的形成方法包括：在所述第三隔离层209表面形成第四掩膜层(未图示)，所述第四掩膜层暴露出部分所述第三隔离层209表面；以所述第四掩膜层为掩膜刻蚀所述第三隔离层209、第二隔离层208、第一隔离层203以及所述源掺杂层201，在所述第三隔离层209、第二隔离层208、第一隔离层203以及所述源掺杂层201内形成第一沟槽。
在本实施例中，刻蚀所述第三隔离层209、第二隔离层208、第一隔离层203以及所述源掺杂层201的工艺包括干法刻蚀工艺。
所述第一接触层210和所述第一导电结构211的形成方法包括：在所述第一沟槽底部和所述第三隔离层209表面形成第一接触材料层(未图示)；在所述第一接触材料层表面形成所述第一导电材料层(未图示)，所述第一导电材料层填充满所述第一沟槽；平坦化所述第一导电材料层和所述第一接触材料层，直至暴露出所述第三隔离层209表面，在所述第一沟槽内形成初始第一接触层(未图示)和位于初始第一接触层上的初始第一导电结构(未图示)；对所述初始第一接触层和初始第一导电结构进行第一退火处理，形成所述第一接触层210和所述第一导电结构211。
所述第一接触材料层的材料包括金属，所述金属包括钛、镍或钴。
所述第一接触层210的材料包括金属硅化物，所述金属硅化物包括钛硅、镍硅或钴硅。
在经过退火处理之后，所述初始第一接触层与所述源掺杂层201发生反应形成所述第一接触层210。
形成所述第一接触材料层的工艺包括物理气相沉积工艺、电镀工艺或原子层沉积工艺。
在本实施例中，形成所述第一接触材料层的工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成结构致密、厚度精确的第一接触材料层。
所述第一接触层210的第一厚度大于后续形成的第二接触层的第二厚度。所述第一接触层210的厚度较大，则所述第一接触层210具有较小的接触电阻，从而使得所述电路的电流较大，有利于提升半导体结构的性能。
在本实施例中，所述第一厚度的范围为5nm～10nm。
若所述第一接触层210的厚度过大，则形成所述第一接触层210的初始第一接触层在经过退火处理时无法与所述源掺杂层201充分反应形成金属硅化物，从而使得所述第一接触层210的接触电阻较大，无法起到降低所述第一导电结构211与所述源掺杂层201之间接触电阻的效果；若所述第一接触层210的厚度过小则减小所述接触电阻的效果不明显。
所述第一导电结构211的材料包括金属，所述金属包括铜、钨或铝。
形成所述第一导电结构211的工艺包括物理气相沉积工艺或电镀工艺。
在本实施例中，所述第一退火处理的温度范围为：400℃～700℃。
在本实施例中，平坦化所述第一导电材料层和所述第一接触材料层的工艺包括化学机械抛光工艺。
请参考图7，在所述第三隔离层209内形成第二沟槽(未图示)；在所述第二沟槽底部形成第二接触层212；在所述第二接触层212上形成第二导电结构213。
所述第二沟槽的形成方法包括：在所述第三隔离层209表面形成第五掩膜层(未图示)，所述第五掩膜层暴露出部分所述第三隔离层209表面；以所述第五掩膜层为掩膜刻蚀所述第三隔离层209以及所述沟道柱202顶部表面的栅介质层204，直至暴露出所述沟道柱202顶部表面，在所述第三隔离层209内形成第二沟槽。
在本实施例中，刻蚀所述第三隔离层209以及所述沟道柱202顶部表面的栅介质层204的工艺包括干法刻蚀工艺。
所述第二接触层212和所述第二导电结构213的形成方法包括：在所述第二沟槽底部和所述第三隔离层209表面形成第二接触材料层(未图示)；在所述第二接触材料层表面形成所述第二导电材料层(未图示)，所述第二导电材料层填充满所述第二沟槽；平坦化所述第二导电材料层和所述第二接触材料层，直至暴露出所述第三隔离层209表面，在所述第二沟槽内形成初始第二接触层(未图示)和位于初始第二接触层上的初始第二导电结构(未图示)；对所述初始第二接触层和初始第二导电结构进行第二退火处理，形成所述第二接触层212和所述第二导电结构213。
所述第二接触材料层的材料包括金属，所述金属包括钛、镍或钴。
所述第二接触层212的材料包括金属硅化物，所述金属硅化物包括钛硅、镍硅或钴硅。
在经过第二退火处理之后，所述初始第二接触层与所述沟道柱202发生反应形成所述第二接触层212。
形成所述第二接触材料层的工艺包括物理气相沉积工艺、电镀工艺或原子层沉积工艺。
在本实施例中，形成所述第二接触材料层的工艺包括原子层沉积工艺。所述原子层沉积工艺能够形成结构致密、厚度精确的第二接触材料层。
所述第二接触层212的第二厚度小于所述第一接触层210的第一厚度。所述第二接触层212的厚度较小，则减小了所述第二接触层212中的金属离子扩散到所述沟道柱202中，使得形成的第二导电结构213在与所述第二接触层212的接触位置漏电的情况，有利于提升半导体结构的性能。
在本实施例中，所述第二厚度的范围为3nm～6nm。
若所述第二接触层212的厚度过大，则在进行退火处理时，所述初始第二接触层中的金属离子容易扩散至所述沟道柱202中，从而使得所述第二导电结构213在与所述第二接触层212的接触位置漏电，从而影响半导体结构的性能；若所述第二接触层212的厚度过小，则所述接触电阻较大，不利于半导体结构的性能的提升。
所述第二导电结构213的材料包括金属，所述金属包括铜、钨或铝。
形成所述第二导电结构213的工艺包括物理气相沉积工艺或电镀工艺。
在本实施例中，所述第二退火处理的温度范围为：400℃～700℃。
在本实施例中，所述第二退火处理与所述第一退火处理同时进行。
在本实施例中，平坦化所述第二导电材料层和所述第二接触材料层的工艺包括化学机械抛光工艺。
请参考图8，在所述栅极结构第二部分表面形成第三导电结构214。
所述第三导电结构214的形成方法包括：在所述第三隔离层209表面形成第六掩膜层(未图示)，所述第六掩膜层暴露出部分所述第三隔离层209表面；以所述第六掩膜层为掩膜刻蚀所述第三隔离层209和第二隔离层208，直至暴露出所述栅极结构第二部分的栅极层206表面，在所述第三隔离层209和第二隔离层208内形成第三沟槽(未图示)；在所述第三沟槽内和所述第三隔离层209表面形成第三导电材料层(未图示)；平坦化所述第三导电材料层，直至暴露出所述第三隔离层209表面，形成所述第三导电结构214。
所述第三导电结构214的材料包括金属，所述金属包括铜、钨或铝。
形成所述第三导电结构214的工艺包括物理气相沉积工艺或电镀工艺。
在本实施例中，刻蚀所述第三隔离层209和第二隔离层208的工艺包括干法刻蚀工艺。
在本实施例中，平坦化所述第三导电材料层的工艺包括化学机械抛光工艺。
至此，形成的半导体结构，在所述源掺杂层表面形成的第一接触层具有第一厚度，在所述沟道柱顶部表面形成的第二接触层具有第二厚度，所述第一厚度大于所述第二厚度，从而满足了所述半导体结构在不同的位置需要不同厚度的接触层的情况，从而提升了半导体结构的性能。
相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图8，包括：
衬底200，所述衬底200内具有源掺杂层201；
位于所述源掺杂层201上的沟道柱202；
位于所述沟道柱202侧壁表面的栅极结构；
位于所述源掺杂层201表面的第一接触层210，所述第一接触层210具有第一厚度；
位于所述沟道柱202顶部表面的第二接触层212，所述第二接触层212具有第二厚度，且所述第一厚度大于所述第二厚度。
所述第一厚度的范围为5nm～10nm；所述第二厚度的范围为3nm～6nm；
所述第一接触层的材料包括金属硅化物，所述金属硅化物包括钛硅、镍硅或钴硅；所述第二接触层的材料包括金属硅化物，所述金属硅化物包括钛硅、镍硅或钴硅；
位于所述第一接触层210表面的第一导电结构211；位于所述第二接触层212表面的第二导电结构213；
所述第一导电结构的材料包括金属，所述金属包括铜、钨或铝。所述第二导电结构的材料包括金属，所述金属包括铜、钨或铝；
所述栅极结构包括第一部分和第二部分，所述第一部分包围所述沟道柱，所述第二部分位于所述沟道柱一侧的衬底表面；所述栅极结构第一部分包括：位于所述沟道柱侧壁的栅介质层，位于所述栅介质层表面的功函数层，位于所述功函数层表面的栅极层；所述栅极结构第二部分包括：位于衬底表面的功函数层，位于功函数层表面的栅极层；
位于所述栅极结构第二部分表面的第三导电结构214；
位于所述栅极结构与衬底200表面之间的第一隔离层203；所述第一隔离层203上具有第二隔离层208，所述栅极结构位于所述第二隔离层208内；位于栅极结构上和第二隔离层208上的第三隔离层209。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底内具有源掺杂层；
位于所述源掺杂层上的沟道柱；
位于所述沟道柱侧壁表面的栅极结构；
位于所述源掺杂层表面的第一接触层，所述第一接触层具有第一厚度；
位于所述沟道柱顶部表面的第二接触层，所述第二接触层具有第二厚度，且所述第一厚度大于所述第二厚度。
2.如权利要求1所述的半导体结构，其特征在于，所述第一厚度的范围为5nm～10nm。
3.如权利要求1所述的半导体结构，其特征在于，所述第二厚度的范围为3nm～6nm。
4.如权利要求1所述的半导体结构，其特征在于，所述第一接触层的材料包括金属硅化物，所述金属硅化物包括钛硅、镍硅或钴硅；所述第二接触层的材料包括金属硅化物，所述金属硅化物包括钛硅、镍硅或钴硅。
5.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述第一接触层表面的第一导电结构；位于所述第二接触层表面的第二导电结构。
6.如权利要求5所述的半导体结构，其特征在于，所述第一导电结构的材料包括金属，所述金属包括铜、钨或铝；所述第二导电结构的材料包括金属，所述金属包括铜、钨或铝。
7.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括第一部分和第二部分，所述第一部分包围所述沟道柱，所述第二部分位于所述沟道柱一侧的衬底表面。
8.如权利要求7所述的半导体结构，其特征在于，所述栅极结构第一部分包括：位于所述沟道柱侧壁的栅介质层，位于所述栅介质层表面的功函数层，位于所述功函数层表面的栅极层；所述栅极结构第二部分包括：位于衬底表面的功函数层，位于功函数层表面的栅极层。
9.如权利要求8所述的半导体结构，其特征在于，所述栅介质层的材料包括氧化硅或高介电常数材料，所述高介电常数材料的介电常数大于3.9；所述功函数层的材料包括氮化钛、钛化铝或氮化钽；所述栅极层的材料包括多晶硅或金属，所述金属包括钨。
10.如权利要求7所述的半导体结构，其特征在于，还包括：位于所述栅极结构第二部分表面的第三导电结构。
11.如权利要求1所述的半导体结构，其特征在于，所述栅极结构与衬底表面之间具有第一隔离层；所述第一隔离层上具有第二隔离层，所述栅极结构位于所述第二隔离层内。
12.如权利要求11所述的半导体结构，其特征在于，还包括：位于栅极结构上和第二隔离层上的第三隔离层。
13.一种形成如权利要求1至12任一项半导体结构的方法，其特征在于，包括：
提供衬底，所述衬底内具有源掺杂层；
在所述源掺杂层上形成沟道柱；
在所述沟道柱侧壁表面形成栅极结构；
在所述源掺杂层表面形成第一接触层，所述第一接触层具有第一厚度；
在所述沟道柱顶部表面形成第二接触层，所述第二接触层具有第二厚度，且所述第一厚度大于所述第二厚度。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一接触层的形成方法包括：在所述第三隔离层表面形成第一掩膜层，所述第一掩膜层暴露出部分所述第三隔离层表面；以所述第一掩膜层为掩膜刻蚀所述第三隔离层、第二隔离层、第一隔离层以及所述源掺杂层，在所述第三隔离层、第二隔离层、第一隔离层以及所述源掺杂层内形成第一沟槽；在所述第一沟槽底部形成第一接触材料层；对所述第一接触材料层退火处理，形成所述第一接触层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，还包括：在所述第一接触层上形成第一导电结构；所述第一导电结构的形成方法包括：在所述第一接触层表面以及第三隔离层表面形成导电结构材料层，平坦化所述导电结构材料层，直至暴露出所述第三隔离层表面，形成所述第一导电结构。
16.如权利要求14所述的半导体结构的形成方法，其特征在于，形成所述第一接触材料层的工艺包括物理气相沉积工艺、电镀工艺或原子层沉积工艺。
17.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第二接触层的形成方法包括：在所述第三隔离层表面形成第二掩膜层，所述第二掩膜层暴露出部分所述第三隔离层表面；以所述第二掩膜层为掩膜刻蚀所述第三隔离层，直至暴露出所述沟道柱顶部表面，在所述第三隔离层内形成第二沟槽；在所述第二沟槽底部形成第二接触材料层；对所述第二接触材料层退火处理，形成所述第二接触层。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，在形成第二隔离层之后，还包括：回刻蚀所述第二隔离层和所述沟道柱顶部的栅极层和功函数层，直至暴露出所述沟道柱顶部的栅介质层和所述沟道柱部分侧壁的栅介质层。
19.如权利要求17所述的半导体结构的形成方法，其特征在于，还包括：在所述第二接触层上形成第二导电结构；所述第二导电结构的形成方法包括：在所述第二接触层表面以及第三隔离层表面形成导电结构材料层，平坦化所述导电结构材料层，直至暴露出所述第三隔离层表面，形成所述第二导电结构。
20.如权利要求17所述的半导体结构的形成方法，其特征在于，形成所述第二接触材料层的工艺包括物理气相沉积工艺、电镀工艺或原子层沉积工艺。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101877353A (zh) * 2009-04-28 2010-11-03 日本优尼山帝斯电子株式会社 半导体器件及其制造方法
CN104658911A (zh) * 2013-11-20 2015-05-27 台湾积体电路制造股份有限公司 源极和漏极上具有不同硅化物的纳米线mosfet
US20160181362A1 (en) * 2014-12-19 2016-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide Regions in Vertical Gate All Around (VGAA) Devices and Methods of Forming Same
CN109494220A (zh) * 2017-09-13 2019-03-19 三星电子株式会社 具有垂直沟道的半导体器件及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349291A (ja) * 2003-05-20 2004-12-09 Renesas Technology Corp 半導体装置およびその製造方法
US10957696B2 (en) * 2017-05-12 2021-03-23 International Business Machines Corporation Self-aligned metal gate with poly silicide for vertical transport field-effect transistors
US10566453B2 (en) * 2018-06-29 2020-02-18 International Business Machines Corporation Vertical transistor contact for cross-coupling in a memory cell

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101877353A (zh) * 2009-04-28 2010-11-03 日本优尼山帝斯电子株式会社 半导体器件及其制造方法
CN104658911A (zh) * 2013-11-20 2015-05-27 台湾积体电路制造股份有限公司 源极和漏极上具有不同硅化物的纳米线mosfet
US20160181362A1 (en) * 2014-12-19 2016-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide Regions in Vertical Gate All Around (VGAA) Devices and Methods of Forming Same
CN109494220A (zh) * 2017-09-13 2019-03-19 三星电子株式会社 具有垂直沟道的半导体器件及其制造方法

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