CN108022881B - 晶体管及其形成方法 - Google Patents

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Abstract

一种晶体管及其形成方法，形成方法包括：提供基底，所述基底包括核心区和外围区；在所述基底中设置多个隔离结构；形成覆盖基底和隔离结构的栅介质层；形成覆盖核心区栅介质层的第一阻挡层；在第一阻挡层和外围区的栅介质层上分别形成第一伪栅电极层和第二伪栅电极层；在第一伪栅电极层和第二伪栅电极层之间的基底上形成层间介质层；去除第一伪栅电极层和第二伪栅电极层，在层间介质层内形成露出第一阻挡层的第一开口和露出栅介质层的第二开口；去除第一开口底部的第一阻挡层和栅介质层；在第一开口和第二开口内形成金属层。本发明提供的晶体管的形成方法提高了晶体管的电学性能。

Description

晶体管及其形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种晶体管及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET器件的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET的栅至少可以从两侧对超薄体(鳍部)进行控制。与平面MOSFET器件相比，栅对沟道的控制能力更强，从而能够很好的抑制短沟道效应。
鳍式场效应管按照功能区分主要分为核心(Core)器件和输入输出(Input andOutput,I/O)器件。核心器件包括核心MOS器件，输入输出器件包括输入输出MOS器件。通常情况下，输入输出器件工作电压比核心器件工作电压大的多。为防止电击穿等问题，当器件工作电压越大时，要求器件栅介质层厚度越厚，因此，输入输出器件栅介质层的厚度通常大于核心器件的栅介质层的厚度。
但是，现有技术形成的晶体管的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种晶体管及其形成方法，提高晶体管的电学性能。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供基底，所述基底包括核心区和外围区；在所述基底中设置多个隔离结构；形成覆盖基底和隔离结构的栅介质层；形成覆盖核心区栅介质层的第一阻挡层；在所述核心区的第一阻挡层和外围区的栅介质层上分别形成第一伪栅电极层和第二伪栅电极层；在所述第一伪栅电极层和第二伪栅电极层之间的基底上形成层间介质层；去除所述第一伪栅电极层和第二伪栅电极层，在所述层间介质层内形成露出第一阻挡层的第一开口和露出栅介质层的第二开口；去除所述第一开口底部的第一阻挡层和栅介质层；在所述第一开口和第二开口内形成金属层，位于第一开口内的金属层用于构成第一栅极结构，位于第二开口内的金属层和栅介质层用于构成第二栅极结构。
可选的，所述第一阻挡层的厚度为
Figure BDA0001145298860000021
可选的，所述形成覆盖核心区栅介质层的第一阻挡层的步骤包括：在所述栅介质层上覆盖半导体层；去除外围区的半导体层；通过氧化处理氧化所述核心区的半导体层，在核心区的栅介质层上形成氧化层，所述氧化层为所述第一阻挡层。
可选的，所述半导体层的材料为硅。
可选的，所述半导体层的材料为无定形硅。
可选的，通过炉管低压工艺形成所述无定形硅。
可选的，所述炉管低压工艺的工艺参数包括：腔室压强为0.03-10Torr，SiH4的气体流量为30-3000sccm，工艺温度为360-520℃，工艺时间为1-200min。
可选的，通过热氧化工艺进行所述氧化处理。
可选的，所述热氧化工艺的工艺参数包括：腔室压强为4-10Torr，氢气的气体流量为0.2-2slm，氧气的气体流量为10-40slm，工艺温度为900-1100℃，工艺时间为5-30s。
可选的，所述去除外围区的半导体层的步骤包括：采用稀释的氨水溶液进行所述去除步骤。
可选的，所述提供基底的步骤包括，形成衬底以及位于衬底上的多个分立鳍部，位于核心区衬底的鳍部为第一鳍部，位于外围区衬底的鳍部为第二鳍部；所述在基底中设置多个隔离结构的步骤包括：在所述多个分立鳍部之间的衬底上形成多个隔离结构；所述形成栅介质层的步骤包括：形成覆盖第一鳍部、第二鳍部以及隔离结构的栅介质层；所述形成第一阻挡层的步骤包括：在所述第一鳍部的栅介质层上和核心区隔离结构的栅介质层上形成第一阻挡层。形成第一伪栅电极层和第二伪栅电极层的步骤包括：在第一鳍部的第一阻挡层上形成第一伪栅电极层；在第二鳍部的栅介质层上形成第二伪栅电极层。
可选的，所述通过氧化处理氧化半导体层的步骤中，对栅介质层覆盖的所述第二鳍部表面进行氧化，在所述第二鳍部表面形成栅氧化层；所述第二栅极结构还包括位于第二开口底部的栅氧化层。
可选的，所述栅介质层为氧化层。
可选的，通过原子层沉积的方法形成所述氧化层。
可选的，所述隔离结构为浅沟槽隔离结构或局部硅氧化隔离结构。
可选的，所述去除第一开口底部第一阻挡层和栅介质层的步骤包括：采用稀释的氢氟酸溶液进行去除步骤。
可选的，所述形成方法在形成第一伪栅电极层和第二伪栅电极层后，在基底上形成层间介质层前，还包括：在所述第一伪栅结构两侧的基底内形成第一源漏掺杂区，在所述第二伪栅电极层两侧的基底内形成第二源漏掺杂区。
可选的，所述形成第一源漏掺杂区的步骤包括：在所述第一伪栅结构两侧的基底内形成第一应力层，并在形成第一应力层的过程中进行原位掺杂，在所述第一应力层内形成第一源漏掺杂区；所述形成第二源漏掺杂区的步骤包括：在所述第二伪栅结构两侧的基底内形成第二应力层，并在形成第二应力层的过程中进行原位掺杂，在所述第二应力层内形成第二源漏掺杂区。
可选的，所述去除第一伪栅电极层和第二伪栅电极层的步骤包括：采用干法刻蚀工艺进行去除步骤。
可选的，所述去除第一开口底部的第一阻挡层和栅介质层的步骤包括：形成填充满第二开口且覆盖外围区的光阻图形；以所述光阻图形为掩膜，去除所述第一开口底部的第一阻挡层和栅介质层。
相应的，本发明提供一种采用前述形成方法所形成的晶体管。
相应的，本发明还提供一种晶体管，包括：基底，所述基底包括核心区和外围区；多个隔离结构，位于所述基底中；栅介质层，位于所述基底和隔离结构上；第一阻挡层，位于所述核心区的栅介质层上；层间介质层，位于所述基底上，所述层间介质层内具有露出所述核心区第一阻挡层的第一开口以及露出所述外围区栅介质层的第二开口。
可选的，所述第一阻挡层的厚度为
Figure BDA0001145298860000041
可选的，所述第一阻挡层的材料为氧化硅。
可选的，所述晶体管为鳍式场效应管，所述基底包括衬底以及位于所述衬底上分立的鳍部，位于所述核心区衬底上的鳍部为第一鳍部，位于所述外围区衬底上的鳍部为第二鳍部；所述多个隔离结构位于相邻所述鳍部之间的衬底上；所述栅介质层位于所述第一鳍部、第二鳍部和隔离结构上；所述第一阻挡层位于所述第一鳍部的栅介质层上以及所述核心区隔离结构的栅介质层上。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的晶体管的形成方法的技术方案中，形成覆盖基底和隔离结构的栅介质层；然后，形成覆盖核心区栅介质层的第一阻挡层；接着，在核心区的第一阻挡层和外围区的栅介质层上分别形成第一伪栅电极层和第二伪栅电极层；并且，在所述第一伪栅电极层和第二伪栅电极层之间的基底上形成层间介质层；去除第一伪栅电极层和第二伪栅电极层，在所述层间介质层内形成露出第一阻挡层的第一开口和栅介质层的第二开口；然后去除第一开口底部的第一阻挡层和栅介质层，在去除第一阻挡层和栅介质层的过程中，所述位于核心区隔离结构上的第一阻挡层可以减少去除工艺中去除的核心区隔离结构中的氧化物，从而减少核心区隔离结构在去除工艺中氧含量降低现象的发生，并且能够减少核心区隔离结构在去除工艺中受到的损伤，进而提高晶体管的电学性能。
此外，在去除第一阻挡层和栅介质层的过程中，位于核心区隔离结构上的第一阻挡层还可以作为牺牲层先被去除，从而减小去除工艺对核心区隔离结构的影响，进而提高晶体管的电学性能。
本发明提供一种采用上述形成方法所形成的晶体管，所述晶体管中的第一阻挡层对核心区隔离结构起到了保护作用，降低所述核心区隔离结构中的氧化物损耗量，使核心区隔离结构发生氧含量降低问题的可能性较低，且有利于降低所述核心区隔离结构在形成过程中的受损程度，因此可以使所述晶体管的电学性能得到提高。
本发明还提供一种晶体管，所述晶体管包括：位于所述核心区的栅介质层上的第一阻挡层，在半导体制造工艺过程中，当去除核心区的栅介质层时，所述第一阻挡层可以在所述去除工艺过程中对所述核心区隔离结构起到保护作用，减少去除工艺中核心区隔离结构氧化物的去除量，从而降低所述核心区隔离结构发生氧含量降低问题的可能性，且有利于降低所述核心区隔离结构在形成过程中的受损程度，进而使所述晶体管的电学性能得到提高。
附图说明
图1至图8是一种晶体管形成方法各步骤对应的剖面结构示意图；
图9至图17是本发明晶体管的形成方法一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，现有技术形成的晶体管电学性能仍有待提高。结合现有技术的形成方法，对晶体管电学性能不佳的原因进行分析。
图1至图8为一种晶体管形成方法的剖面结构示意图。
参考图1，提供基底(未标示)，所述基底包括核心区A和外围区B。所述基底包括衬底100以及位于衬底100上的多个分立鳍部，其中，位于核心区A衬底100上的鳍部为第一鳍部110，位于外围区B衬底100上的鳍部为第二鳍部120。
参考图2，在所述多个分立鳍部之间的衬底100上形成多个隔离结构130。所述隔离结构130用于对相邻鳍部之间的隔离，以及核心区A和外围区B之间的隔离。
参考图3，形成覆盖第一鳍部110、第二鳍部120以及隔离结构130的栅介质层140。
参考图4，图4是沿鳍部延伸方向的剖视图，在所述核心区A的栅介质层140和外围区B的栅介质层140上分别形成第一伪栅电极层112和第二伪栅电极层122。所述第一伪栅电极层112用于构成第一栅极结构，所述第二伪栅电极层122用于构成第二栅极结构。所述第一伪栅结构横跨第一鳍部110且覆盖第一鳍部110部分顶部和侧壁表面，所述第二伪栅结构横跨第二鳍部120且覆盖第二鳍部120部分顶部和侧壁表面。并且，在所述第一伪栅结构两侧的第一鳍部110中形成第一源漏掺杂区113，在所述第二伪栅结构两侧的第二鳍部120中形成第二源漏掺杂区123。
参考图5，在所述第一伪栅电极层112和第二伪栅电极层122之间的基底上形成层间介质层130。
参考图6，去除所述第一伪栅电极层112和第二伪栅电极层122，在所述层间介质层130内分别形成露出栅介质层140的第一开口200和第二开口210。所述第一开口200和第二开口210分别为形成第一栅极结构和第二栅极结构占据空间位置。
参考图7，在所述外围区B衬底100上形成光阻图形(未图示)，以所述光阻图形为掩膜，去除所述第一开口200底部的栅介质层140；去除所述光阻图形。
参考图8，在所述第一开口200和第二开口210内形成金属层150，位于第一开口200(参考图7)内的金属层150用于构成第一栅极结构，位于第二开口210(参考图7)内的金属层150和栅介质层140用于构成第二栅极结构。
现有技术形成晶体管的方法中，在去除第一开口底部栅介质层的过程中，由于核心区隔离结构中氧化物的致密度较栅介质层的致密度低，因此，在进行去除步骤过程中，位于核心区隔离结构中的氧化物更容易被去除，从而造成核心区隔离结构中的氧化物被过度去除，使得核心区隔离结构中氧含量降低，进而导致核心区隔离结构质量下降，隔离效果变差，从而降低晶体管的电学性能。
为解决所述技术问题，本发明提供一种晶体管的形成方法，包括：提供基底，所述基底包括核心区和外围区；在所述基底中设置多个隔离结构；形成覆盖基底和隔离结构的栅介质层；形成覆盖核心区栅介质层的第一阻挡层；在所述核心区的第一阻挡层和外围区的栅介质层上分别形成第一伪栅电极层和第二伪栅电极层；在所述第一伪栅电极层和第二伪栅电极层之间的基底上形成层间介质层；去除所述第一伪栅电极层和第二伪栅电极层，在所述层间介质层内形成露出第一阻挡层的第一开口和露出栅介质层的第二开口；去除所述第一开口底部的第一阻挡层和栅介质层；在所述第一开口和第二开口内形成金属层，位于第一开口内的金属层用于构成第一栅极结构，位于第二开口内的金属层和栅介质层用于构成第二栅极结构。
本发明通过形成覆盖核心区栅介质层的第一阻挡层，在去除第一开口底部的第一阻挡层和栅介质层的过程中，所述位于核心区隔离结构上的第一阻挡层可以减少去除工艺中核心区隔离结构中氧化物的去除量，从而减少核心区隔离结构在去除工艺中氧含量降低现象的发生，并且能够减少核心区隔离结构在去除工艺中受到的损伤，进而提高晶体管的电学性能。
此外，在去除第一阻挡层和栅介质层的过程中，位于核心区隔离结构上的第一阻挡层还可以作为牺牲层先被去除，从而减小去除工艺对核心区隔离结构的影响，进而提高晶体管的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图9至图17是本发明晶体管的形成方法一实施例中各步骤对应结构示意图。本实施例以鳍式场效应晶体管为例。但需要说明的是，本发明的形成方法还可以用于其它半导体器件。
参考图9，提供基底，所述基底包括核心区Ⅰ和外围区Ⅱ。
本实施例中，所述核心区Ⅰ用于形成核心器件，所述外围区Ⅱ用于形成输入输出器件。
本实施例中，所述提供基底的步骤包括，形成衬底400以及位于衬底400上的多个分立鳍部(未标示)，位于核心区Ⅰ衬底400的鳍部为第一鳍部410，位于外围区Ⅱ衬底400的鳍部为第二鳍部420。
具体地，形成所述衬底400和鳍部的步骤包括：提供初始基底，在所述初始基底上形成第一硬掩膜层(未图示)；以所述第一硬掩模层为掩膜，刻蚀所述初始基底，形成若干分立的凸起；所述凸起为鳍部，刻蚀后的初始基底作为衬底400，位于所述核心区Ⅰ的鳍部为第一鳍部410，位于所述外围区Ⅱ的鳍部为第二鳍部420。
所述衬底400的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底400还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述第一鳍部410和第二鳍部420的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底400为硅衬底，所述第一鳍部410和第二鳍部420的材料为硅。
参考图10，在所述基底中设置多个隔离结构430。
所述隔离结构430用于对相邻鳍部之间的隔离，以及核心区Ⅰ和外围区Ⅱ之间的隔离。所述隔离结构430的材料可以为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5且小于3.9)或超低K介质材料(介电系数小于2.5)。本实施例中，所述隔离结构430的材料为氧化硅。
本实施例中，所述在基底中设置多个隔离结构430的步骤包括：在所述多个分立鳍部之间的衬底400上形成多个隔离结构430。
具体地，形成所述隔离结构430的步骤包括：在衬底400上形成隔离材料层(未图示)，所述隔离材料层填充于相邻鳍部之间，且所述隔离材料层的顶部表面高于所述鳍部的顶部表面；去除所述隔离材料层顶部的部分厚度，露出所述鳍部的部分侧壁以形成隔离结构430。
需要说明的是，在形成隔离材料层之后，所述形成方法还包括对所述隔离材料层的顶部表面进行平坦化处理，为后续半导体工艺提供平整的操作表面。具体的，可以采用化学机械研磨的方式对所述隔离材料层的顶部表面进行平坦化处理。
本实施例中，所述隔离结构430是浅沟槽隔离结构。在其他实施例中，所述隔离结构还可以是局部硅氧化隔离结构。
参考图11，形成覆盖基底和隔离结构430的栅介质层440。
本实例中，所述形成栅介质层440的步骤包括：形成覆盖第一鳍部410、第二鳍部420以及隔离结构430的栅介质层440。
所述栅介质层440可以为氧化层，本实施例中，所述栅介质层440为氧化硅层，通过原子层沉积的方法在所述第一鳍部410、第二鳍部420以及隔离结构430上形成所述氧化层。
需要说明的是，在其它实施例中，所述栅介质层还可以通过原位水汽生成工艺形成。
参考图12，形成覆盖核心区Ⅰ栅介质层440的第一阻挡层450。
其中，所述位于核心区Ⅰ隔离结构430上的第一阻挡层450，在后续去除核心区Ⅰ栅介质层440过程中，可以减少核心区Ⅰ隔离结构430中氧化物的去除量，从而减少核心区Ⅰ隔离结构430在去除工艺中氧含量降低现象的发生，并且能够减少核心区Ⅰ隔离结构430在去除工艺中受到的损伤，进而提高晶体管的电学性能。
所述第一阻挡层450的厚度不宜过厚，也不宜过薄。若所述第一阻挡层450的厚度过厚，则会增大后续去除第一阻挡层450的难度，且增加形成第一阻挡层450的成本；若所述第一阻挡层450的厚度过薄，则在后续去除核心区Ⅰ栅介质层440的过程中，难以达到减少核心区Ⅰ隔离结构430氧化物去除量的目的，从而难以提高晶体管的电学性能。因此，本实施例中，所述第一阻挡层450的厚度为
Figure BDA0001145298860000091
本实施例中，由于待形成的晶体管为鳍式场效应晶体管，因此，所述形成第一阻挡层450的步骤包括：在所述第一鳍部410的栅介质层440上和核心区Ⅰ隔离结构430的栅介质层440上形成第一阻挡层450。
具体地，在所述栅介质层440上覆盖半导体层(未图示)；去除外围区Ⅱ的半导体层；通过氧化处理氧化所述核心区Ⅰ的半导体层，在核心区Ⅰ的栅介质层440上形成氧化层，所述氧化层为所述第一阻挡层450。
所述半导体层的材料可以为硅，本实施例中，所述半导体层的材料为无定形硅，可以通过炉管低压工艺形成所述无定形硅。
为获得致密性好、质量优异的半导体层，所述炉管低压工艺的工艺参数应控制在合适的范围内。本实施例中，所述炉管低压工艺的工艺参数包括：腔室压强为0.03-10Torr，SiH4的气体流量为30-3000sccm，工艺温度为360-520℃，工艺时间为1-200min。
若炉管低压工艺的工艺温度过高，容易导致形成晶体管的热预算过高，从而形成晶体管的成本较高，且增大了晶体管在高温下发生性能衰退、稳定性降低的几率，进而降低晶体管的良品率和可靠性。若工艺温度过低，则半导体层的形成速率过慢，且难以得到致密性好，质量高的半导体层，从而难以形成质量优异的第一阻挡层450，进而，在后续去除核心区Ⅰ栅介质层440的过程中，难以实现减少核心区Ⅰ隔离结构430氧化物去除量的目的。因此，本实施例中，所述炉管低压工艺的工艺温度为360-520℃。
所述炉管低压工艺的工艺时间也应控制在合适的范围内，以获得厚度适宜的半导体层。若工艺时间过长，容易导致形成的半导体层厚度过厚，从而导致后续氧化处理形成的第一阻挡层450厚度过厚，进而增大了后续去除第一阻挡层450的难度。若工艺时间过短，容易导致形成的半导体层厚度过薄，从而造成后续通过氧化处理核心区Ⅰ半导体层获得的第一阻挡层450厚度过薄，并且，在后续去除核心区Ⅰ栅介质层440的过程中，难以实现减少核心区Ⅰ隔离结构430氧化物去除量的目的，进而难以提高晶体管的电学性能。因此，本实施例中，所述炉管低压工艺的工艺时间为1-200min。
需要说明的是，所述通过氧化处理氧化半导体层的步骤中，还对栅介质层440覆盖的所述第二鳍部420表面进行氧化，在所述第二鳍部420表面形成栅氧化层421，所述栅氧化层421用于构成第二栅极结构。
将形成第一阻挡层450和栅氧化层421在同一工序中完成，减少了晶体管的形成工序，且节约了能源，从而降低了晶体管的制造成本。
本实施例中，通过氧化处理氧化所述核心区Ⅰ的半导体层的步骤包括：通过热氧化工艺进行所述氧化处理。所述半导体层的材料为无定形硅，相应的，经热氧化工艺后所形成第一阻挡层450的材料为氧化硅。
为获得致密性好、质量优异的第一阻挡层450，所述热氧化工艺的工艺温度应控制在合适的范围内。本实施例中，所述热氧化工艺的工艺参数包括：腔室压强为4-10Torr，氢气的气体流量为0.2-2slm，氧气的气体流量为10-40slm，工艺温度为900-1100℃，工艺时间为5-30s。
若热氧化工艺的工艺温度过高，则容易使得第二鳍部420表面过度氧化，从而造成第二鳍部420过度消耗，进而降低晶体管的电学性能；此外，工艺温度过高，还容易导致形成晶体管的热预算过高，相应地，形成晶体管的成本较高，且增大了晶体管在高温下发生性能衰退、稳定性降低的几率，从而降低晶体管的良品率和可靠性。若工艺温度过低，则第一阻挡层450的形成速率过慢，且难以形成致密性好，质量优异的第一阻挡层450，进而，在后续去除核心区Ⅰ栅介质层440的过程中，难以实现减少核心区Ⅰ隔离结构430氧化物去除量的目的。因此，本实施例中，所述热氧化工艺的工艺温度为900-1100℃。
所述热氧化工艺的工艺时间也应控制在合适的范围内，以获得厚度适宜的第一阻挡层450。若工艺时间过长，则容易导致第二鳍部420过度氧化，从而造成第二鳍部420的过度消耗，进而降低晶体管的电学性能；若工艺时间过短，则会导致通过热氧化工艺形成的第一阻挡层450厚度过薄，从而，在后续去除核心区Ⅰ栅介质层440的过程中，难以达到减少核心区Ⅰ隔离结构430氧化物去除量的目的，进而难以提高晶体管的电学性能。因此，本实施例中，所述热氧化工艺的工艺时间为5-30s。
本实施例中，所述去除外围区Ⅱ的半导体层的步骤包括：采用稀释的氨水溶液进行所述去除步骤。为了达到良好的去除效果，且减少对外围区Ⅱ器件的损伤，具体地，所述氨水溶液中氨水的体积浓度百分比为1％-20％，所述去除步骤的工艺时间为2-20min，工艺温度为25-80℃。
参考图13，图13是沿鳍部延伸方向的剖视图，在所述核心区Ⅰ的第一阻挡层450和外围区Ⅱ的栅介质层440上分别形成第一伪栅电极层413和第二伪栅电极层423。
本实施例中，所述形成第一伪栅电极层413和第二伪栅电极层423的步骤包括：在第一鳍部410的第一阻挡层450上形成第一伪栅电极层413；在第二鳍部420的栅介质层440上形成第二伪栅电极层423。
具体地，所述形成第一伪栅电极层413和第二伪栅电极层423的步骤包括：在所述衬底400、第一阻挡层450上以及第二鳍部420的栅介质层440上形成伪栅材料层(未图示)；对所述伪栅材料层进行平坦化，并在平坦化的伪栅材料层表面形成第二硬掩膜层(未图示)，所述第二硬掩膜层用于定义第一伪栅电极层413和第二伪栅电极层423的位置和尺寸；以所述第二硬掩膜层为掩膜，刻蚀所述伪栅材料层，直至露出所述衬底400、第一阻挡层450以及第二鳍部420的栅介质层440表面，在所述第一阻挡层450上形成第一伪栅极层413，在所述第二鳍部420的栅介质层440上形成第二伪栅电极层423。
所述第一伪栅电极层413和第二伪栅电极层423的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述第一伪栅电极层413和第二伪栅电极层423的材料为多晶硅。
需要说明的是，形成所述第一伪栅电极层413和第二伪栅电极层423之后，所述晶体管的形成方法还包括：在所述第一伪栅电极层413侧壁形成第一侧壁层(未标示)，在所述第二伪栅电极层423侧壁形成第二侧壁层(未标示)。
所述第一侧壁层和第二侧壁层的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述第一侧壁层和第二侧壁层的材料为氮化硅。
参考图14，在所述第一伪栅电极层413和第二伪栅电极层423之间的基底上形成层间介质层430。
所述层间介质层430用于实现不同器件层之间的电隔离。所述层间介质层430的材料包括氧化硅、氮化硅氮氧化硅、低K介质材料或超低K介质材料。
本实施例中，所述层间介质层430为叠层结构，包括位于所述衬底400上的第一介质层(未标示)，以及位于所述第一介质层上的第二介质层(未标示)。
所述第一介质层和所述第二介质层的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述第一介质层和所述第二介质层的材料为氧化硅。
需要说明的是，所述形成方法在形成第一伪栅电极层413和第二伪栅电极层423后，在基底上形成层间介质层430前，还包括：在所述第一伪栅结构两侧的基底内形成第一源漏掺杂区412，在所述第二伪栅电极层423两侧的基底内形成第二源漏掺杂区422。
所述形成第一源漏掺杂区412的步骤包括：在所述第一伪栅结构两侧的基底内形成第一应力层(未标示)，并在形成第一应力层的过程中进行原位掺杂，在所述第一应力层内形成第一源漏掺杂区412；所述形成第二源漏掺杂区422的步骤包括：在所述第二伪栅结构两侧的基底内形成第二应力层(未标示)，并在形成第二应力层的过程中进行原位掺杂，在所述第二应力层内形成第二源漏掺杂区422。
本实施例中，所述核心器件和输入输出器件的晶体管均为PMOS器件。因此所述第一应力层和第二应力层为“∑”形应力层，形成所述第一应力层和第二应力层的材料为锗硅材料。由锗硅材料所形成的“∑”形第一应力层和第二应力层在沟道区具有朝向沟道的凸出尖端，能够向沟道区域引入更大的应力，以使沟道获得更快的载流子迁移率。
在其它实施例中，所述核心器件和输入输出器件的晶体管还可以均为NMOS器件，相应地，所述第一应力层和第二应力层均为“U”形应力层；或者所述核心器件和输入输出器件分别为PMOS和NMOS，相应地，所述第一应力层和第二应力层分别为“∑”形应力层和“U”形应力层；或者所述核心器件和输入输出器件分别为NMOS和PMOS，相应地，所述第一应力层和第二应力层分别为“U”形应力层和“U”形应力层。
参考图15，去除所述第一伪栅电极层413(参考图14)和第二伪栅电极层423(参考图14)，在所述层间介质层430内形成露出第一阻挡层450的第一开口600和栅介质层440的第二开口610。
本实施例中，在同一道工艺步骤中，刻蚀去除所述第一伪栅电极层413和第二伪栅电极层423。
具体地，采用无掩膜干法刻蚀工艺刻蚀去除所述第一伪栅电极层413和第二伪栅电极层423。由于所述刻蚀工艺对所述第一伪栅电极层413和第二伪栅电极层423具有较高刻蚀选择比，从而在刻蚀去除所述第一伪栅电极层413和第二伪栅电极层423的同时，保证所述层间介质层430不受过多损耗。
参考图16，去除所述第一开口600底部的第一阻挡层450(参考图15)和栅介质层440(参考图15)。
具体地，所述去除第一开口600底部的第一阻挡层450和栅介质层440的步骤包括：形成填充满第二开口610且覆盖外围区Ⅱ的光阻图形(未图示)；以所述光阻图形为掩膜，去除所述第一开口600底部的第一阻挡层450和栅介质层440。
本实施例中，所述去除第一开口底部第一阻挡层和栅介质层的步骤包括：采用稀释的氢氟酸溶液进行去除步骤。为了达到良好的去除效果，且减小去除工艺中对晶体管造成的损伤，所述氢氟酸溶液中的氢氟酸体积浓度百分比为1/3000-1/100。
参考图17，在所述第一开口600(参考图16)和第二开口610(参考图16)内形成金属层460，位于第一开口600内的金属层460用于构成第一栅极结构700，位于第二开口610内的金属层460和栅介质层440用于构成第二栅极结构710。
所述金属层460的材料可以为铜、钨、铝或银，本实施例中，所述金属层460为钨。
需要说明的是，所述在第一开口600和第二开口610内形成金属层460之前，所述晶体管的形成方法还包括：在第一开口600底部形成界面层414(Interlayer,IL)。本实施例中，所述界面层414的材料为氧化硅，通过热氧化工艺形成。
所述位于第一开口600中的界面层414和金属层460构成第一栅极结构700，所述位于第二开口610中的栅氧化层421、栅介质层440和金属层460构成第二栅极结构710。
本实施例中，形成晶体管的方法包括：形成覆盖基底和隔离结构430(如图11所示)的栅介质层440(如图11所示)；然后，形成覆盖核心区Ⅰ栅介质层440的第一阻挡层450(如图12所示)；接着，在核心区Ⅰ的第一阻挡层450和外围区Ⅱ的栅介质层440上分别形成第一伪栅电极层413(如图13所示)和第二伪栅电极层423(如图13所示)；并且，在所述第一伪栅电极层413和第二伪栅电极层423之间的基底上形成层间介质层430(如图14所示)；去除第一伪栅电极层413和第二伪栅电极层423，在所述层间介质层430内形成露出第一阻挡层450的第一开口600(如图15所示)和栅介质层440的第二开口610(如图15所示)；然后去除第一开口600底部的第一阻挡层450和栅介质层440，在去除第一阻挡层450和栅介质层440的过程中，所述位于核心区Ⅰ隔离结构430上的第一阻挡层450可以减少去除工艺中去除的核心区Ⅰ隔离结构430中的氧化物，从而减少核心区Ⅰ隔离结构430在去除工艺中氧含量降低现象的发生，并且能够减少核心区Ⅰ隔离结构430在去除工艺中受到的损伤，进而提高晶体管的电学性能。
继续参考图17，示出了本发明晶体管一实施例的结构示意图。相应的，本发明提供一种采用前述实施例所述形成方法所形成的晶体管。
由于所述晶体管中的第一阻挡层450对核心区Ⅰ隔离结构430起到了保护作用，降低所述核心区Ⅰ隔离结构430中的氧化物损耗量，使核心区Ⅰ隔离结构430发生氧含量降低问题的可能性较低，且有利于降低所述核心区Ⅰ隔离结构430在形成过程中的受损程度，因此可以使所述晶体管的电学性能得到提高。
结合参考图15，示出了本发明晶体管一实施例的结构示意图。相应的，本发明还提供一种晶体管，包括：
基底，所述基底包括核心区Ⅰ和外围区Ⅱ；
多个隔离结构430，位于所述基底中；
栅介质层440，位于所述基底和隔离结构430上；
第一阻挡层450，位于所述核心区Ⅰ的栅介质层440上；
层间介质层430，位于所述基底上，所述层间介质层430内具有露出所述核心区Ⅰ第一阻挡层450的第一开口600以及露出所述外围区Ⅱ栅介质层440的第二开口610。
本实施例中，所述核心区Ⅰ基底上具有核心器件，所述外围区Ⅱ基底上具有输入输出器件。
本实施例中，所述晶体管为鳍式场效应管，因此所述基底包括衬底400以及位于所述衬底400上分立的鳍部。具体地，位于所述核心区Ⅰ衬底400的鳍部为第一鳍部410，位于所述外围区Ⅱ衬底400的鳍部为第二鳍部420。
所述衬底400的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底400还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述第一鳍部410和第二鳍部420的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底400为硅衬底，所述第一鳍部410和第二鳍部420的材料为硅。
所述隔离结构430用于对相邻鳍部之间的隔离，以及核心区Ⅰ和外围区Ⅱ之间的隔离。所述隔离结构430的材料可以为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5且小于3.9)或超低K介质材料(介电系数小于2.5)。本实施例中，所述隔离结构430的材料为氧化硅。
所述外围区Ⅱ栅介质层440作为所述输入输出器件栅极结构的一部分。本实施例中，所述栅介质层440为氧化层。
在半导体制造工艺过程中，需去除所述核心区Ⅰ的栅介质层440，因此所述第一阻挡层450用于在所述去除工艺中对所述核心区Ⅰ隔离结构430起到保护作用，减少核心区Ⅰ隔离结构430中氧化物的去除量，从而减少核心区Ⅰ隔离结构430在去除工艺中氧含量降低现象发生的可能性，并且能够减少核心区Ⅰ隔离结构430在去除工艺中受到损伤的程度，进而提高晶体管的电学性能。
本实施例中，所述第一阻挡层450的材料为氧化硅。
需要说明的是，所述第一阻挡层450的厚度不宜过厚，也不宜过薄。若所述第一阻挡层450的厚度过厚，则会增大去除所述第一阻挡层450的难度，且增加形成所述第一阻挡层450的成本；若所述第一阻挡层450的厚度过薄，则在去除核心区Ⅰ栅介质层440的过程中，难以达到减少核心区Ⅰ隔离结构430氧化物去除量的目的，从而难以提高晶体管的电学性能。因此，本实施例中，所述第一阻挡层450的厚度为
Figure BDA0001145298860000171
所述层间介质层430用于实现不同器件层之间的电隔离。所述层间介质层430的材料包括氧化硅、氮化硅氮氧化硅、低K介质材料或超低K介质材料。
本实施例中，所述层间介质层430为叠层结构，包括位于所述衬底400上的第一介质层(未标示)，以及位于所述第一介质层上的第二介质层(未标示)。
所述第一介质层和所述第二介质层的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述第一介质层和所述第二介质层的材料为氧化硅。
本实施例中，所述晶体管包括位于所述核心区Ⅰ的栅介质层440上的第一阻挡层450，在半导体制造工艺过程中，当去除核心区Ⅰ的栅介质层440时，所述第一阻挡层450可以在所述去除工艺过程中对核心区Ⅰ隔离结构430起到保护作用，减少去除工艺中核心区Ⅰ隔离结构430氧化物的去除量，从而降低所述核心区Ⅰ隔离结构430发生氧含量降低问题的可能性，且有利于降低所述核心区Ⅰ隔离结构430在形成过程中的受损程度，进而使所述晶体管的电学性能得到提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种晶体管的形成方法，包括：
提供基底，所述基底包括核心区和外围区；
在所述基底中设置多个隔离结构；
形成覆盖基底和隔离结构的栅介质层；
形成覆盖核心区栅介质层的第一阻挡层；
在所述核心区的第一阻挡层和外围区的栅介质层上分别形成第一伪栅电极层和第二伪栅电极层；
在所述第一伪栅电极层和第二伪栅电极层之间的基底上形成层间介质层；
去除所述第一伪栅电极层和第二伪栅电极层，在所述层间介质层内形成露出第一阻挡层的第一开口和露出栅介质层的第二开口；
去除所述第一开口底部的第一阻挡层和栅介质层；
在所述第一开口和第二开口内形成金属层，位于第一开口内的金属层用于构成第一栅极结构，位于第二开口内的金属层和栅介质层用于构成第二栅极结构。
2.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一阻挡层的厚度为
Figure FDA0002226809560000011
3.如权利要求1所述的晶体管的形成方法，其特征在于，所述形成覆盖核心区栅介质层的第一阻挡层的步骤包括：
在所述栅介质层上覆盖半导体层；
去除外围区的半导体层；
通过氧化处理氧化所述核心区的半导体层，在核心区的栅介质层上形成氧化层，所述氧化层为所述第一阻挡层。
4.如权利要求3所述的晶体管的形成方法，其特征在于，所述半导体层的材料为硅。
5.如权利要求3所述的晶体管的形成方法，其特征在于，所述半导体层的材料为无定形硅。
6.如权利要求5所述的晶体管的形成方法，其特征在于，通过炉管低压工艺形成所述无定形硅。
7.如权利要求6所述的晶体管的形成方法，其特征在于，所述炉管低压工艺的工艺参数包括：腔室压强为0.03-10Torr，SiH4的气体流量为30-3000sccm，工艺温度为360-520℃，工艺时间为1-200min。
8.如权利要求3所述的晶体管的形成方法，其特征在于，通过热氧化工艺进行所述氧化处理。
9.如权利要求8所述的晶体管的形成方法，其特征在于，所述热氧化工艺的工艺参数包括：腔室压强为4-10Torr，氢气的气体流量为0.2-2slm，氧气的气体流量为10-40slm，工艺温度为900-1100℃，工艺时间为5-30s。
10.如权利要求3所述的晶体管的形成方法，其特征在于，所述去除外围区的半导体层的步骤包括：采用稀释的氨水溶液进行所述去除外围区的半导体层的步骤。
11.如权利要求3所述的晶体管的形成方法，其特征在于，所述提供基底的步骤包括，形成衬底以及位于衬底上的多个分立鳍部，位于核心区衬底的鳍部为第一鳍部，位于外围区衬底的鳍部为第二鳍部；
所述在基底中设置多个隔离结构的步骤包括：在所述多个分立鳍部之间的衬底上形成多个隔离结构；
所述形成栅介质层的步骤包括：形成覆盖第一鳍部、第二鳍部以及隔离结构的栅介质层；
所述形成第一阻挡层的步骤包括：在所述第一鳍部的栅介质层上和核心区隔离结构的栅介质层上形成第一阻挡层；
形成第一伪栅电极层和第二伪栅电极层的步骤包括：在第一鳍部的第一阻挡层上形成第一伪栅电极层；在第二鳍部的栅介质层上形成第二伪栅电极层。
12.如权利要求11所述的晶体管的形成方法，其特征在于，所述通过氧化处理氧化半导体层的步骤中，对栅介质层覆盖的所述第二鳍部表面进行氧化，在所述第二鳍部表面形成栅氧化层；
所述第二栅极结构还包括位于第二开口底部的栅氧化层。
13.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅介质层为氧化层。
14.如权利要求13所述的晶体管的形成方法，其特征在于，通过原子层沉积的方法形成所述氧化层。
15.如权利要求1所述的晶体管的形成方法，其特征在于，所述去除第一开口底部第一阻挡层和栅介质层的步骤包括：采用稀释的氢氟酸溶液进行去除步骤。
16.一种如权利要求1至15任一项形成方法所形成的晶体管。
17.一种晶体管，其特征在于，包括：
基底，所述基底包括核心区和外围区；
多个隔离结构，位于所述基底中；
栅介质层，位于所述基底和隔离结构上；
第一阻挡层，位于所述核心区的栅介质层上；
层间介质层，位于所述基底上，所述层间介质层内具有露出所述核心区第一阻挡层的第一开口以及露出所述外围区栅介质层的第二开口。
18.如权利要求17所述的晶体管，其特征在于，所述第一阻挡层的厚度为
Figure FDA0002226809560000031
19.如权利要求17所述的晶体管，其特征在于，所述第一阻挡层的材料为氧化硅。
20.如权利要求17所述的晶体管，其特征在于，所述晶体管为鳍式场效应管，所述基底包括衬底以及位于所述衬底上分立的鳍部，位于所述核心区衬底上的鳍部为第一鳍部，位于所述外围区衬底上的鳍部为第二鳍部；
所述多个隔离结构位于相邻所述鳍部之间的衬底上；
所述栅介质层位于所述第一鳍部、第二鳍部和隔离结构上；
所述第一阻挡层位于所述第一鳍部的栅介质层上以及所述核心区隔离结构的栅介质层上。
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