CN105575788A

CN105575788A - 金属栅极的形成方法

Info

Publication number: CN105575788A
Application number: CN201410553899.XA
Authority: CN
Inventors: 毛刚
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-10-17
Filing date: 2014-10-17
Publication date: 2016-05-11
Anticipated expiration: 2034-10-17
Also published as: CN105575788B

Abstract

一种金属栅极的形成方法，包括：提供半导体衬底，在所述半导体衬底上形成若干伪栅，每个伪栅包括位于半导体衬底上的底层填充层，位于底层填充层上的刻蚀停止层，位于刻蚀停止层上的顶层填充层；在所述伪栅的侧壁上形成侧墙；形成覆盖所述半导体衬底和侧墙表面的介质层，所述介质层的表面与伪栅的顶部表面齐平；采用第一干法刻蚀工艺去除所述顶层填充层，以刻蚀停止层作为停止层；采用第二干法刻蚀工艺去除所述刻蚀停止层，暴露出底层填充层的表面；采用湿法刻蚀工艺去除所述底层填充层，形成凹槽，所述凹槽暴露出半导体衬底表面；形成填充满凹槽的金属栅极。本发明的方法提高去除伪栅的刻蚀工艺的稳定性和均匀性。

Description

金属栅极的形成方法

技术领域

本发明涉及半导体制作领域，特别涉及一种金属栅极的形成方法。

背景技术

金属-氧化物-半导体晶体管(MOS晶体管)是构成集成电路尤其是超大规模集成电路的主要器件之一。自MOS晶体管发明以来，其几何尺寸按照摩尔定律一直在不断缩小，目前其特征尺寸已发展进入深亚微米以下。在此尺度下，器件的几何尺寸按比例缩小变得越来越困难。另外，在MOS晶体管器件及其电路制造领域，最具挑战性的是传统CMOS工艺在器件按比例缩小过程中，由于二氧化硅栅介质层高度减小所带来的从栅极向衬底的漏电流问题。

为解决上述漏电问题，目前MOS晶体管工艺中，采用高K栅介质材料代替传统的二氧化硅栅介质，并使用金属作为栅电极，两者配合使用以避免栅极损耗以及硼渗透所导致的漏电流问题。

目前制备金属栅极的工艺主要有两种方法，分别是“先栅极”和“后栅极”。“后栅极”又称为伪栅，使用该工艺时高介电常数栅介质层无需经过高温步骤，所以阈值电压VT偏移很小，芯片的可靠性更高。因此，后栅极工艺得到更广泛的应用。

现有技术提供了一种使用“后栅”工艺形成金属栅极的方法，包括：提供半导体衬底，所述半导体衬底上形成有伪栅；形成覆盖所述半导体衬底和伪栅侧壁的层间介质层，层间介质层的表面经化学工艺研磨后与伪栅的顶部表面齐平；去除所述伪栅，形成凹槽；形成填充满凹槽的金属栅极。

但是现有的方法在去除伪栅，形成凹槽时，均匀性控制不好，容易产生过去除或伪栅材料的残留。

发明内容

本发明解决的问题是怎样提高去除伪栅工艺的稳定性和均匀性。

为解决上述问题，本发明提供一种金属栅极的形成方法，包括：提供半导体衬底，在所述半导体衬底上形成若干伪栅，每个伪栅包括位于半导体衬底上的底层填充层，位于底层填充层上的刻蚀停止层，位于刻蚀停止层上的顶层填充层；在所述伪栅的侧壁上形成侧墙；形成覆盖所述半导体衬底和侧墙表面的介质层，所述介质层的表面经化学工艺研磨后与伪栅的顶部表面齐平；采用第一干法刻蚀工艺去除所述顶层填充层，以刻蚀停止层作为停止层；采用第二干法刻蚀工艺去除所述刻蚀停止层，暴露出底层填充层的表面；采用湿法刻蚀工艺去除所述底层填充层，形成凹槽，所述凹槽暴露出半导体衬底表面；形成填充满凹槽的金属栅极。

可选的，所述刻蚀停止层的材料与顶层填充层和底层填充层的材料不相同。

可选的，所述底层填充层的材料与顶层填充层的材料相同或不相同。

可选的，所述刻蚀停止层的材料为SiN或SiON，顶层填充层的材料为多晶硅或无定形硅，底层填充层的材料为多晶硅或无定形硅。

可选的，所述顶层填充层的厚度大于刻蚀停止层和底层填充层的总厚度。

可选的，所述顶层填充层的厚度为400～6000埃，刻蚀停止层的厚度为25～50埃，底层填充层的厚度为50～100埃。

可选的，顶层填充层厚度为伪栅总厚度的1/8～1/6。

可选的，所述第一干法刻蚀采用的气体为HBr和O₂，HBr流量为100sccm至500sccm，O₂流量为1sccm至50sccm，反应腔室压强为1毫托至50毫托，源功率为300瓦至1500瓦，偏置功率为50瓦至200瓦。

可选的，所述第二干法刻蚀的参数采用的气体为CHF₃和O₂，CHF₃流量为50sccm至400sccm，O₂流量为1sccm至50sccm，反应腔室压强为1毫托至100毫托，源功率为500瓦至1500瓦，偏置功率为50瓦至200瓦。

可选的，所述湿法刻蚀采用的刻蚀溶液为TMAH，TMAH的质量百分比浓度为20％～30％。

可选的，所述伪栅的形成过程为：在所述半导体衬底上形成底层填充材料层；在所述底层填充材料层上形成刻蚀停止材料层；在所述刻蚀停止材料层上形成顶层填充材料层；在所述底层填充材料层上形成图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜，依次刻蚀所述顶层填充材料层、刻蚀停止材料层和底层填充材料层，在所述半导体衬底上形成伪栅，所述伪栅包括位于半导体衬底上的底层填充层，位于底层填充层上的刻蚀停止层，位于刻蚀停止层上的顶层填充层。

可选的，在形成介质层之前，还包括：以所述伪栅和侧墙为掩膜，对所述伪栅和侧墙两侧的半导体衬底进行离子注入，在伪栅和侧墙两侧的半导体衬底内形成源/漏区。

可选的，在形成介质层之前，还包括：以所述伪栅和侧墙为掩膜，刻蚀伪栅和侧墙两侧的半导体衬底，在伪栅和侧墙两侧的半导体衬底内形成沟槽；在所述沟槽内形成应力源/漏区。

可选的，所述应力源/漏区为压应力源/漏区或拉应力源/漏区。

可选的，所述栅极结构包括高K栅介质层和位于高K栅介质层上的金属栅电极。

可选的，高K栅介质层的材料为HfO₂、TiO₂、HfZrO、HfSiNO、Ta₂O₅、ZrO₂、ZrSiO₂、Al₂O₃、SrTiO₃或BaSrTiO。

可选的，金属栅电极的材料为W、Al、Cu、Ti、Ag、Au、Pt、Ni中的一种或几种。

可选的，所述半导体衬底包括第一区域和第二区域，所述伪栅包括第一伪栅和第二伪栅，若干第一伪栅位于第一区域的半导体衬底上；在形成介质层之前，还包括：以所述第一伪栅和侧墙为掩膜，对所述第一伪栅和侧墙两侧的第一区域的半导体衬底进行第一离子注入，在第一区域的半导体衬底形成第一源/漏区，第一源/漏区被注入第一类型的杂质离子，在第一注入过程中第一伪栅的顶层填充层中也会被注入第一类型的杂质离子；以所述第二伪栅和侧墙为掩膜，对所述第二伪栅和侧墙两侧的第二区域的半导体衬底进行第二离子注入，在第二区域的半导体衬底形成第二源/漏区，第二源/漏区被注入第二类型的杂质离子，在第二离子注入过程中第二伪栅的顶层填充层中也会被注入第二类型杂质离子。

可选的，第一区域上第一伪栅的密度与第二区域上第二伪栅的密度不相同。

可选的，第一区域的不同位置的第一伪栅的密度不相同，第二区域的不同位置的第二伪栅的密度不相同。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的金属栅极的形成方法，半导体衬底上形成的伪栅，所述伪栅包括位于半导体衬底上的底层填充层，位于底层填充层上的刻蚀停止层，位于刻蚀停止层上的顶层填充层；采用第一干法刻蚀工艺去除所述顶层填充层，以刻蚀停止层作为停止层；采用第二干法刻蚀工艺去除所述刻蚀停止层，暴露出底层填充层的表面；采用湿法刻蚀工艺去除所述底层填充层，形成凹槽，所述凹槽暴露出半导体衬底表面。本发明的金属栅极的形成方法，采用第一干法刻蚀工艺去除顶层填充层时，以刻蚀停止层作为停止层，因而可以很好的控制剩余的伪栅的厚度(等于或近似等于刻蚀停止层和底层填充层的厚度)，采用第二干法刻蚀工艺去除刻蚀停止层时，底层填充层可以作为停止层，使得去除刻蚀停止层后剩余的伪栅的厚度是恒定的(等于或近似等于底层填充层的厚度)，因而采用湿法刻蚀工艺时，湿法刻蚀工艺的窗口很好控制，湿法刻蚀工艺的稳定性和均匀性增强。

进一步，当半导体衬底包括第一区域和第二区域，第一区域上的第一伪栅与第二区域上的第二伪栅中掺杂有不同类型的杂质离子，并且第一区域的半导体衬底上的第一伪栅的密度大于或小于第二区域的半导体衬底上的第二伪栅的密度时，或者第一区域上不同位置的第一伪栅的密度不相同，第二区域的不同位置的第二伪栅的密度不相同时，由于刻蚀停止层的存在，使得去除第一伪栅和第二伪栅的顶层填充层时，减少了第一干法刻蚀时刻蚀负载效应的影响，防止第一区域剩余的第一伪栅的厚度与第二区域剩余的第二伪栅的厚度存在差异，使得第一区域剩余的第一伪栅的厚度等于第二区域剩余的第二伪栅的厚度，从而提高了后续去除剩余的第一伪栅和剩余的第二伪栅时刻蚀工艺的稳定性和均匀性。

附图说明

图1～图3为本发明一实施例金属栅极的形成过程的剖面结构示意图；

图4～图10为本发明另一实施例金属栅极的形成过程的剖面结构示意图。

具体实施方式

现有技术的金属栅极的制作工艺中，通常采用多晶硅材料作为伪栅，去除伪栅时，通常采用干法刻蚀工艺，干法刻蚀工艺采用的气体为HBr、Cl₂、O₂，但是采用干法刻蚀工艺去除伪栅的方法容易过去除或在形成的凹槽的底部角落产生多晶硅材料的残留。

为解决上述问题，本发明一实施例提供了一种金属栅极的形成方法。

请参考图1，提供半导体衬底100，所述半导体衬底100上形成有若干伪栅101；在所述伪栅101的侧壁形成侧墙102；形成覆盖所述半导体衬底100表面和侧墙102表面的介质层103，所述介质层103的表面经过化学工艺研磨后与伪栅101的顶部表面齐平。所述伪栅101的材料多晶硅。

在形成侧墙102后，还包括，以所述伪栅101和侧墙102为掩膜，对侧墙102两侧的半导体衬底100进行离子注入，在侧墙102两侧的半导体衬底100内形成源/漏区。

请参考图2，采用干法刻蚀工艺去除部分厚度的伪栅101。所述干法刻蚀工艺可以为等离子刻蚀工艺，干法刻蚀工艺采用的气体为HBr、Cl₂、O₂。

请参考图3，采用湿法刻蚀工艺去除剩余的伪栅101，形成凹槽105。

所述湿法刻蚀工艺采用的刻蚀溶液为氢氧化铵或TMAH(四甲基氢氧化铵)刻蚀溶液。

本实施例的上述方法，通过干法刻蚀和湿法刻蚀结合的工艺去除伪栅，形成凹槽105，虽然可以防止凹槽105底部的伪栅材料的残留，但是由于干法刻蚀的过程中难以控制伪栅被去除的厚度，使得干法刻蚀后剩余的伪栅101的厚度不能很好的控制，因而使得刻蚀工艺时，难以控制湿法刻蚀的工艺参数，比如刻蚀时间等，湿法刻蚀工艺时间太短时，容易产生伪栅残留的残留，而湿法刻蚀时间较长的话，容易对凹槽105底部的产生刻蚀损伤，使得湿法刻蚀的工艺窗口很难控制，影响了刻蚀工艺的稳定性和均匀性。

研究发现，特别是半导体衬底100包括第一区域和第二区域，所述伪栅101包括若干第一伪栅和第二伪栅，若干第一伪栅位于第一区域的半导体衬底上，第二伪栅位于第二区域的半导体衬底上，第一伪栅作为第一晶体管的伪栅，第二伪栅作为第二晶体管的伪栅，第一晶体管的类型与第二晶体管的类型不相同，比如第一晶体管为PMOS晶体管，第二晶体管为NMOS晶体管，在形成第一伪栅和第二伪栅后，需要进行第一离子注入，在第一伪栅两侧的半导体衬底内形成第一源/漏区，进行第二离子注入，在第二伪栅两侧的半导体衬底内形成第二源/漏区，第一源/漏区掺杂有第一类型的杂质离子，第二源/漏区掺杂有第二类型的杂质离子，比如第一源/漏区掺杂有P型杂质离子，第二源/漏区掺杂有N型杂质离子，在第一离子注入的过程中第一伪栅中也会被注入第一类型的杂质离子，在第二离子注入的过程中第二伪栅中也会被注入第二类型的杂质离子，由于第一伪栅和第二伪栅中注入的杂质离子的类型不同，因而在采用同一干法工艺在去除第二伪栅和第二伪栅时速率是不同的，干法刻蚀过程结束后，第一伪栅剩余的厚度和第二伪栅剩余的厚度是不相同的，因而使得后续采用湿法刻蚀工艺去除剩余的伪栅101(剩余的第一伪栅和第二伪栅)时的工艺窗口很难控制，湿法刻蚀工艺的稳定性和均匀性受到较大的限制。

尤其是，当半导体衬底100的不同区域上形成的伪栅101还具有不同的密度时，比如第一区域上的第一伪栅的密度大于第二区域的第二伪栅的密度，刻蚀过程更加难以控制，具体体现为：由于刻蚀负载效应(etchloadingeffect)的影响(刻蚀负载效应是指密度大的第一伪栅的刻蚀速率小于密度小的第二伪栅的刻蚀速率)，干法刻蚀过程结束后，半导体衬底100的不同区域上的剩余的伪栅101的厚度存在明显的区别，具体体现为第一区域的半导体衬底100上剩余的第一伪栅的厚度大于第二区域的半导体衬底100上剩余的第二伪栅的厚度，因而使得后续采用湿法刻蚀工艺去除剩余的伪栅101(剩余的第一伪栅和第二伪栅)时的工艺窗口很难控制，湿法刻蚀工艺的稳定性和均匀性受到较大的限制。

为此，本发明另一实施例还提供了一种金属栅极的形成方法，半导体衬底上形成的伪栅，所述伪栅包括位于半导体衬底上的底层填充层，位于底层填充层上的刻蚀停止层，位于刻蚀停止层上的顶层填充层；采用第一干法刻蚀工艺去除所述顶层填充层，以刻蚀停止层作为停止层；采用第二干法刻蚀工艺去除所述刻蚀停止层，暴露出底层填充层的表面；采用湿法刻蚀工艺去除所述底层填充层，形成凹槽，所述凹槽暴露出半导体衬底表面。本发明的金属栅极的形成方法，采用第一干法刻蚀工艺去除顶层填充层时，以刻蚀停止层作为停止层，因而可以很好的控制剩余的伪栅的厚度(等于或近似等于刻蚀停止层和底层填充层的厚度)，采用第二干法刻蚀工艺去除刻蚀停止层时，底层填充层可以作为停止层，使得去除刻蚀停止层后剩余的伪栅的厚度是恒定的(等于或近似等于底层填充层的厚度)，因而采用湿法刻蚀工艺时，湿法刻蚀工艺的窗口很好控制，湿法刻蚀工艺的稳定性和均匀性增强，

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

参考图4，提供半导体衬底200，在所述半导体衬底200上形成若干伪栅205，每个伪栅205包括位于半导体衬底200上的底层填充层202，位于底层填充层202上的刻蚀停止层203，位于刻蚀停止层203上的顶层填充层204。

所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。所述半导体衬底200还可以根据设计需求注入一定的掺杂离子以改变电学参数。在所述半导体衬底200内还形成有浅沟槽隔离结构(图中未示出)，所述浅沟槽隔离结构用于隔离不同的晶体管，防止不同晶体管之间电学连接，所述浅沟槽隔离结构的材料可以为氧化硅、氮化硅、氮氧化硅其中的一种或几种。

所述伪栅205的形成过程为：在所述半导体衬底200上形成底层填充材料层；在所述底层填充材料层上形成刻蚀停止材料层；在所述刻蚀停止材料层上形成顶层填充材料层；在所述底层填充材料层上形成图形化的硬掩膜层206；以所述图形化的硬掩膜层为掩膜，依次刻蚀所述顶层填充材料层、刻蚀停止材料层和底层填充材料层，在所述半导体衬底上形成伪栅205，所述伪栅205包括位于半导体衬底200上的底层填充层202，位于底层填充层202上的刻蚀停止层203，位于刻蚀停止层203上的顶层填充层204。

在一实施例中，所述半导体衬底200包括第一区域和第二区域，所述伪栅205包括第一伪栅和第二伪栅，若干第一伪栅位于第一区域的半导体衬底200上，若干第二伪栅位于第二区域的半导体衬底200上，第一伪栅作为第一晶体管的伪栅，第二伪栅作为第二晶体管的伪栅，第一晶体管的类型与第二晶体管的类型不相同，比如第一晶体管为PMOS晶体管，第二晶体管为NMOS晶体管；或者所述第一晶体管为MMOS晶体管，第二晶体管为PMOS晶体管。

在一实施例中，第一区域半导体衬底上的第一伪栅的密度大于第一区域的半导体衬底上的第二伪栅的密度。第一伪栅的密度是指单位面积内的第一伪栅的数量，第二伪栅的密度是指单位面积内的第二伪栅的数量。

在一实施例中，第一区域的不同位置的第一伪栅的密度不相同，第二区域的不同位置的第二伪栅的密度不相同。

第一伪栅和第二伪栅均包括位于半导体衬底上的底层填充层，位于底层填充层上的刻蚀停止层，位于刻蚀停止层上的顶层填充层，第一伪栅和第二伪栅采用同一步工艺形成，第一伪栅和第二伪栅的厚度相等，且第一伪栅中的底层填充层的厚度等于第二伪栅中的底层填充层的厚度，第一伪栅中刻蚀停止层的厚度等于第二伪栅中刻蚀停止层的厚度，第一伪栅中顶层填充层的厚度等于第二伪栅中顶层填充层的厚度。

所述刻蚀停止层203的材料与顶层填充层204和底层填充层202的材料不相同，所述底层填充层202的材料与顶层填充层204的材料相同或不相同，使得在刻蚀去除顶层填充层204时，顶层填充层204材料相对于刻蚀停止层203具有高的刻蚀选择比。

所述刻蚀停止层203的材料可以为SiN或SiON，顶层填充层202的材料可以为多晶硅或无定形硅，底层填充层的材料为多晶硅或无定形硅，后续刻蚀顶层填充层204时，顶层填充层204相对于刻蚀停止层203的刻蚀选择比大于5:1。

所述顶层填充层的厚度大于刻蚀停止层和底层填充层的厚度。

顶层填充层厚度为伪栅总厚度的1/8～1/6，使得刻蚀停止层和底层填充层的总厚度可以较薄，减小了后续去除刻蚀停止层和底层填充层工艺的难度，并且减小了在去除不同区域(半导体衬底上形成的栅极具有不同栅极密度或者不同类型栅极时)的刻蚀停止层和底层填充层时刻蚀工艺的差异性。

在一具体的实施例中，所述顶层填充层的厚度为400～600埃，刻蚀停止层的厚度为25～50埃，底层填充层的厚度为50～100埃。

参考图5，在所述伪栅205的侧壁上形成侧墙207。

所述侧墙207的形成过程为：形成覆盖所述半导体衬底200和伪栅205的侧墙材料层；无掩膜刻蚀所述侧墙材料层，在伪栅205的侧壁上形成侧墙207。

所述侧墙207的材料为氧化硅、氮化硅、氮氧化硅等。所述侧墙207可以为单层或多层(大于等于两层)堆叠结构。

参考图6，形成覆盖所述半导体衬底200和侧墙207表面的介质层208，所述介质层208的表面与伪栅205的顶部表面齐平。

所述介质层208的形成过程为：形成覆盖所述半导体衬底200、伪栅205、侧墙207和图形化的硬掩膜层206(参考图5)的介质材料层；采用化学机械研磨工艺平坦化所述介质层材料层，以伪栅205的顶部表面作为停止层，形成介质层208。本实施例中，在化学机械研磨工艺平坦化介质材料层的过程中，同时去除所述图形化的硬掩膜层206和部分侧墙207。

在一实施例中，在形成介质层208之前，还包括：以所述伪栅205和侧墙207为掩膜，对所述伪栅205和侧墙207两侧的半导体衬底200进行离子注入，在伪栅205和侧墙207两侧的半导体衬底内形成源/漏区。所述离子注入注入的杂质离子可以为P型杂质离子或N型杂质离子，当形成晶体管为N型的晶体管时，注入的杂质离子为N型杂质离子，N型杂质离子包括磷离子、砷离子、锑离子中的一种或几种，当形成的晶体挂为P型的晶体管时，注入的杂质离子为P型杂质离子，所述P型杂质离子为硼离子、镓离子或铟离子中的一种或几种。

在一实施例中，在形成介质层208之前，还包括：以所述伪栅205和侧墙207为掩膜，刻蚀伪栅205和侧墙207两侧的半导体衬底，在伪栅205和侧墙207两侧的半导体衬底200内形成沟槽；在所述沟槽内形成应力源/漏区，应力源/漏区形成工艺为原位掺杂选择性外延工艺。所述应力源/漏区为压应力源/漏区或拉应力源/漏区，当形成P型的晶体管时，应力源/漏区为压应力源/漏区，压应力源/漏区的材料为硅锗；当形成N型的晶体管时，所述应力源/漏区为拉应力源/漏区，拉应力源/漏区的材料为碳化硅。

在另一实施例中，所述半导体衬底200包括第一区域和第二区域，所述伪栅205包括第一伪栅和第二伪栅时，在形成介质层208之前，还包括：以所述第一伪栅和侧墙为掩膜，对所述第一伪栅和侧墙两侧的第一区域的半导体衬底进行第一离子注入，在第一区域的半导体衬底形成第一源/漏区，第一源/漏区被注入第一类型的杂质离子，在第一注入过程中第一伪栅的顶层填充层中也会被注入第一类型的杂质离子；以所述第二伪栅和侧墙为掩膜，对所述第二伪栅和侧墙两侧的第二区域的半导体衬底进行第二离子注入，在第二区域的半导体衬底形成第二源/漏区，第二源/漏区被注入第二类型的杂质离子，在第二离子注入过程中第二伪栅的顶层填充层中也会被注入杂质离子，第一类型的杂质离子的类型与第二离子的杂质离子的类型相反。在一具体的实施例中，所述第一伪栅为PMOS晶体管的伪栅时，第一类型的杂质离子为P型的杂质离子，P型的杂质离子为硼离子、镓离子或铟离子中的一种或几种，所述第二伪栅为NMOS晶体管的伪栅时，所述第二类型的杂质离子为N型的杂质离子，N型的杂质离子为磷离子、砷离子或锑离子中的一种或几种。在另一具体的实施例中，所述第一伪栅为NMOS晶体管的伪栅时，第一类型的杂质离子为N型的杂质离子，N型的杂质离子为磷离子、砷离子或锑离子中的一种或几种，所述第二伪栅为PMOS晶体管的伪栅时，所述第二类型的杂质离子为P型的杂质离子，P型的杂质离子为硼离子、镓离子或铟离子中的一种或几种。

参考图7，采用第一干法刻蚀工艺去除所述顶层填充层204(参考图6)，以刻蚀停止层203作为停止层。

采用第一干法刻蚀工艺去除顶层填充层204时，刻蚀停止层203作为刻蚀时的停止位置，因而可以很好的控制剩余的伪栅的厚度(等于或近似等于刻蚀停止层203和底层填充层202)，后续在去除刻蚀停止层203和底层填充层202时，刻蚀工艺的窗口较好控制，刻蚀工艺的稳定性和均匀性增强。

特别是在半导体衬底200包括第一区域和第二区域，第一区域上的第一伪栅与第二区域上的第二伪栅中掺杂有不同类型的杂质离子，并且第一区域的半导体衬底上的第一伪栅的密度大于或小于第二区域的半导体衬底上的第二伪栅的密度时，或者第一区域上不同位置的第一伪栅的密度不相同，第二区域的不同位置的第二伪栅的密度不相同时，由于刻蚀停止层的存在，使得去除第一伪栅和第二伪栅的顶层填充层时，减少了第一干法刻蚀时刻蚀负载效应的影响，防止第一区域剩余的第一伪栅的厚度与第二区域剩余的第二伪栅的厚度存在差异，使得第一区域剩余的第一伪栅的厚度等于第二区域剩余的第二伪栅的厚度，从而提高了后续去除剩余的第一伪栅和剩余的第二伪栅时刻蚀工艺的稳定性和均匀性。

所述第一干法刻蚀采用的气体为HBr和O₂，HBr流量为100sccm至500sccm，O₂流量为1sccm至50sccm，反应腔室压强为1毫托至50毫托，源功率为300瓦至1500瓦，偏置功率为50瓦至200瓦。

参考图8，采用第二干法刻蚀工艺去除所述刻蚀停止层203(参考图7)，暴露出底层填充层的表面202。

采用第二干法刻蚀工艺去除所述刻蚀停止层203时，可以以底层填充层202作为停止层。

第二干法刻蚀的参数采用的气体为CHF₃和O₂，CHF₃流量为50sccm至400sccm，O₂流量为1sccm至50sccm，反应腔室压强为1毫托至100毫托，源功率为500瓦至1500瓦，偏置功率为50瓦至200瓦。

参考图9，采用湿法刻蚀工艺去除所述底层填充层202(参考图8)，形成凹槽210，所述凹槽210暴露出半导体衬底200表面。

本发明实施例中，由于底层填充层202的厚度保持恒定，因此湿法刻蚀工艺的窗口很好控制，湿法刻蚀工艺的稳定性和均匀性增强。所述湿法刻蚀采用的刻蚀溶液为TMAH，TMAH的质量百分比浓度为20％～30％。

在本发明的其他实施例中，当半导体衬底上形成有第一伪栅和第二伪栅时，形成凹槽包括第一凹槽和第二凹槽，去除第一伪栅后形成第一凹槽，去除第二伪栅后形成第二凹槽。

参考图10，形成填充满凹槽210(参考图9)的金属栅极213。

所述金属栅极213包括位于凹槽210(参考图9)侧壁和底部表面的高K栅介质层211和位于高K栅介质层211上的金属栅电极212，所述金属栅电极212填充满凹槽。

高K栅介质层211的材料为HfO₂、TiO₂、HfZrO、HfSiNO、Ta₂O₅、ZrO₂、ZrSiO₂、Al₂O₃、SrTiO₃或BaSrTiO。本实施例中，所述高K栅介质层211的材料为HfO₂。

金属栅电极212的材料为W、Al、Cu、Ti、Ag、Au、Pt、Ni中的一种或几种。本实施例中，金属栅电极212的材料为W。

在本发明的其他实施例中，当半导体衬底上形成有第一伪栅和第二伪栅时，形成凹槽包括第一凹槽和第二凹槽，去除第一伪栅后形成第一凹槽，去除第二伪栅后形成第二凹槽，相应的形成的金属栅极包括第一金属栅极和第二金属栅极，所述第一金属栅极填充满第一凹槽，第二金属栅极填充满第二凹槽。

在本发明的其他实施例中，在形成高K栅介质层后，在所述高K栅介质层形成功能金属层，以调节晶体管的功函数；然后在功能金属层上形成金属栅电极。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种金属栅极的形成方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底上形成若干伪栅，每个伪栅包括位于半导体衬底上的底层填充层，位于底层填充层上的刻蚀停止层，位于刻蚀停止层上的顶层填充层；

在所述伪栅的侧壁上形成侧墙；

形成覆盖所述半导体衬底和侧墙表面的介质层，所述介质层的表面与伪栅的顶部表面齐平；

采用第一干法刻蚀工艺去除所述顶层填充层，以刻蚀停止层作为停止层；

采用第二干法刻蚀工艺去除所述刻蚀停止层，暴露出底层填充层的表面；

采用湿法刻蚀工艺去除所述底层填充层，形成凹槽，所述凹槽暴露出半导体衬底表面；

形成填充满凹槽的金属栅极。

2.如权利要求1所述的金属栅极的形成方法，其特征在于，所述刻蚀停止层的材料与顶层填充层和底层填充层的材料不相同。

3.如权利要求2所述的金属栅极的形成方法，其特征在于，所述底层填充层的材料与顶层填充层的材料相同或不相同。

4.如权利要求2所述的金属栅极的形成方法，其特征在于，所述刻蚀停止层的材料为SiN或SiON，顶层填充层的材料为多晶硅或无定形硅，底层填充层的材料为多晶硅或无定形硅。

5.如权利要求2所述的金属栅极的形成方法，其特征在于，所述顶层填充层的厚度大于刻蚀停止层和底层填充层的总厚度。

6.如权利要求5所述的金属栅极的形成方法，其特征在于，所述顶层填充层的厚度为400～600埃，刻蚀停止层的厚度为25～50埃，底层填充层的厚度为50～100埃。

7.如权利要求2所述的金属栅极的形成方法，其特征在于，顶层填充层厚度为伪栅总厚度的1/8～1/6。

8.如权利要求1或6所述的金属栅极的形成方法，其特征在于，所述第一干法刻蚀采用的气体为HBr和O₂，HBr流量为100sccm至500sccm，O₂流量为1sccm至50sccm，反应腔室压强为1毫托至50毫托，源功率为300瓦至1500瓦，偏置功率为50瓦至200瓦。

9.如权利要求1或6所述的金属栅极的形成方法，其特征在于，所述第二干法刻蚀的参数采用的气体为CHF₃和O₂，CHF₃流量为50sccm至400sccm，O₂流量为1sccm至50sccm，反应腔室压强为1毫托至100毫托，源功率为500瓦至1500瓦，偏置功率为50瓦至200瓦。

10.如权利要求1或6所述的金属栅极的形成方法，其特征在于，所述湿法刻蚀采用的刻蚀溶液为TMAH，TMAH的质量百分比浓度为20％～30％。

11.如权利要求1所述的金属栅极的形成方法，其特征在于，所述伪栅的形成过程为：在所述半导体衬底上形成底层填充材料层；在所述底层填充材料层上形成刻蚀停止材料层；在所述刻蚀停止材料层上形成顶层填充材料层；在所述底层填充材料层上形成图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜，依次刻蚀所述顶层填充材料层、刻蚀停止材料层和底层填充材料层，在所述半导体衬底上形成伪栅，所述伪栅包括位于半导体衬底上的底层填充层，位于底层填充层上的刻蚀停止层，位于刻蚀停止层上的顶层填充层。

12.如权利要求1所述的金属栅极的形成方法，其特征在于，在形成介质层之前，还包括：以所述伪栅和侧墙为掩膜，对所述伪栅和侧墙两侧的半导体衬底进行离子注入，在伪栅和侧墙两侧的半导体衬底内形成源/漏区。

13.如权利要求1所述的金属栅极的形成方法，其特征在于，在形成介质层之前，还包括：以所述伪栅和侧墙为掩膜，刻蚀伪栅和侧墙两侧的半导体衬底，在伪栅和侧墙两侧的半导体衬底内形成沟槽；在所述沟槽内形成应力源/漏区。

14.如权利要求13所述的金属栅极的形成方法，其特征在于，所述应力源/漏区为压应力源/漏区或拉应力源/漏区。

15.如权利要求1所述的金属栅极的形成方法，其特征在于，所述栅极结构包括高K栅介质层和位于高K栅介质层上的金属栅电极。

16.如权利要求15所述的金属栅极的形成方法，其特征在于，高K栅介质层的材料为HfO₂、TiO₂、HfZrO、HfSiNO、Ta₂O₅、ZrO₂、ZrSiO₂、Al₂O₃、SrTiO₃或BaSrTiO。

17.如权利要求15所述的金属栅极的形成方法，其特征在于，金属栅电极的材料为W、Al、Cu、Ti、Ag、Au、Pt、Ni中的一种或几种。

18.如权利要求1所述的金属栅极的形成方法，其特征在于，所述半导体衬底包括第一区域和第二区域，所述伪栅包括第一伪栅和第二伪栅，若干第一伪栅位于第一区域的半导体衬底上；在形成介质层之前，还包括：以所述第一伪栅和侧墙为掩膜，对所述第一伪栅和侧墙两侧的第一区域的半导体衬底进行第一离子注入，在第一区域的半导体衬底形成第一源/漏区，第一源/漏区被注入第一类型的杂质离子，在第一注入过程中第一伪栅的顶层填充层中也会被注入第一类型的杂质离子；以所述第二伪栅和侧墙为掩膜，对所述第二伪栅和侧墙两侧的第二区域的半导体衬底进行第二离子注入，在第二区域的半导体衬底形成第二源/漏区，第二源/漏区被注入第二类型的杂质离子，在第二离子注入过程中第二伪栅的顶层填充层中也会被注入第二类型杂质离子。

19.如权利要求18所述的金属栅极的形成方法，其特征在于，第一区域上第一伪栅的密度与第二区域上第二伪栅的密度不相同。

20.如权利要求18所述的金属栅极的形成方法，其特征在于，第一区域的不同位置的第一伪栅的密度不相同，第二区域的不同位置的第二伪栅的密度不相同。