CN105762108B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中所述形成方法，包括：提供半导体衬底，半导体衬底上形成有第一介质层，第一介质层中形成有金属栅结构，金属栅结构的顶部表面与第一介质层的表面齐平，金属栅结构两侧的半导体衬底内形成有晶体管的源区和漏区；形成覆盖金属栅结构顶部表面的遮盖层；以所述遮盖层为掩膜，回刻蚀去除部分厚度的第一介质层；在遮盖层的侧壁表面上和回刻蚀后的部分第一介质层表面上形成侧墙；形成覆盖所述遮盖层、侧墙和回刻蚀后的第一介质层表面的第二介质层；刻蚀所述第二介质层和第一介质层，形成暴露出源区或漏区的第一通孔；在第一通孔中填充金属，形成第一插塞。本发明的方法防止桥接现象产生以及防止金属栅结构表面的损伤。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制作领域，特别涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小，为了降低MOS晶体管栅极的寄生电容，提高器件速度，高K栅介电层与金属栅极的栅极叠层结构被引入到MOS晶体管中。为了避免金属栅极的金属材料对晶体管其他结构的影响，所述金属栅极与高K栅介电层的栅极叠层结构通常采用“后栅(gate last)”工艺制作。
现有技术采用“后栅(gate last)”工艺制作金属栅极过程包括：提供半导体衬底，所述半导体衬底上形成有替代栅结构，所述替代栅结构包括位于半导体衬底上的栅介质层和位于栅介质层上的替代栅，所述替代栅结构两侧的半导体衬底内形成有晶体管的源区和漏区；形成覆盖所述半导体衬底和替代栅结构的第一介质材料层；采用化学机械研磨工艺平坦化所述介质材料层，以伪栅结构的顶部表面为停止层，形成第一介质层，所述第一介质层的表面与替代栅结构的顶部表面齐平；去除所述替代栅结构，形成凹槽；在凹槽的侧壁和底部表面、以及第一介质层的表面形成高K介电材料层；在高K介电材料层表面形成金属层；去除第一介质层表面上的高K介电材料层和金属层，在凹槽的侧壁和底部表面形成高K栅介质层，在高K栅介质层上形成金属栅电极，所述金属栅电极填充凹槽；形成覆盖所述金属栅电极、高K栅介质层、和第一介质层表面的第二介质层；刻蚀所述第二介质层和第一介质层，形成暴露出晶体管的源区或漏区表面的第一通孔，同时刻蚀所述第二介质层，形成暴露出金属栅电极表面的第二通孔；在第一通孔中填充金属，形成第一金属插塞，在第二通孔中填充金属形成第二金属插塞。
但是现有金属栅极的制作工艺的稳定性和可靠性仍有待提高。
发明内容
本发明解决的问题是怎样提高金属栅极制作工艺中的稳定性和可靠性。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有第一介质层，所述第一介质层中形成有金属栅结构，金属栅结构的顶部表面与第一介质层的表面齐平，金属栅结构两侧的半导体衬底内形成有晶体管的源区和漏区；形成覆盖所述金属栅结构顶部表面的遮盖层，遮盖层的材料与第一介质层材料不相同；以所述遮盖层为掩膜，回刻蚀去除部分厚度的第一介质层；在遮盖层的侧壁表面上和回刻蚀后的部分第一介质层表面上形成侧墙，且所述侧墙的材料与第一介质层材料不相同；形成覆盖所述遮盖层、侧墙和回刻蚀后的第一介质层表面的第二介质层；刻蚀所述第二介质层和第一介质层，形成暴露出源区或漏区的第一通孔；在第一通孔中填充金属，形成第一插塞。
可选的，所述遮盖层的材料与第一介质层和第二介质层的材料不相同，所述侧墙的材料与第一介质层和第二介质层的材料不相同。
可选的，所述遮盖层的宽度大于金属栅结构的宽度。
可选的，所述第一介质层被回刻蚀的厚度为200～500A。
可选的，所述侧墙的形成过程为：形成覆盖所述遮盖层和回刻蚀后的第一介质层的侧墙材料层；无掩膜刻蚀所述侧墙材料层，在遮盖层的侧壁表面上和回刻蚀后的部分第一介质层表面上形成侧墙。
可选的，所述侧墙的宽度为50～150A。
可选的，所述第一介质层的材料为氧化硅或者低K介质材料，所述侧墙的材料为氮化硅、氮氧化硅、氮碳化硅或碳化硅。
可选的，无掩膜刻蚀为等离子体刻蚀工艺。
可选的，所述金属栅结构包括高K栅介质层和位于高K栅介质层上的金属栅电极。
可选的，所述金属栅结构的形成过程为：在所述半导体上形成伪栅；形成覆盖所述伪栅和半导体衬底的第一介质层，第一介质层的表面与伪栅的顶部表面齐平；去除所述伪栅，形成凹槽；在凹槽的侧壁和底部表面以及第一介质层表面形成高K栅介质材料层；在高K栅介质材料层上形成金属层，所述金属层填充满凹槽；去除第一介质层表面上的金属层和高K栅介质材料层，在凹槽的侧壁和底部表面形成高K栅介质层，在高K栅介质层上形成金属栅电极。
可选的，在所述伪栅的侧壁形成掩膜侧墙；以所述伪栅和掩埋侧墙为掩膜，对伪栅和掩埋侧墙两侧的半导体衬底进行离子注入，在伪栅和掩埋侧墙两侧的半导体衬底内形成源区和漏区。
可选的，形成覆盖所述伪栅、掩膜侧墙和半导体衬底的刻蚀停止层；在刻蚀停止层上形成第一介质材料层；采用化学机械研磨工艺平坦化所述第一介质材料层，以伪栅的表面为停止层，形成第一介质层。
可选的，所述第一通孔暴露出侧墙的表面。
可选的，刻蚀所述第二介质层和第一介质层，形成第一通孔的同时，刻蚀所述第二介质层和遮盖层，在第二介质层和遮盖层中形成暴露出金属栅结构顶部表面的第二通孔；在第一通孔中填充金属，形成第一插塞的同时，在第二通孔中填充金属，形成第二插塞。
本发明还提供了一种半导体结构，包括：
半导体衬底，位于半导体衬底上的金属栅结构金属栅结构两侧的半导体衬底内形成有晶体管的源区和漏区；覆盖所述半导体衬底和金属栅结构的第一介质层，所述第一介质层的表面低于金属栅结构的顶部表面；位于所述金属栅结构顶部表面上的遮盖层，遮盖层的材料与第一介质层材料不相同；位于遮盖层侧壁表面和第一介质层部分表面上的侧墙，且所述侧墙的材料与第一介质层材料不相同；覆盖所述遮盖层、侧墙和第一介质层表面的第二介质层；位于第二介质层和第一介质层中暴露出源区或漏区的第一通孔；填充第一通孔的第一插塞。
可选的，所述遮盖层的宽度大于金属栅结构的宽度。
可选的，所述第一介质层低于金属栅结构顶部表面的高度为200～500A。
可选的，所述侧墙的宽度为50～150A。
可选的，所述第一介质层的材料为氧化硅或者低K介质材料，所述侧墙的材料为氮化硅、氮氧化硅、氮碳化硅或碳化硅。
可选的，所述第一通孔暴露出侧墙的表面。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体结构的形成方法，在形成金属栅结构之后，形成覆盖所述金属栅结构顶部表面的遮盖层，然后以所述遮盖层和栅极和金属栅结构为掩膜，回刻蚀去除部分厚度的第一介质层，接着在遮盖层的侧壁表面上和回刻蚀后的部分第一介质层表面上形成侧墙，侧墙的材料与第一介质层的材料不相同，并且侧墙和遮盖层将金属栅结构的顶部和部分侧墙包围，在形成第二介质层后，在第一介质层和第二介质层中形成第一通孔时，即使第一通孔的位置向金属栅结构的位置发生偏移，侧墙(和遮盖层)在刻蚀的过程中也会起到刻蚀阻挡的作用，防止形成的第一通孔暴露出金属栅结构的表面；另外，所述遮盖层在刻蚀第一通孔的过程中可以作为停止层防止金属栅结构表面产生损伤；另外本发明的方法不会改变形成金属栅结构时和形成金属栅结构之前的工艺，因而无需改变金属栅结构时和形成金属栅结构之前的工艺窗口，工艺简单，节省了成本。
进一步，侧墙和遮盖层的材料与第一介质层和第二介质层的材料不相同，在形成第一通孔的过程中，第一介质层和第二介质层的材料相对于侧墙和遮盖层的材料具有高的刻蚀选择比，即使在第一通孔发生部分偏移的情况下，所述侧墙和遮盖层能防止形成的第一通孔暴露出金属栅结构的顶部表面和上部的侧壁表面，有利于防止桥接现象的产生。
附图说明
图1～图10为本发明实施例半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术所言，现有金属栅极的制作工艺的稳定性和可靠性仍有待提高，比如随着特征尺寸的不断减小，在形成第一通孔的过程中，光刻套刻工艺容易产生偏移，使得形成的第一通孔的实际位置与设计位置存在偏差，比如形成的第一通孔可能会同时暴露出源区(或者漏区)表面与金属栅电极的顶部表面边缘区域，在第一通孔中形成第一插塞后，第一插塞会使得金属栅电极与源区(或者漏区)发生桥接；另外在刻蚀第一通孔和第二通孔时，由于第一通孔和第二通孔的深度不一样，在刻蚀过程中，第二通孔会先暴露出金属栅电极的表面，继续刻蚀第一介质层形成第一通孔时，刻蚀过程对金属栅电极的表面会产生损伤。
为此，本发明提供了一种半导体结构及其形成方法，在形成金属栅结构之后，形成覆盖所述金属栅结构顶部表面的遮盖层，然后以所述遮盖层和栅极和金属栅结构为掩膜，回刻蚀去除部分厚度的第一介质层，接着在遮盖层的侧壁表面上和回刻蚀后的部分第一介质层表面上形成侧墙，侧墙的材料与第一介质层的材料不相同，并且侧墙和遮盖层将金属栅结构的顶部和部分侧墙包围，在形成第二介质层后，在第一介质层和第二介质层中形成第一通孔时，即使第一通孔的位置向金属栅结构的位置发生偏移，侧墙(和遮盖层)在刻蚀的过程中也会起到刻蚀阻挡的作用，防止形成的第一通孔暴露出金属栅结构的表面；另外，所述遮盖层在刻蚀第一通孔的过程中可以防止金属栅结构表面产生损伤；另外本发明的方法不会改变形成金属栅结构时和形成金属栅结构之前的工艺，因而无需改变金属栅结构时和形成金属栅结构之前的工艺窗口，工艺简单，节省了成本。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1～图10为本发明实施例半导体结构的形成过程的结构示意图。
参考图1，提供半导体衬底200，在所述半导体衬底200上形成伪栅202。
所述半导体衬底200的材料为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。所述半导体衬底200还可以根据设计需求注入一定的掺杂离子以改变电学参数。
在所述半导体衬底200内还形成有浅沟槽隔离结构201，所述浅沟槽隔离结构201用于隔离相邻的有源区，防止不同有源区上形成的晶体管之间电学连接。
所述浅沟槽隔离结构201可以单层或多层(≥2层)堆叠结构。在一实施例中，所述浅沟槽隔离结构201为单层结构时，所述浅沟槽隔离结构201的材料可以为氧化硅、氮化硅、氮氧化硅其中的一种或几种。在一实施例中，所述浅沟槽隔离结构为双层堆叠结构，包括衬垫氧化层和位于衬垫氧化层上的填充层。
所述伪栅202作为后续形成金属栅结构的牺牲层，伪栅202的数量至少为1个，所述伪栅202的材料为多晶硅或无定形碳或其他合适的材料，伪栅202的形成过程为：在所述半导体衬底200上形成伪栅材料层；在所述伪栅材料层上形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀所述伪栅材料层，在所述半导体衬底200上伪栅202。
伪栅202和半导体衬底200之间还可以形成氧化硅层。
所述伪栅202的两侧侧壁上还形成有侧墙，所述侧墙可以为单层或多层(≥2层)堆叠结构。
在一实施例中，所述侧墙203为双层堆叠结构，包括位于伪栅202侧壁表面上的偏移侧墙和位于偏移侧墙上的主侧墙。
所述偏移侧墙的材料为氧化硅或替他合适的材料，偏移侧墙的形成工艺为热氧化或沉积工艺，所述主侧墙的材料为氮化硅，形成工艺为沉积和刻蚀工艺。
在形成偏移侧墙后，还包括：以所述伪栅和偏移侧墙为掩膜，对所述半导体衬底进行第一离子注入，在所述伪栅202和偏移侧墙两侧的半导体衬底上形成浅掺杂区。
在形成浅掺杂区后，在所述偏移侧墙的表面上形成主侧墙，所述主侧墙的形成过程为：形成覆盖所述伪栅202、偏移侧墙和半导体衬底200表面的侧墙材料层；无掩膜刻蚀所述侧墙材料层，在偏移侧墙表面形成主侧墙。所述主侧墙可以为单层或多层堆叠结构。
在形成主侧墙后，还包括：以所述主侧墙和伪栅202为掩膜，进行第二离子注入，在伪栅202和主侧墙两侧的半导体衬底200内形成深掺杂区，所述深掺杂区和浅掺杂区构成晶体管的源区或漏区。
所述第一离子注入和第二离子注入注入的杂质离子的类型相同，所述杂质离子包括N型杂质离子和P型杂质离子，所述N型杂质离子为磷离子、砷离子或锑离子，所述P型杂质离子为硼离子、镓离子或铟离子。所述第一离子注入和第二离子注入注入杂质离子的类型根据待形成的晶体管的类型进行选择，当待形成的晶体管为N型晶体管时，第一离子注入和第二离子注入的杂质离子为N型的杂质离子，当待形成的晶体管为P型晶体管时，第一离子注入和第二离子注入的杂质离子为P型的杂质离子。
在本发明的其他实施例中，在形成伪栅202和侧墙203后，还可以以所述伪栅202和侧墙203为掩膜，刻蚀所述半导体衬底200，在所述伪栅202和侧墙203两侧的半导体衬底200内形成沟槽；然后在沟槽中填充应力层，形成应力源区和应力漏区。所述应力层的材料为硅锗或碳化硅。
在本发明的其他实施例中，可以先在半导体衬底上形成高K栅介质层；然后在高K栅介质层上形成伪栅；后续去除伪栅后，在伪栅对应的位置形成金属栅电极。
参考图2和图3，在所述半导体衬底200上形成有第一介质层205，所述第一介质层205的表面与伪栅202的顶部表面齐平。
本实施例中，在形成第一介质层205之前，还可以形成覆盖所述伪栅202、侧墙203以及半导体衬底200表面的刻蚀停止层204。
所述第一介质层205的形成过程为：在刻蚀停止层204上形成第一介质材料层；采用化学机械研磨工艺平坦化所述第一介质层和刻蚀停止层，以伪栅202的表面为停止层，形成第一介质层205。
所述第一介质层205的材料为氧化硅。
参考图4，去除所述伪栅202(参考图3)，形成凹槽；在所述凹槽中形成金属栅结构208。
去除所述伪栅采用湿法刻蚀、干法刻蚀、或者湿法刻蚀和干法刻蚀相结合的工艺。本实施例中，采用湿法刻蚀去除所述伪栅，湿法刻蚀采用的溶液为KOH或TMAH(四甲基氢氧化铵)或NH3.H2O。
所述金属栅结构208的形成过程为：在凹槽的侧壁和底部表面以及第一介质层表面形成高K栅介质材料层；在高K栅介质材料层上形成金属层，所述金属层填充满凹槽；去除第一介质层表面上的金属层和高K栅介质材料层，在凹槽的侧壁和底部表面形成高K栅介质层206，在高K栅介质层206上形成金属栅电极207。
所述高K栅介质层206可以为HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO等，所述金属栅电极207可以为W、Al、Cu、Ti、Ag、Au、Pt或Ni等。
在本发明的其他实施例中，所述金属栅电极和高K栅介质层之间还可以形成功函数层，所述功函数层用于调节形成的晶体管的功函数。
在一实施例中，所述功函数层的材料为Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN中的一种或几种，或者也可以为其他合适的功函数调节材料。
参考图5，形成覆盖所述金属栅结构208顶部表面的遮盖层209。
所述遮盖层209一方面在后续形成侧墙时用于控制侧墙的高度以及减小采用无掩膜刻蚀工艺形成侧墙的工艺难度；在后续通过刻蚀工艺同时形成第一通孔和第二通孔时，所述遮盖层209作为在金属栅结构208上的第二介质层中形成第二通孔的作为停止层，防止继续刻蚀第一介质层形成第一通孔的刻蚀过程对金属栅结构208表面的损伤；所述遮盖层209还可以与后续形成的侧墙构成保护层，将金属栅结构208的顶部表面和上部分侧壁表面覆盖，后续在第一介质层和第二介质层中形成第一通孔时，即使套刻发生偏移，遮盖层209和侧墙也能防止形成的第一通孔暴露出金属栅结构顶部边缘的表面。
所述遮盖层209的材料与第一介质层205和后续形成的第二介质层的材料不相同。所述遮盖层209可以为单层或多层(≥2层)堆叠结构。
在一实施例中，所述遮盖层209的材料为氮化硅、氮氧化硅、氮碳化硅或碳化硅中的一种或几种，所述遮盖层209的厚度为100A～300A(埃)。
所述遮盖层209的宽度大于金属栅结构208的宽度。本实施例中，所述遮盖层除了覆盖金属栅结构208的表面外，还覆盖侧墙203的顶部表面，以及与侧墙203接触的部分第一介质层205的表面。
参考图6，以所述遮盖层209为掩膜，回刻蚀去除部分厚度的第一介质层205。
去除部分厚度的第一介质层205的目的是便于后续侧墙的形成。
所述第一介质层205被回刻蚀的厚度为200～500A。
本实施例中，回刻蚀去除部分厚度的第一介质层205后，边缘的遮盖层209底部的部分介质层得以保留。
参考图7，在遮盖层209的侧壁表面上和回刻蚀后的部分第一介质层205表面上形成侧墙210，且所述侧墙210的材料与第一介质层材料不相同。
所述侧墙210的形成过程为：形成覆盖所述遮盖层209和刻蚀后的第一介质层205表面的侧墙材料层；无掩膜刻蚀所述侧墙材料层209，在遮盖层209的侧壁表面上和回刻蚀后的部分第一介质层205表面上形成侧墙210。
所述无掩膜刻蚀工艺为等离子刻蚀工艺。
所述侧墙210的宽度50～150A。所述侧墙210的材料为氮化硅、氮氧化硅、氮碳化硅或碳化硅或其他合适的材料。本实施例中，所述侧墙210的材料为氮化硅。
参考图8，形成覆盖所述遮盖层209、侧墙210和回刻蚀后的第一介质层205表面的第二介质层212。
所述第二介质层212的材料为氧化硅或其他合适的介质材料。
参考图9，刻蚀所述第二介质层212和第一介质层205以及刻蚀停止层204，形成暴露出源区或漏区的第一通孔213。
刻蚀所述第二介质层212和第一介质层205采用各向异性干法刻蚀工艺。所述各向异性的干法刻蚀工艺为等离子体刻蚀工艺。由于侧墙210和遮盖层209的材料与第一介质层205和第二介质层212的材料不相同，在形成第一通孔213的过程中，第一介质层205和第二介质层212的材料相对于侧墙210和遮盖层209的材料具有高的刻蚀选择比，即使在第一通孔213发生部分偏移的情况下，所述侧墙210和遮盖层209能防止形成的第一通孔213暴露出金属栅结构的顶部表面和上部的侧壁表面，有利于防止桥接现象的产生。
本实施例中，所述第一通孔213暴露出侧墙210的表面。
在形成第一通孔213同时，可以同时刻蚀金属栅结构208上的第二介质层和遮盖层209，在第二介质层212和遮盖层209中形成暴露出金属栅结构208表面的第二通孔214。
参考图10，在第一通孔213(参考图9)中填充金属，形成第一插塞215。
所述第一插塞215的形成过程为：形成填充满第一通孔并覆盖第二介质层205表面金属层；平坦化去除第二介质层205表面的金属层，在第一通孔中形成第一插塞215。
所述第一插塞215的材料为W、Al等。
在形成第一插塞215的同时，在第二通孔214(参考图9)中形成第二插塞216。
上述方法形成的半导体结构，请参考图10，包括：
半导体衬底200，位于半导体衬底200上的金属栅结构208，金金属栅结构208两侧的半导体衬底内形成有晶体管的源区和漏区；
覆盖所述半导体衬底200和金属栅结构208的第一介质层205，所述第一介质层205的表面低于金属栅结构208的顶部表面；
位于所述金属栅结构208顶部表面上的遮盖层209；
位于遮盖层209侧壁表面和第一介质层205部分表面上的侧墙210，且所述侧墙210的材料与第一介质层205材料不相同；
覆盖所述遮盖层209、侧墙210和第一介质层205表面的第二介质层212；
位于第二介质层212和第一介质层210中暴露出源区或漏区的第一通孔；
填充第一通孔的第一插塞215。
具体的，所述遮盖层209的宽度大于金属栅结构208的宽度。
所述第一介质层205低于金属栅结构208顶部表面的高度为200～500A。
所述侧墙210的宽度50～150A。
所述第一介质层205的材料为氧化硅或者低K介质材料，所述侧墙210和遮盖层209的材料为氮化硅、氮氧化硅、氮碳化硅或碳化硅。
所述第一通孔暴露出侧墙210的表面。
需要说明的是，关于半导体结构的其他限定和描述请参考前述半导体结构形成过程部分现有的限定和描述，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有第一介质层，所述第一介质层中形成有金属栅结构，金属栅结构的顶部表面与第一介质层的表面齐平，金属栅结构两侧的半导体衬底内形成有晶体管的源区和漏区；
形成覆盖所述金属栅结构顶部表面的遮盖层；
以所述遮盖层为掩膜，回刻蚀去除部分厚度的第一介质层；
在遮盖层的侧壁表面上和回刻蚀后的部分第一介质层表面上形成侧墙，所述侧墙和遮盖层将金属栅结构的顶部和部分侧墙包围，且侧墙和遮盖层的材料与第一介质层和第二介质层的材料不相同；
形成覆盖所述遮盖层、侧墙和回刻蚀后的第一介质层表面的第二介质层；
刻蚀所述第二介质层和第一介质层，形成暴露出源区或漏区的第一通孔，在形成第一通孔过程中，当第一通孔的位置向金属栅结构的位置发生偏移时，所述侧墙和遮盖层在刻蚀过程中能防止形成的第一通孔暴露出金属栅结构顶部边缘的表面；
在第一通孔中填充金属，形成第一插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述遮盖层的宽度大于金属栅结构的宽度。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层被回刻蚀的厚度为200～500A。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的形成过程为：形成覆盖所述遮盖层和回刻蚀后的第一介质层的侧墙材料层；无掩膜刻蚀所述侧墙材料层，在遮盖层的侧壁表面上和回刻蚀后的部分第一介质层表面上形成侧墙。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述侧墙的宽度为50～150A。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料为氧化硅或者低K介质材料，所述侧墙和遮盖层的材料为氮化硅、氮氧化硅、氮碳化硅或碳化硅。
7.如权利要求4所述的半导体结构的形成方法，其特征在于，无掩膜刻蚀为等离子体刻蚀工艺。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属栅结构包括高K栅介质层和位于高K栅介质层上的金属栅电极。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述金属栅结构的形成过程为：在所述半导体上形成伪栅；形成覆盖所述伪栅和半导体衬底的第一介质层，第一介质层的表面与伪栅的顶部表面齐平；去除所述伪栅，形成凹槽；在凹槽的侧壁和底部表面以及第一介质层表面形成高K栅介质材料层；在高K栅介质材料层上形成金属层，所述金属层填充满凹槽；去除第一介质层表面上的金属层和高K栅介质材料层，在凹槽的侧壁和底部表面形成高K栅介质层，在高K栅介质层上形成金属栅电极。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述伪栅的侧壁形成掩膜侧墙；以所述伪栅和掩膜侧墙为掩膜，对伪栅和掩膜侧墙两侧的半导体衬底进行离子注入，在伪栅和掩膜侧墙两侧的半导体衬底内形成源区和漏区。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成覆盖所述伪栅、掩膜侧墙和半导体衬底的刻蚀停止层；在刻蚀停止层上形成第一介质材料层；采用化学机械研磨工艺平坦化所述第一介质材料层，以伪栅的表面为停止层，形成第一介质层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一通孔暴露出侧墙的表面。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述第二介质层和第一介质层，形成第一通孔的同时，刻蚀所述第二介质层和遮盖层，在第二介质层和遮盖层中形成暴露出金属栅结构顶部表面的第二通孔；在第一通孔中填充金属，形成第一插塞的同时，在第二通孔中填充金属，形成第二插塞。
14.一种半导体结构，其特征在于，包括：
半导体衬底，位于半导体衬底上的金属栅结构，金属栅结构的顶部表面与靠近所述金属栅结构的部分第一介质层的表面齐平，金属栅结构两侧的半导体衬底内形成有晶体管的源区和漏区；
覆盖所述半导体衬底和金属栅结构的第一介质层，远离所述金属栅结构的部分第一介质层的表面低于金属栅结构的顶部表面；
位于所述金属栅结构顶部表面上的遮盖层，遮盖层的材料与第一介质层材料不相同；
位于遮盖层侧壁表面和第一介质层部分表面上的侧墙，且所述侧墙的材料与第一介质层材料不相同，所述侧墙和遮盖层将金属栅结构的顶部和部分侧墙包围，在形成第一通孔过程中，当第一通孔的位置向金属栅结构的位置发生偏移时，所述侧墙和遮盖层在刻蚀过程中能防止形成的第一通孔暴露出金属栅结构顶部边缘的表面；
覆盖所述遮盖层、侧墙和第一介质层表面的第二介质层；
位于第二介质层和第一介质层中暴露出源区或漏区的第一通孔；
填充第一通孔的第一插塞。
15.如权利要求14所述的半导体结构，其特征在于，所述遮盖层的宽度大于金属栅结构的宽度。
16.如权利要求14所述的半导体结构，其特征在于，所述第一介质层低于金属栅结构顶部表面的高度为200～500A。
17.如权利要求14所述的半导体结构，其特征在于，所述侧墙的宽度为50～150A。
18.如权利要求14所述的半导体结构，其特征在于，所述第一介质层的材料为氧化硅或者低K介质材料，所述侧墙和遮盖层的材料为氮化硅、氮氧化硅、氮碳化硅或碳化硅。
19.如权利要求14所述的半导体结构，其特征在于，所述第一通孔暴露出侧墙的表面。
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