CN106816472A - 半导体结构 - Google Patents

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Abstract

源极/漏极(S/D)结构包含外延成长的SiGe结构，其具有斜向晶面于凹陷的鳍状结构上，并与FinFET的通道部分相邻。第一Ge结构具有圆润表面，且外延成长于SiGe结构上。盖层形成于Ge结构的圆润表面上。盖层的组成可为Si。这种S/D结构具有较大的物理尺寸以提供较低的触电阻，并具有较大体积与较高浓度的Ge以施加更高的压缩应变至FinFET的通道部分。

Description

半导体结构
技术领域
本公开实施例涉及FinFET，更特别涉及其S/D结构。
背景技术
半导体结构与工艺上的许多发展，缩小了集成电路的尺寸并增加其效能。半导体结构近来的发展之一为导入FinFET的晶体管结构。本领域技术人员应理解，FinFET的电性效能受许多因素影响，包括用于鳍状物两侧上的源极区与漏极区的接点品质。
发明内容
本公开一实施例提供的半导体结构，包含第一外延的SiGe结构与晶体管通道区的第一端相邻，且第一外延的SiGe结构具有斜向晶面。第一外延的Ge结构位于第一外延的SiGe结构上，且第一外延的Ge结构具有圆润表面。第一盖层位于第一外延的Ge结构的圆润表面上。
附图说明
图1A为一些实施例中，半导体结构的透视图。
图1B为一些实施例中，晶体管的上视图。
图2A与图2B为一些实施例中，晶体管区的剖视图。
图3A与图3B为一些实施例中，形成掺杂的源极区与漏极区之后的晶体管区其剖视图。
图4为一实施例中，半导体装置结构的源极/漏极区的剖视图。
图5为一实施例中，半导体装置结构的源极/漏极区的剖视图。
图6为一实施例中，半导体装置结构的源极/漏极区的剖视图。
图7A与图7B为一些实施例中，形成掺杂的源极区与漏极区之后的晶体管区其剖视图。
图8为一实施例中，方法的流程图。
其中，附图标记说明如下：
H1、H2、H3、HT 厚度
hc、hd、hs、ht、H4、HF、HG、HSD 高度
HR 深度
L、LS 长度
r 近似半径
W、wc、wd、wt 宽度
W1 距离
100 半导体装置结构
102 基板
104 鳍状物
106 隔离结构
108 栅极结构
110S、110S' 源极区
110D、110D' 漏极区
111 间隔物
112 通道区
113 LDD区
115 栅极介电层
116 补偿间隔物层
117 栅极层
118 表面
120 硬掩模层
125 主要间隔物层
127 凹陷
131、132 切面
150 晶体管区
215 含硅材料
401 S/D结构
402 界面
404 SiGe核心
406 圆润的Ge结构
408 盖结构
502 区域
702 侧壁间隔物
702' 侧壁间隔物部分
800 方法
802、804、806、808、810、812、814 步骤
具体实施方式
下述内容提供的不同实施例或实例可实施本公开的不同结构。特定构件与排列的实施例是用以简化本公开而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多种例子中可重复标号，但这些重复仅用以简化与清楚说明，不代表不同实施例及/或设置之间具有相同标号的单元之间具有相同的对应关系。
此外，空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
此处所用的术语「FET」指的是场效晶体管。最常见的FET种类称为金属氧化物半导体场效晶体管(MOSFET)。公知的MOSFET具有平坦结构形成于基板如半导体晶片其平坦表面之中或之上。但现在发展的半导体工艺采用垂直结构的FET。
用语「FinFET」指的是形成于鳍状物上的FET，且鳍状物垂直于晶片的平坦表面。
S/D指的是源极及/或漏极接面，其形成FET的两个或四个末端。
此处所述的「外延层」指的是单晶半导体材料的层或结构。同样地，此处所述的「外延成长」指的是单晶半导体材料的层或结构。
此处所述的「高介电常数」指的是大于SiO2其介电常数的介电常数(比如大于3.9)。
此处所用的用语「垂直」指的是名义上垂直于基板表面。
概要
本公开多种实施例提供比公知FinFET工艺与结构更大体积与更高锗浓度的S/D应变源，以用于p型通道FinFET。较大体积的S/D区可提供较低的接触电阻。较高锗含量的S/D区可提供较大应变至FinFET的p型通道，进而提供较高空穴迁移率以改善晶体管的效能。
施加拉伸应力至n型通道的FET其通道部分，可增加n型通道FET的电子迁移率。同样地，施加压缩应力至p型通道的FET其通道部分，可增加p型通道FET的空穴迁移率。
在说明FinFET的S/D区的设计相关的实施例前，先说明FinFET的工艺例子。图1至图3提供FinFET的半导体装置于工艺的多种阶段中的附图。下述工艺仅用以举例，且许多步骤并未显示于附图中。
图1A是一些实施例中，半导体装置结构100的透视图。半导体装置结构100包含FinFET装置结构。半导体装置结构100包含基板102、多个鳍状物104、多个隔离结构106、以及栅极结构108位于每一鳍状物104上。栅极结构108可包含栅极介电层115、栅极层117、及/或一或多个额外层。硬掩模层120位于栅极层117上。硬掩模层120是用以图案化栅极结构，且图案化方法可为蚀刻。在一些实施例中，硬掩模层120的组成为介电材料如氧化硅。图1A是图案化(或形成)栅极结构之后的透视图。图1A仅显示单一的栅极结构，但额外的栅极结构(未图示，与前述的栅极结构108类似)可平行于图1A中的栅极结构108。
每一鳍状物104包含源极区110S与漏极区110D，其形成于鳍状物104之上、鳍状物104之中、及/或围绕鳍状物104。鳍状物104的通道区112位于栅极结构108下。鳍状物104的通道区112具有长度L(即栅极长度)与宽度W(即栅极宽度)，如图1A所示。在一些实施例中，长度L(即栅极长度)介于约10nm至约30nm之间。在一些实施例中，栅极的长度L介于约3nm至约10nm之间。在一些其他实施例中，宽度W(即栅极宽度)介于约10nm至约20nm之间。在一些其他实施例中，宽度W(即栅极宽度)介于约3nm至约10nm之间。在一些实施例中，栅极结构108自其上表面至其下表面之间的距离即栅极的高度HG，介于约50nm至约80nm之间。在一些实施例中，鳍状物104自隔离结构106的上表面至鳍状物104的上表面之间的距离即鳍状物104的高度HF，介于约35nm至约60nm之间。
基板102可为硅基板。在其他实施例中，基板102可包含另一半导体元素如锗；半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或碲化铟；半导体合金如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或上述的组合。在一实施例中，基板102为绝缘层上半导体(SOI)。
隔离结构106的组成可为介电材料如氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(FSG)、低介电常数的介电材料、及/或其他合适的绝缘材料。隔离结构106可为浅沟槽隔离(STI)结构。在一实施例中，隔离结构为STI结构，且其形成方法可为蚀刻沟槽于基板102中，将隔离材料填入沟槽后，再进行化学机械抛光(CMP)。隔离结构106及/或鳍状结构104可采用其他工艺技术。隔离结构106可包含多层结构，比如具有一或多层的衬垫层。
鳍状物104可提供主动区以形成一或多个装置。在一实施例中，晶体管装置的通道区112形成于鳍状物104中。鳍状物104可包含硅或另一半导体元素如锗；半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或碲化铟；半导体合金如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或上述的组合。鳍状物104的制作方法可采用合适工艺，其包含光微影与蚀刻等工艺。光微影工艺可包含形成光致抗蚀剂层于基板(如硅层)上，以图案曝光光致抗蚀剂、进行曝光后烘烤工艺、以及显影光致抗蚀剂以形成掩模单元(包含光致抗蚀剂)。掩模单元之后可在蚀刻工艺中保护基板的部分区域，且蚀刻工艺形成凹陷至隔离结构106中，以留下凸起的鳍状物。蚀刻形成凹陷的工艺可采用反应性离子蚀刻(RIE)及/或其他合适工艺。多种其他实施例的方法亦适用于形成鳍状物104于基板102上。
栅极结构108可包含栅极介电层115、栅极层117、及/或一或多个额外层。在一实施例中，栅极结构108为稀牲栅极结构以用于置换栅极工艺，之后将置换为金属栅极结构。在一实施例中，栅极结构108包含多晶硅层作为栅极层117。
在一实施例中，栅极结构108可为金属栅极结构。金属栅极结构可包含界面层、介电层、功函数层、填充金属层、及/或其他合适材料用于金属栅极结构。在其他实施例中，金属栅极结构108可进一步包含盖层、蚀刻停止层、及/或其他合适材料。界面层可包含介电材料如氧化硅(SiO2)或氮氧化硅(SiON)。界面介电层的形成方法可为化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)、及/或其他合适的形成工艺。
栅极结构108中的p型功函数金属可包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函数材料、或上述的组合。栅极结构108中的n型功函数金属可包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数材料、或上述的组合。功函数值与功函数层的材料组成有关，因此可选择功函数层的材料以调整其功函数值，使个别区域的装置可达所需的临界电压Vt。功函数层的沉积方法可为CVD、物理气相沉积(PVD)、及/或其他合适工艺。填充金属层可包含Al、W、Cu、及/或其他合适材料。填充金属层的形成方法可为CVD、PVD、电镀、及/或其他合适工艺。填充金属层可沉积于功函数层上，因此移除虚置闸结构后形成的沟槽或开口的剩余部分可填有填充金属层。
上述半导体装置结构100包含鳍状物104与栅极结构108。半导体装置结构100需要额外工艺，以形成采用半导体装置结构100的晶体管的多种结构，比如轻掺杂漏极(LDD)区与掺杂的源极/漏极结构。LDD区位于间隔物下，且与通道区相邻。用语「LDD区」用以描述与源极与漏极区相邻的轻掺杂区。
图1B是一些实施例中，形成于图1A的鳍状物104之一者的晶体管区150其上视图，且上视图的平面与隔离结构106的上表面118等高。晶体管区150包含掺杂的源极区110S'与掺杂的漏极区110D'，上述两者的剖面分别与图1A的表面118中掺杂的源极区110S与掺杂的漏极区110D的剖面相同。
如图1A所示，晶体管区150亦包含通道区112，其为部分的鳍状物104，且栅极结构108包围晶体管区150的三侧上。通道区112具有长度L(即栅极长度)与宽度W(即栅极宽度)。晶体管区150亦包含栅极介电层115与栅极层117。图1B显示LDD区113位于源极区110S与通道区112之间，以及位于漏极区110D与通道区112之间。LDD区具有宽度W与长度LS，其由间隔物111的宽度所定义。图1B以虚线表示另一栅极结构108。其他栅极结构已描述如上，其与栅极结构108平行并类似，但未显示于图1A中。在一些实施例中，长度LS介于约5nm至约10nm之间。
图2A与图2B是一些实施例中，形成凹陷127后的晶体管区域150的剖视图。在使p型通道装置的源极区与漏极区凹陷前，可先采用光微影工艺覆盖基板102上的其他区(如n型装置区)，比如以光致抗蚀剂避免蚀刻其他区。如此一来，在蚀刻工艺之后与下个步骤之前需移除光致抗蚀剂。之后可进行额外清洁工艺，以确保没有光致抗蚀剂残留于基板上。
图2A是一些实施例中，沿着图1A中切面131的两个相邻的栅极结构108。如前所述，额外的栅极结构与图1A所示的栅极结构108平行且类似。图2A显示形成于鳍状物104上两相邻的栅极结构108之间隔有凹陷127，且凹陷127的形成方法为蚀刻图1A的源极区110S与漏极区110D。为简化说明，图示中的凹陷127为凹陷的漏极区110D。每一栅极结构108包含栅极层117与栅极介电层115。在一些实施例中，硬掩模层120形成于栅极层117上。硬掩模层120用于辅助图案化栅极结构108。在一些实施例中，硬掩模层120的厚度H1介于约70nm至约100nm之间。栅极层117的厚度H2介于约80nm至约100nm之间。栅极介电层115的厚度H3介于约2nm至约5nm之间。图2A中通道的长度L，与栅极结构108的栅极层117的宽度相同。图2A中的通道区112直接位于栅极结构下108。隔离区106具有表面118。
图2A亦显示与栅极结构108相邻的间隔物111。在一些实施例中，间隔物111包含补偿间隔物层116与主要间隔物层125。相邻的栅极结构108之间具有凹陷127。低于隔离结构106其表面118的凹陷127的深度HR，介于约10nm至约20nm之间。凹陷127的底部可具有棱角或圆润的形状。
图2B是一些实施例中，沿着图1A的切面132的晶体管区150其剖视图。图2B显示两相邻的凹陷的鳍状物104其凹陷127，且鳍状物104之间隔有隔离结构106。两凹陷的鳍状物104各自具有隔离结构106于其两侧上。鳍状物104各自具有一部分凸起于相邻的隔离结构106的表面118上。在一些实施例中，两相邻凹陷127之间的距离W1介于约10nm至约20nm之间。
一些实施例形成凹陷127后，沉积外延材料于凹陷127中，以形成掺杂的源极区110S'与掺杂的漏极区110D'。掺杂的源极区110S'与掺杂的漏极区110D'紧邻LDD区113，即LDD区113位于通道区112与掺杂的源极区110S'(或掺杂的漏极区110D')之间。掺杂于掺杂的源极区110S'与掺杂的漏极区110D'中的掺质，可通过回火扩散至LDD区113中。为掺杂LDD区113，掺杂的源极区110S'与掺杂的漏极区110D'的掺杂浓度需高于LDD区113所需的掺质浓度。举例来说，若LDD区113中的p型掺质的等级或浓度大于或等于约1E20原子/cm3，则掺杂的源极区110S'与掺杂的漏极区110D'的掺质浓度需大于或等于约3E20原子/cm3。
在一些实施例中，填入凹陷127以形成掺杂的源极区110S'与掺杂的漏极区110D'的外延材料，含硅材料215。在一些实施例中，外延成长的含硅材料215其形成方法，可为外延成长与部分蚀刻工艺，上述工艺至少重复一次，即所谓的循环沉积-蚀刻(CDE)工艺。
在一些实施例中，含硅材料215的沉积方法，可包含临场掺杂含硅材料215。举例来说，形成n型晶体管可采用n型掺杂的前驱物，比如磷化氢(PH3)及/或其他n型掺杂的前驱物。通过临场掺杂工艺，含硅材料215的掺质可控制在所需浓度(或等级)。在一些实施例中，含硅材料215可为n型掺杂的硅层，其掺杂磷如Si:P。在一些实施例中，含硅材料215可为n型掺杂的硅层，其掺杂磷与碳如Si:CP。碳可阻碍磷自含硅材料215向外扩散。在一些实施例中，碳掺质的浓度介于约0.1原子％至约5原子％。其他型态的多种掺质亦可用于形成p型通道的晶体管，如本领域技术人员所知。
在一些实施例中，含硅材料215的形成方法可为化学气相沉积(CVD)如低压CVD(LPCVD)、原子层CVD(ALCVD)、超真空CVD(UHVCVD)、减压CVD(RPCVD)、或任何合适的CVD；原子束外延(MBE)工艺、任何合适的外延工艺、或上述的任何组合。
凹陷127中的含硅材料215为外延材料。外延工艺形成含硅材料的外延薄层于凹陷127中，并形成非晶的含硅材料于非结晶的表面上。蚀刻或部分蚀刻工艺移除凹陷127中非晶的含硅材料，与部分的含硅材料。保留的含硅材料215形成于每一凹陷127中。
在一些实施例中，蚀刻工艺可采用蚀刻气体如氯化氢(HCl)、氯气(Cl2)、其他合适的蚀刻气体、及/或上述的任何组合。蚀刻工艺移除非晶表面上的非晶含硅材料的速率，高于移除外延的含硅材料215的速率。如此一来，CDE后只保留外延膜于基板表面上。外延沉积与部分蚀刻工艺可重复多次直到所需的厚度。如此一来，上述重复的沉积/部分蚀刻工艺又称作循环沉积-蚀刻(CDE)工艺。
图3A与图3B是一些实施例中，以前述的CDE工艺形成的掺杂的漏极区110D'其剖视图。外延硅的成长速率取决于结晶方向。在最密堆积的{111}面上的成长速率较慢。掺杂的漏极区110D'是由掺杂的含硅材料215所组成，此材料亦形成掺杂的源极区110S'(未图示于图3A与图3B中)。在一些实施例中，外延的含硅材料215其总厚度HT介于约40nm至约50nm之间。在一些实施例中，掺杂的漏极区110D'自通道区112与栅极介电层115之间的表面216起算的高度(或厚度)H4，介于约2nm至约10nm之间。在一些实施例中，掺杂的漏极区110D'自表面118起算的高度(或厚度)HSD，界于约35nm至约45nm之间。在一些实施例中，相邻的掺杂的漏极区110D'之间最短的距离W1，介于约5nm至约20nm之间。掺杂的源极区110S'与掺杂的漏极区110D'类似，即上述掺杂的漏极区110D'的尺寸亦可用于掺杂的源极区110S'。
掺杂的含硅材料215可为一般的硅锗(SiGe)。这些SiGe结构具有一些缺点。举例来说，为了使S/D末端连接至集成电路其他部分，接点形成于S/D末端与金属内连线(位于较上层上)之间。硅锗结构作为结构接点时，具有高接触电阻。此外，为了提供较高的压缩应力于晶体管的通道上，需增加硅锗结构中的锗含量。然而较高的锗含量更易形成晶面轮廓于FinFET结构中，反而降低了所需的较高锗含量。
图4是一实施例中，采用SiGe与锗成长的S/D结构。图4为越过S/D结构401的一对鳍状物的剖视图，其朝着晶体管通道区的方向(比如FinFET的鳍状物朝纸面内或纸面外的方向)。图示的S/D结构401形成于凹陷的鳍状物104上，并位于隔离结构106之间。在一实施例中，界面402可提供SiGe核心404外延成长的单晶表面。在一实施例中，界面402低于隔离结构106的上表面，如图所示。在另一实施例中，界面402高于隔离结构106的上表面。SiGe核心404具有斜向的平坦晶面，因为沿着结晶平面的外延成长效果较好。S/D结构401中每一外延成长材料的剖视形状并非用以局限本公开。在一实施例中，S/D结构401在较早的制作流程中，即取代含硅材料215。
在一实施例中，圆润的Ge结构406位于SiGe核心404上。位于SiGe核心404上的圆润的Ge结构406，通常(但非必需)以循环沉积蚀刻工艺形成。重复沉积与蚀刻的循环所形成的Ge结构，具有更圆润的轮廓如图所示。值得注意的是，Ge结构不需为完美的圆形，实际的剖面轮廓可有多种形状。盖结构408位于圆润的Ge结构406上。盖结构408可包含Si或SiGe。在一实施例中，盖结构包含较低浓度的Ge(与Si相较)。盖结构408可保护下方的SiGe不受后续工艺影响。盖结构408亦可保护下方的SiGe不受环境(比如氧化或湿气)影响。盖结构408亦可用以形成较佳的欧姆接点，以搭配电性连接至S/D结构401的金属。
在一实施例中，S/D结构401的设置有利于提供比公知结构更低接触电阻与更大体积的Ge。较大体积的Ge可沿着鳍状物，施加更大的压缩应力至相邻的晶体管通道。
在一例中，SiGe核心404的锗含量介于约20％至50％之间。Ge结构406可为纯锗，或包含高比例的锗(与硅相较)。举例来说，Ge结构406包含的锗可介于约50％至约100％，其余部分可为硅。盖结构408包含的锗可介于约0％至约30％，其余部分可为硅。
图5是一实施例中，另一型态的S/D结构401。在一实施例中，S/D结构401靠得够近，因此相邻的S/D结构401之间的盖层408将相连于区域502。区域502的厚度取决于S/D结构401有多靠近，以及盖层408自栅极结构406延伸的距离有多远。在一实施例中，区域502具有实质上平坦的表面相连，且相连的角度介于约15度至约75度之间。在另一实施例中，区域502包含弧状或圆润的表面。在一实施例中，SiGe核心404或盖结构406的结构的任何角度可为圆润状。
图6是S/D结构401其多种构件的尺寸。在一实施例中，SiGe核心404的高度hd介于约10nm至约25nm之间。在一实施例中，SiGe核心404的宽度wd介于约10nm至约20nm之间。在一实施例中，Ge结构406的近似半径r介于约10nm至约20nm之间。在另一实施例中，Ge结构406的近似半径r介于约13nm至约15nm之间。在一实施例中，盖结构408的高度hc介于约40nm至约60nm之间。在一实施例中，盖结构408的宽度wc介于约30nm至约45nm之间。在一实施例中，盖结构408的平坦上表面的宽度wt介于约2nm至约10nm之间。在一实施例中，盖结构408延伸于Ge结构406上的高度ht介于约5nm至约20nm之间。在另一实施例中，盖结构408延伸于Ge结构406上的高度ht介于约9nm至约11nm之间。在一实施例中，SiGe核心404的角度介于约40度至约60度之间。在一实施例中，盖结构408的角度介于约40度至约60度之间。
在另一实施例中，图7A与图7B分别为切面131与132的剖视图。这些剖视图可沿着与第3A-3B图相同的切面。如图7A所示，栅极结构形成于通道区112上。在一实施例中，栅极结构包含栅极介电层115、栅极层117、硬掩模层120、与侧壁间隔物702。栅极介电层115、栅极层117、硬掩模层120已搭配第1与2A图说明如上。
侧壁间隔物702包含一或多层的绝缘材料形成于栅极结构的侧壁上。在一实施例中，侧壁间隔物702包含氮化硅。其他材料如二氧化硅或高介电常数的介电物亦可用于侧壁间隔物702。侧壁间隔物702的形成方法可为回蚀刻毯覆性沉积的材料，沿着结构侧壁保留的材料即侧壁间隔物。在一实施例中，在形成凹陷(用以填入S/D区)的蚀刻工艺中，侧壁间隔物702可保护通道区112与其轻掺杂区。
图7A亦显示S/D区如何靠近通道区112的两侧，包含成长SiGe核心404、接着形成Ge结构406、以及接着形成盖结构408。在一实施例中，隔离结构106用以分隔相邻的FinFET装置。虽然等向蚀刻可用以形成图7A中S/D区的凹陷，但非等向蚀刻亦可用于形成凹陷。
图7B是一实施例中，穿过图7A中S/D区之一者的剖视图。此附图与图4类似，差别在于S/D区包含侧壁间隔物部分702'。在一实施例形成侧壁间隔物702的回蚀刻工艺中，沿着隔离结构106的鳍状物104其较下部分的侧壁保留侧壁间隔物702'。回蚀刻工艺移除沿着鳍状物104的上表面与主要侧壁的绝缘材料，只保留侧壁间隔物部分702'于S/D区中。在一实施例中，侧壁间隔物702'将引导SiGe核心404的成长，并影响其成长的轮廓。在一实施例中，侧壁间隔物部分702'的高度hs介于约5nm至约20nm之间。在另一实施例中，侧壁间隔物部分702'的高度hs与通道区112的高度hf之间的比例介于约0.1％至约0.4％之间。
在一实施例中，图8是方法800的流程图，其形成的S/D结构比公知的S/D结构具有更低接触电阻，并诱导较大应变于相邻的晶体管通道。其他工艺步骤可进行于方法700的多种步骤之间，不过在此不赘述以清楚说明。
方法800由半导体基板开始。举例来说，半导体基板为基体Si晶片。其他实施例可采用其他半导体材料。方法800包含步骤802，图案化半导体基板以形成鳍状物。鳍状物垂直于基板表面。鳍状物可为矩形，或具有斜向部分。鳍状物的形成方法可采用多种干蚀刻技术如反应性离子蚀刻或感应式耦合等离子体蚀刻。
方法800接着进行步骤804，形成栅极堆叠于鳍状物上，且栅极堆叠具有第一侧壁与第二侧壁。形成栅极堆叠的方法可包括形成栅极介电物于鳍状物上、接着形成栅极于栅极介电物上。栅极介电物可包含二氧化硅、氮化硅、或高介电常数的介电材料。栅极可包含多种金属与金属合金层的堆叠，或多晶硅层。
方法800接着进行步骤806，形成第一侧壁间隔物与第一侧壁相邻，并形成第二侧壁间隔物与第二侧壁相邻。第一侧壁间隔物与第二侧壁间隔物可同时形成，其形成方法可为回蚀刻工艺。
为了制备半导体基板的S/D结构，需移除与侧壁间隔物相邻的部分鳍状物。因此方法800接着进行步骤808以露出部分鳍状物。露出的部分鳍状物，即栅极堆叠或侧壁间隔物未覆盖的部分鳍状物。由于栅极堆叠与侧壁间隔物作为掩模材料，可保护其下的鳍状物不受步骤808蚀刻。蚀刻工艺可持续至部分的鳍状物凹陷至低于邻近的隔离材料。在一实施例中，露出的凹陷界面可作为晶核位点，之后用于外延成长含硅材料。
方法800接着进行步骤810，成长SiGe于凹陷的界面上，以形成钻石形状的结构于每一凹陷的界面上。SiGe的外延成长为选择性外延成长，其温度介于约500至约700之间，压力介于约10Torr至约100Torr之间，并采用HCl、SiH2Cl2(二氯硅烷)、SiH4(硅烷)、GeH4(锗烷)、B2H6(二硼烷)、与H2承载气体。在外延成长的SiGe材料中，锗含量可介于约20％至约50％之间。
方法800接着进行步骤812，外延成长Ge于每一钻石形状的SiGe结构上，以形成圆润的结构。在一些实施例中，圆润的Ge结构的形成方法为循环沉积蚀刻(CDE)工艺。CDE工艺通常包含交替的沉积与蚀刻循环于相同工艺腔室中，比如交替地将气体混合物通入工艺腔室中。举例来说，用于形成圆润Ge结构的CDE工艺可具有下列工艺参数：温度介于约300℃至约600℃之间，压力介于约10Torr至约500Torr之间，并采用SiH2Cl2、SiH4、GeH4、B2H6、与H2承载气体用于沉积；以及温度介于约300℃至约600℃之间，压力介于约10Torr至约500Torr之间，并采用HCl、GeH4、与H2承载气体用于蚀刻。
方法800还包括步骤814，形成盖层于每一圆润的Ge结构上。盖层的形成方法可为外延成长Si或SiGe于圆润的Ge结构上。上述圆润的Ge结构的形成方法为外延成长Ge。
此实施例中p型通道FinFET的S/D结构的优点之一在于，S/D结构的体积比公知p型通道FinFET的S/D结构更大，且不需改变布局设计。此实施例中第一金属层与p型通道FinFET的S/D结构之间的接点其布局设计，与第一金属层与n型通道FinFET的S/D结构之间的接点其布局设计相同。
在一实施例中，半导体结构包含第一外延的SiGe结构与晶体管通道区的第一端相邻，且第一外延的SiGe结构具有斜向晶面。第一外延的Ge结构位于第一外延的SiGe结构上，且第一外延的Ge结构具有圆润表面。第一盖层位于第一外延的Ge结构的圆润表面上。外延的SiGe结构、外延的Ge结构、与盖层一起形成S/D结构，设计以提供应变至FinFET的通道区。由于外延的Ge结构比单独SiGe的体积大，因此可比公知装置结构提供较低的接触电阻，并提供S/D的接点较大的接触面积。
在一实施例中，半导体结构还包括第二外延的SiGe结构与FinFET通道区的第二端相邻，且第二外延的SiGe结构具有斜向晶面。第二外延的Ge结构位于第二外延的SiGe结构上，且第二外延的Ge结构具有圆润表面。第二盖层位于第二外延的Ge结构的圆润表面上。
在一实施例中，半导体结构更包含鳍状物，且FinFET通道区位于鳍状物中。
在一实施例中，半导体结构的鳍状物位于基体硅晶片上。
在一实施例中，半导体结构的第一盖层包含Si。
在一实施例中，半导体结构还包括绝缘侧壁与第一外延的SiGe结构相邻，其中绝缘侧壁影响第一外延的SiGe结构的成长轮廓。
在一实施例中，半导体结构的第一外延的Ge结构具有介于50％至100％之间的Ge。
在一实施例中，半导体结构的第一外延的SiGe结构具有介于20％至50％之间的Ge。
在另一实施例中，用于FinFET的S/D结构的形成方法，包括：形成鳍状物于半导体基板上；形成栅极堆叠于鳍状物上，且栅极堆叠具有第一侧壁与第二侧壁；形成第一侧壁间隔物与第一侧壁相邻，以及形成第二侧壁间隔物与第二侧壁相邻；蚀刻栅极堆叠与侧壁间隔物未覆盖的部分鳍状物；外延成长SiGe于鳍状物的蚀刻部分上；以及外延成长Ge于外延成长的SiGe上，其中外延成长的SiGe具有斜向表面，而外延成长的Ge具有圆润的表面。
在一实施例中，上述方法还包括形成盖层于外延成长的Ge上。
在一实施例中，上述方法的外延成长的SiGe包含介于20％至50％之间的Ge。
在一实施例中，上述方法的外延成长的Ge包含介于50％至100％之间的Ge。
在一实施例中，上述方法形成第一侧壁间隔物与第二侧壁间隔物的步骤包括蚀刻绝缘材料，其中蚀刻步骤亦形成侧壁间隔物部分于鳍状物的侧壁上。
在又一实施例中，施加压缩应变至p型通道的FinFET其通道区的方法，包括：形成栅极堆叠于鳍状物上，且栅极堆叠具有第一侧壁与第二侧壁；沿着第一侧壁形成第一侧壁间隔物，并沿着第二侧壁形成第二侧壁间隔物；蚀刻栅极堆叠或侧壁间隔物未覆盖的部分鳍状物，以提供源极/漏极(S/D)基础结构；外延成长SiGe于S/D基础结构上，以形成钻石形状的结构于每一S/D基础结构上；外延成长Ge于每一钻石形状的结构上，以形成圆润结构；以及形成盖层于每一圆润结构上。
在一实施例中，上述方法中SiGe的钻石形状的结构的第一者与Ge的圆润结构的第一者一起成长于通道区的第一端，且SiGe的钻石形状的结构的第二者与Ge的圆润结构的第二者一起成长于通道区的第二端，以提供压缩应力至通道区。
在一实施例中，上述方法中形成栅极堆叠的步骤包括形成栅极介电物于鳍状物上，以及形成栅极于栅极介电物上。
在一实施例中，上述方法中的盖层包括Si。
在一实施例中，上述方法形成第一侧壁间隔物与第二侧壁间隔物的步骤，包括蚀刻绝缘材料，且此蚀刻步骤亦形成侧壁间隔物部分于鳍状物的侧壁上。
在一实施例中，上述方法中外延成长的SiGe包含介于20％至50％的Ge。
在一实施例中，上述方法中外延成长的Ge包含介于50％至100％的Ge。
可以理解的是，实施方式而非摘要是用以延伸说明权利要求。摘要部分并未说明本公开的所有例示性实施例，因此不应局限本公开与权利要求。
上述特定实施例的说明应完整的表达本公开的一般特性，因此本领域技术人员不需过度实验即可在不偏离本公开的一般概念下，调整及/或采用这些特定实施例的多种应用。如此一来，基于本公开的教示与指导，这些调整与应用均属本公开实施例的同位或范畴。应理解的是，本公开的术语或用语均为了教示与指导本领域技术人员，而非局限本公开。
本公开的范畴与幅度不应局限于任何上述实施例，而应依下述权利要求与其同位而定义。

Claims (1)

1.一种半导体结构，包括：
一第一外延的SiGe结构与一晶体管通道区的一第一端相邻，且该第一外延的SiGe结构具有斜向晶面；
一第一外延的Ge结构位于该第一外延的SiGe结构上，且该第一外延的Ge结构具有圆润表面；以及
一第一盖层位于该第一外延的Ge结构的圆润表面上。
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WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20170609

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