CN111785723B - 一种分栅式存储器的制造方法 - Google Patents

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Abstract

本发明提供一种分栅式存储器的制造方法，主要包括：提供一衬底，在所述衬底上自下而上依次形成氧化层、浮栅层、介质层、控制栅层和伪栅层；形成第一侧墙；形成一护层，所述护层覆盖所述沟槽的底部；以所述第一侧墙为掩膜，刻蚀所述护层、所述控制栅层至所述介质层的表面；形成第二侧墙；依次刻蚀所述介质层、所述浮栅层和所述氧化层至所述衬底的表面；形成第三侧墙；形成字线；形成第四侧墙。通过在刻蚀控制栅层之前先在控制栅层上形成一护层，使得在刻蚀控制栅层时增加了刻蚀时间，进而保证控制栅层能够被刻蚀完全的同时介质层不会被刻蚀穿，因此解决了由于控制栅层刻蚀不完全导致的分栅式存储器字线和控制栅之间产生漏电的问题。

Description

一种分栅式存储器的制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种分栅式存储器的制造方法。
背景技术
随机存储器(例如DRAM与SRAM)在使用过程中存在掉电后存储数据丢失的问题。
为了克服该问题，人们已经设计并开发了多种快闪存储器。基于浮栅概念的闪存由于具有较小的单元尺寸和良好的工作性能成为较为通用的快闪存储器。
快闪存储器包括两种基本结构：栅极叠层(stack gate)和分栅(split gate)结构。其中，栅极叠层快闪存储器包括：依次形成于半导体基片上的隧穿氧化物层、存储电子的浮置氮化硅层、控制氧化层、和控制电子存储和释放的控制栅极多晶硅层，即SONOS结构。
分栅式存储器包括：半导体基片，位于半导体基片上的耦合氧化层、浮栅层及浮栅氮化硅层，所述浮栅层中具有沟槽，所述沟槽内两侧具有侧墙，所述侧墙之间具有与所述半导体基片相连的源多晶硅层，所述浮栅的两侧还有控制擦除以及编程的字线。与栅极叠层存储器不同的是，分栅式存储器还在浮栅的一侧形成作为擦除栅极的多晶硅层(也即字线，字线作为控制栅)，在擦写性能上，分栅式存储器避免了栅极叠层式存储器的过度擦写问题。
图1A至图1I为现有技术中制造分栅式存储器的方法，具体如下：
首先，如图1A所示，提供一衬底110，在所述衬底110上自下而上依次形成氧化层120、浮栅层130、介质层140、控制栅层150和伪栅层160。
然后，如图1B所示，刻蚀所述伪栅层160并停止在所述控制栅层150上，以形成分立的伪栅极161，相邻所述伪栅极161之间的区域形成沟槽162。
接着，如图1C所示，形成第一侧墙170，所述第一侧墙170覆盖位于所述沟槽162内的所述伪栅极161的侧壁。
再接着，如图1D所示，以所述第一侧墙170为掩膜，刻蚀所述控制栅层150并停止在所述介质层140上。
之后，如图1E所示，形成第二侧墙180，所述第二侧墙180覆盖位于所述沟槽162内的所述控制栅层150的侧壁和所述第一侧墙170的底部。
然后，如图1F所示，以所述第二侧墙180为掩膜，依次刻蚀所述介质层140、所述浮栅层130和所述氧化层120并停止在所述衬底110上。
再然后，如图1G所示，形成第三侧墙190，所述第三侧墙190覆盖位于所述沟槽162内的所述氧化层120的侧壁、所述浮栅层130的侧壁、所述介质层140的侧壁和所述第二侧墙180的底部。
接着，如图1H所示，利用字线材料填充所述沟槽162，以形成字线200。
再接着，如图1I所示，去除所述伪栅极161，以及所述伪栅极161底部的所述控制栅层150、所述介质层140、所述浮栅层130和所述氧化层120，以暴露出所述衬底110的表面。
最后，如图1J所示，形成第四侧墙210，所述第四侧墙210覆盖所述氧化层120的侧壁、所述浮栅层130的侧壁、所述介质层140的侧壁、所述控制栅层150的侧壁和所述第一侧墙170的表面。
现有技术中，所述控制栅层150的厚度通常只有
Figure GDA0002665628680000021
左右，因此，刻蚀所述控制栅层150时，刻蚀时间通常较短(一般为3s)。如果点火没有成功，就会导致所述控制栅层150的刻蚀不完全，进而会导致分栅式存储器字线和控制栅之间产生漏电。而假若增加刻蚀时间，又会刻蚀穿介质层，导致控制栅层和介质层的侧壁形貌很差，进而影响产品良率。
发明内容
本发明的目的在于提供一种分栅式存储器的制造方法，以解决分栅式存储器中由于控制栅刻蚀不完全导致的分栅式存储器字线和控制栅之间产生漏电的问题。
为解决上述技术问题，本发明提供一种分栅式存储器的制造方法，所述分栅式存储器的制造方法包括：
提供一衬底，在所述衬底上自下而上依次形成氧化层、浮栅层、介质层、控制栅层和伪栅层；
刻蚀所述伪栅层并停止在所述控制栅层上，以形成分立的伪栅极，相邻所述伪栅极之间的区域形成沟槽；
形成第一侧墙，所述第一侧墙覆盖位于所述沟槽内的所述伪栅极的侧壁；
形成一护层，所述护层覆盖所述沟槽的底部；
以所述第一侧墙为掩膜，刻蚀所述护层和所述控制栅层并停止在所述介质层上；
形成第二侧墙，所述第二侧墙覆盖位于所述沟槽内的所述控制栅层的侧壁和所述第一侧墙的底部；
以所述第二侧墙为掩膜，依次刻蚀所述介质层、所述浮栅层和所述氧化层并停止在所述衬底上；
形成第三侧墙，所述第三侧墙覆盖位于所述沟槽内的所述氧化层的侧壁、所述浮栅层的侧壁、所述介质层的侧壁和所述第二侧墙的底部；
利用字线材料填充所述沟槽，以形成字线；
去除所述伪栅极，以及所述伪栅极底部的所述控制栅层、所述介质层、所述浮栅层和所述氧化层，以暴露出所述衬底的表面；
形成第四侧墙，所述第四侧墙覆盖所述氧化层的侧壁、所述浮栅层的侧壁、所述介质层的侧壁、所述控制栅层的侧壁和所述第一侧墙的表面。
可选的，在所述的分栅式存储器的制造方法中，所述介质层为氧化物-氮化物-氧化物层。
可选的，在所述的分栅式存储器的制造方法中，形成所述护层的方法包括：利用快速加热氧化工艺，在所述沟槽的底部所暴露出的所述控制栅层上形成所述护层。
可选的，在所述的分栅式存储器的制造方法中，所述护层为氧化层。
可选的，在所述的分栅式存储器的制造方法中，采用干法刻蚀工艺刻蚀所述护层和所述控制栅层至所述介质层的表面。
可选的，在所述的分栅式存储器的制造方法中，刻蚀所述护层和所述控制栅层至所述介质层的表面的时间为：5～7秒。
可选的，在所述的分栅式存储器的制造方法中，所述护层的厚度为：
Figure GDA0002665628680000041
可选的，在所述的分栅式存储器的制造方法中，采用湿法刻蚀工艺刻蚀所述介质层至所述浮栅层的表面。
可选的，在所述的分栅式存储器的制造方法中，形成所述字线的方法包括：利用字线材料填充所述第二沟槽，以形成字线材料层；对所述字线材料层进行平坦化，以形成字线。
可选的，在所述的分栅式存储器的制造方法中，在形成所述第四侧墙之后，所述分栅式存储器的制造方法还包括：对所述第四侧墙外侧暴露的所述衬底进行离子注入，以形成源区和漏区。
本发明提供一种分栅式存储器的制造方法，通过在刻蚀控制栅层之前先在控制栅层上形成一护层，使得在刻蚀控制栅层时由于要将护层一并刻蚀去除，便需要增加刻蚀时间，而由于增长了刻蚀时间，便可以保证刻蚀点火的顺利，进而保证控制栅层能够被刻蚀完全；同时由于增加了护层，也会保证在增加了刻蚀时间的同时控制栅层下方的介质层不会被刻蚀穿。如此一来，通过增加刻蚀时间保证了将控制栅层刻蚀完全，同时由于增加了护层使得控制栅层下方的介质层不会被刻蚀穿，保障了控制栅层和介质层的侧壁形貌，因此，解决了由于控制栅层刻蚀不完全导致的分栅式存储器字线和控制栅之间产生漏电的问题。
附图说明
图1A～图1J为现有技术制造方法中各步骤对应的分栅式存储器的结构示意图；
图2为本实施例提供的分栅式存储器的制造方法的流程示意图；
图3A～图3L为本实施例提供的制造方法中各步骤对应的分栅式存储器结构示意图；
其中，各附图标记说明如下：
110-衬底；120-氧化层；130-浮栅层；140-介质层；150-控制栅层；160-伪栅层；161-伪栅极；162-沟槽；170-第一侧墙；180-第二侧墙；190-第三侧墙；200-字线；210-第四侧墙；
310-衬底；320-氧化层；330-浮栅层；340-介质层；350-控制栅层；360-伪栅层；361-伪栅极；362-沟槽；370-第一侧墙；380-护层；390-第二侧墙；400-第三侧墙；410-字线；420-第四侧墙。
具体实施方式
以下结合附图和具体实施例对本发明提出的分栅式存储器的制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
本实施例提供一种分栅式存储器的制造方法，如图2所示，所述分栅式存储器的制造方法包括：
S1，提供一衬底，在所述衬底上自下而上依次形成氧化层、浮栅层、介质层、控制栅层和伪栅层；
S2，刻蚀所述伪栅层并停止在所述控制栅层上，以形成分立的伪栅极，相邻所述伪栅极之间的区域形成沟槽；
S3，形成第一侧墙，所述第一侧墙覆盖位于所述沟槽内的所述伪栅极的侧壁；
S4，形成一护层，所述护层覆盖所述沟槽的底部；
S5，以所述第一侧墙为掩膜，刻蚀所述护层和所述控制栅层并停止在所述介质层上；
S6，形成第二侧墙，所述第二侧墙覆盖位于所述沟槽内的所述控制栅层的侧壁和所述第一侧墙的底部；
S7，以所述第二侧墙为掩膜，依次刻蚀所述介质层、所述浮栅层和所述氧化层并停止在所述衬底上；
S8，形成第三侧墙，所述第三侧墙覆盖位于所述沟槽内的所述氧化层的侧壁、所述浮栅层的侧壁、所述介质层的侧壁和所述第二侧墙的底部；
S9，利用字线材料填充所述沟槽，以形成字线；
S10，去除所述伪栅极，以及所述伪栅极底部的所述控制栅层、所述介质层、所述浮栅层和所述氧化层，以暴露出所述衬底的表面；
S11，形成第四侧墙，所述第四侧墙覆盖所述氧化层的侧壁、所述浮栅层的侧壁、所述介质层的侧壁、所述控制栅层的侧壁和所述第一侧墙的表面。
需要说明的是，以上各步骤之间并非紧密相连的，在实际运用中，可以在相邻步骤之间增加其他相关步骤，以使分栅式存储器具有更优的性能或使制造工艺更加便捷高效。
本实施例提供的一种分栅式存储器的制造方法，通过在刻蚀控制栅层之前先在控制栅层上形成一护层，使得在刻蚀控制栅层时需要将增加的护层一并去除，便需要增加刻蚀时间，而由于增长了刻蚀时间，便可以保证刻蚀点火的顺利，进而保证控制栅层能够被刻蚀完全；同时由于增加了护层，也会保证在增加了刻蚀时间的同时控制栅层不会被刻蚀穿。如此一来，解决了由于控制栅层刻蚀不完全导致的分栅式存储器字线和控制栅之间产生漏电的问题。
以下对照图3A～图3L对本实施例提供的分栅式存储器的制造方法进行具体说明：
首先，如图3A所示，提供一衬底310，在所述衬底310上自下而上依次形成氧化层320、浮栅层330、介质层340、控制栅层350和伪栅层360。具体的，所述衬底310可以是硅衬底、锗硅衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构等。在本实施例中，所述衬底310为硅衬底。以及，在本实施例中，所述氧化层320的材料为氧化硅，形成所述氧化层320的工艺为热氧化工艺；所述浮栅层330的材料为多晶硅，形成所述浮栅层330的工艺为低压化学气相沉积工艺；所述介质层340为氧化物-氮化物-氧化物层(ONO层)；所述控制栅层350的材料为多晶硅，形成所述控制栅层350的工艺为低压化学气相沉积工艺；所述伪栅层360的材料为氮化硅，形成所述伪栅层360的工艺为低压化学气相沉积工艺。
然后，如图3B所示，刻蚀所述伪栅层360并停止在所述控制栅层350上，以形成分立的伪栅极361，相邻所述伪栅极361之间的区域形成沟槽362；具体的，所述伪栅极361的形成方法为：在伪栅层360上形成图形化的掩模层，以所述图形化的掩模层为掩模，采用干法刻蚀的方法刻蚀所述伪栅层360至所述控制栅层350，在所述控制栅层350上形成分立的伪栅极361。
接着，如图3C所示，形成第一侧墙370，所述第一侧墙370覆盖位于所述沟槽362内的所述伪栅极361的侧壁。在本实施例中，所述第一侧墙370的材料为氧化硅。形成所述第一侧墙370的方法包括：采用低压化学气相沉积的工艺在沉积第一侧墙材料层，然后回刻所述第一侧墙材料层，形成覆盖所述沟槽362侧壁的第一侧墙370。
再接着，如图3D所示，形成一护层380，所述护层380覆盖所述沟槽362的底部。在本实施例中，利用快速加热氧化工艺(RTO)，在所述沟槽362的底部所暴露出的所述控制栅层350上形成所述护层380。采用快速加热氧化工艺(RTO)形成的所述护层380为氧化层。具体的，当所述控制栅层350的厚度为
Figure GDA0002665628680000071
左右时，所述护层380的厚度可以为/>
Figure GDA0002665628680000072
由于在刻蚀所述控制栅层350之前，在所述沟槽362的底部形成了一层护层380，使得刻蚀所述控制栅层350时需要将增加的所述护层380一并刻蚀，如此便需要增加刻蚀的时间，进而保证了刻蚀点火的顺利，解决了由于控制栅刻蚀不完全导致的分栅式存储器字线和控制栅之间产生漏电的问题。同时，由于增加了护层380，使得在增加刻蚀时间的同时保证所述控制栅层350下方的介质层340不会被刻蚀穿，就保证了控制栅层和介质层侧壁的形貌，进而保证了产品良率。
之后，如图3E所示，以所述第一侧墙370为掩膜，刻蚀所述护层380和所述控制栅层350并停止在所述介质层340上。具体的，在本实施例中，所述控制栅层350的厚度约为
Figure GDA0002665628680000073
所述护层380的厚度为/>
Figure GDA0002665628680000074
采用干法刻蚀工艺刻蚀所述控制栅层350和所述护层380，且干法刻蚀所需的时间为5～7秒。在一具体实施例中，所述护层380的厚度为/>
Figure GDA0002665628680000075
刻蚀时间在5s时可以将所述护层380和所述控制栅层350完全去除，且不会造成所述控制栅层350下方的介质层340被刻蚀穿。
相较于现有技术，刻蚀时间增加了约2s，保证了刻蚀点火能够顺利进行，避免了由于控制栅刻蚀不完全导致的分栅式存储器字线和控制栅之间产生漏电的问题。同时由于护层380一并被刻蚀，就保证了在增加刻蚀时间的同时所述介质层340不会被刻蚀穿，进而保证了产品良率。
然后，如图3F所示，形成第二侧墙390，所述第二侧墙390覆盖位于所述沟槽内的所述控制栅层350的侧壁和所述第一侧墙370的底部。
接着，如图3G所示，以所述第二侧墙390为掩膜，依次刻蚀所述介质层340、所述浮栅层330和所述氧化层320并停止在所述衬底310上。具体的，利用湿法刻蚀将所述介质层340刻蚀至所述浮栅层330的表面；再将暴露出的所述浮栅层330和所述氧化层320依次刻蚀至所述衬底310的表面。
再然后，如图3H所示，形成第三侧墙400，所述第三侧墙400覆盖位于所述沟槽内的所述氧化层320的侧壁、所述浮栅层330的侧壁、所述介质层340的侧壁和所述第二侧墙390的底部。
在本实施例中，所述第二侧墙390和所述第三侧墙400的材料均为氮化硅。所述第二侧墙390和所述第三侧墙400的形成方式可以参见所述第一侧墙370的形成方式，为本领域技术人员所熟知的方式，此处不再赘述。
所述第二侧墙390和所述第三侧墙400的作用是：能够将所述浮栅层330和所述控制栅层350与后续填充的字线材料层相隔离开。
接着，如图3I所示，利用字线材料填充所述沟槽362，以形成字线410。在本实施例中，形成所述字线410的方法包括：利用字线材料填充所述沟槽362，以形成字线材料层；对所述字线材料层进行平坦化，以形成字线410。在本实施例中，所述字线材料层的材料为多晶硅，形成所述字线材料层的方法为低压化学气相沉积(LPCVD)工艺，对所述字线材料层进行平坦化的方法为化学机械研磨。
然后，如图3J所示，去除所述伪栅极361，以及位于所述伪栅极361底部的所述控制栅层350、所述介质层340、所述浮栅层330和所述氧化层320，以暴露出所述衬底310的表面。
最后，如图3K所示，形成第四侧墙420，所述第四侧墙420覆盖所述氧化层320的侧壁、所述浮栅层330的侧壁、所述介质层340的侧壁、所述控制栅层350的侧壁和所述第一侧墙370的表面。
通常，在形成所述第四侧墙420之后，如图3L所示，还对所述第四侧墙外侧暴露的所述衬底进行离子注入，以形成源区和漏区。之后还会形成金属硅化物(图中未示出)，所述金属硅化物分别覆盖所述字线410的顶壁和所述源区和漏区表面。通常金属硅化物选择为钴化硅，可以有效减小接触电阻，并增加电流的传播速度。
综上所述，本实施例提供的分栅式存储器的制造方法，通过在刻蚀控制栅层之前先在控制栅层上形成一护层，使得在刻蚀控制栅层时由于要将护层一并刻蚀去除，便需要增加刻蚀时间，而由于增长了刻蚀时间，便可以保证刻蚀点火的顺利，进而保证控制栅层能够被刻蚀完全；同时由于增加了护层，也会保证在增加了刻蚀时间的同时控制栅层下方的介质层不会被刻蚀穿。如此一来，通过增加刻蚀时间保证了将控制栅层刻蚀完全，同时由于增加了护层使得控制栅层下方的介质层不会被刻蚀穿，保障了控制栅层和介质层的侧壁形貌，因此，解决了由于控制栅层刻蚀不完全导致的分栅式存储器字线和控制栅之间产生漏电的问题。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种分栅式存储器的制造方法，其特征在于，所述分栅式存储器的制造方法包括：
提供一衬底，在所述衬底上自下而上依次形成氧化层、浮栅层、介质层、控制栅层和伪栅层；
刻蚀所述伪栅层并停止在所述控制栅层上，以形成分立的伪栅极，相邻所述伪栅极之间的区域形成沟槽；
形成第一侧墙，所述第一侧墙覆盖位于所述沟槽内的所述伪栅极的侧壁；
形成一护层，所述护层覆盖所述沟槽的底部；
以所述第一侧墙为掩膜，刻蚀所述护层和所述控制栅层并停止在所述介质层上；
形成第二侧墙，所述第二侧墙覆盖位于所述沟槽内的所述控制栅层的侧壁和所述第一侧墙的底部；
以所述第二侧墙为掩膜，依次刻蚀所述介质层、所述浮栅层和所述氧化层并停止在所述衬底上；
形成第三侧墙，所述第三侧墙覆盖位于所述沟槽内的所述氧化层的侧壁、所述浮栅层的侧壁、所述介质层的侧壁和所述第二侧墙的底部；
利用字线材料填充所述沟槽，以形成字线；
去除所述伪栅极，以及所述伪栅极底部的所述控制栅层、所述介质层、所述浮栅层和所述氧化层，以暴露出所述衬底的表面；
形成第四侧墙，所述第四侧墙覆盖所述氧化层的侧壁、所述浮栅层的侧壁、所述介质层的侧壁、所述控制栅层的侧壁和所述第一侧墙的表面。
2.根据权利要求1所述的分栅式存储器的制造方法，其特征在于，所述介质层为氧化物-氮化物-氧化物层。
3.根据权利要求1所述的分栅式存储器的制造方法，其特征在于，形成所述护层的方法包括：利用快速加热氧化工艺，在所述沟槽的底部所暴露出的所述控制栅层上形成所述护层。
4.根据权利要求1所述的分栅式存储器的制造方法，其特征在于，所述护层为氧化层。
5.根据权利要求1所述的分栅式存储器的制造方法，其特征在于，采用干法刻蚀工艺刻蚀所述护层和所述控制栅层至所述介质层的表面。
6.根据权利要求5所述的分栅式存储器的制造方法，其特征在于，刻蚀所述护层和所述控制栅层至所述介质层的表面的时间为：5～7秒。
7.根据权利要求6所述的分栅式存储器的制造方法，其特征在于，所述护层的厚度为：
Figure QLYQS_1
8.根据权利要求1所述的分栅式存储器的制造方法，其特征在于，采用湿法刻蚀工艺刻蚀所述介质层至所述浮栅层的表面。
9.根据权利要求1所述的分栅式存储器的制造方法，其特征在于，形成所述字线的方法包括：
利用字线材料填充所述沟槽，以形成字线材料层；
对所述字线材料层进行平坦化，以形成字线。
10.根据权利要求1所述的分栅式存储器的制造方法，其特征在于，在形成所述第四侧墙之后，所述分栅式存储器的制造方法还包括：对所述第四侧墙外侧暴露的所述衬底进行离子注入，以形成源区和漏区。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013256B (zh) * 2021-02-04 2024-06-14 上海华力集成电路制造有限公司 分栅monos闪存及其制造方法
CN113013255B (zh) * 2021-03-24 2024-05-03 上海华虹宏力半导体制造有限公司 分栅存储器及其制造方法
CN113394100B (zh) * 2021-03-24 2024-04-12 上海华虹宏力半导体制造有限公司 半导体器件及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258132A (ja) * 2002-03-05 2003-09-12 Seiko Epson Corp 不揮発性記憶装置の製造方法
JP2006140518A (ja) * 2000-07-03 2006-06-01 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
KR20070063078A (ko) * 2005-12-14 2007-06-19 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
CN102237365A (zh) * 2010-04-28 2011-11-09 中国科学院微电子研究所 一种闪存器件及其制造方法
CN104157559A (zh) * 2013-05-14 2014-11-19 中芯国际集成电路制造(上海)有限公司 控制栅及浮栅的制作方法
CN105575788A (zh) * 2014-10-17 2016-05-11 中芯国际集成电路制造(上海)有限公司 金属栅极的形成方法
CN109950247A (zh) * 2019-03-29 2019-06-28 上海华虹宏力半导体制造有限公司 分栅快闪存储器的制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101893332B1 (ko) * 2009-11-13 2018-08-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
US8557696B2 (en) * 2010-12-31 2013-10-15 Waferteh, LLC Split gate flash cell and method for making the same
CN102637646B (zh) * 2011-02-10 2014-04-23 上海宏力半导体制造有限公司 存储器制备方法
CN104465524B (zh) * 2014-12-30 2018-04-27 上海华虹宏力半导体制造有限公司 镜像分栅快闪存储器及其形成方法
CN106384715B (zh) * 2016-10-10 2019-02-01 上海华虹宏力半导体制造有限公司 浮栅的制备方法
CN107393925A (zh) * 2017-08-09 2017-11-24 上海华虹宏力半导体制造有限公司 闪存及闪存的制备方法
KR102391433B1 (ko) * 2018-02-02 2022-04-27 주식회사 디비하이텍 비휘발성 메모리 소자용 게이트 구조물의 형성 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006140518A (ja) * 2000-07-03 2006-06-01 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
JP2003258132A (ja) * 2002-03-05 2003-09-12 Seiko Epson Corp 不揮発性記憶装置の製造方法
KR20070063078A (ko) * 2005-12-14 2007-06-19 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
CN102237365A (zh) * 2010-04-28 2011-11-09 中国科学院微电子研究所 一种闪存器件及其制造方法
CN104157559A (zh) * 2013-05-14 2014-11-19 中芯国际集成电路制造(上海)有限公司 控制栅及浮栅的制作方法
CN105575788A (zh) * 2014-10-17 2016-05-11 中芯国际集成电路制造(上海)有限公司 金属栅极的形成方法
CN109950247A (zh) * 2019-03-29 2019-06-28 上海华虹宏力半导体制造有限公司 分栅快闪存储器的制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
0.5μm OTP工艺开发与器件特性研究;马春霞;李冰;;电子与封装(第07期);38-42 *

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