CN113013256B - 分栅monos闪存及其制造方法 - Google Patents

分栅monos闪存及其制造方法 Download PDF

Info

Publication number
CN113013256B
CN113013256B CN202110153141.7A CN202110153141A CN113013256B CN 113013256 B CN113013256 B CN 113013256B CN 202110153141 A CN202110153141 A CN 202110153141A CN 113013256 B CN113013256 B CN 113013256B
Authority
CN
China
Prior art keywords
gate
gate structure
region
pseudo
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110153141.7A
Other languages
English (en)
Other versions
CN113013256A (zh
Inventor
翁文寅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN202110153141.7A priority Critical patent/CN113013256B/zh
Publication of CN113013256A publication Critical patent/CN113013256A/zh
Application granted granted Critical
Publication of CN113013256B publication Critical patent/CN113013256B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明公开了一种分栅MONOS闪存的闪存单元结构包括：从漏区到源区的方向上，沟道区分成第一段沟道子区和第二段沟道子区，第一栅极结构和第二栅极结构分别位于第一和第二段沟道子区的表面上方并控制对应沟道段的导通和关断。第一栅极结构采用第一高介电常数金属栅组成，第二栅极结构采用ONO层叠加第二高介电常数金属栅组成。第一栅极结构的形成区域采用第一伪栅极结构定义，第二高介电常数金属栅的形成区域采用第二伪栅极结构定义。第一和第二高介电常数金属栅具有相同的工艺结构。本发明还公开了一种分栅MONOS闪存的制造方法，本发明能缩小闪存单元结构的尺寸且具有方便制作的结构，能形成在较小技术节点的鳍体上。

Description

分栅MONOS闪存及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种分栅金属-氧化物-氮化物-氧化物-半导体(Metal-Oxide-Nitride-Oxide-Semiconductor，MONOS)闪存。本发明还涉及一种分栅MONOS闪存的制造方法。
背景技术
在高性能计算(HPC)、物联网(IOT)、5G和自动驾驶的应用中，需要在系统级芯片(SOC)上形成嵌入式存储器，且嵌入式存储器会采用到分栅MONOS闪存。
分栅MONOS闪存的闪存单元包括两个分开的栅极结构来分别控制沟道区的一段区域，分别对应于选择管的栅极结构也即控制栅以及存储管的栅极结构也即存储栅，选择管和存储管共用源区和漏区，控制栅和存储栅排列在源区和漏区之间呈一个整体结构，控制栅控制沟道区的靠近漏区一侧区域以及存储栅控制沟道区的靠近源区一侧的区域。
在90nm以及65nm工艺节点时，闪存单元通常采用平面器件(Planar device)结构，这种结构中，控制栅采用栅介质层如栅氧化层和多晶硅栅的叠加结构，存储栅采用由氧化层-氮化层-氧化层(ONO)组成的栅介质层和金属栅(MG)的叠加结构，其中ONO层中的氮化层用于存储电荷，这种结构能很好的在平面器件结构中组装嵌入式分栅MONOS闪存存储器。
随着工艺节点的进一步缩小，为了改善器件性能如改善短沟道效应，需要采用鳍式晶体管(FinFET)，而控制栅的栅极结构则需要采用高介电常数金属栅(HKMG)，HKMG由包括了高介电常数层的栅介质层和包括了功函数层的金属栅叠加而成，控制栅的栅极结构和存储栅的栅极结构不同，需要分开形成，这使得现有分栅MONOS闪存的闪存单元并不能很好的形成在鳍体(Fin)上，所以无法将分栅MONOS闪存组装到FinFET器件结构中。
发明内容
本发明所要解决的技术问题是提供一种分栅MONOS闪存，能缩小闪存单元结构的尺寸且具有方便制作的结构，能形成在较小技术节点的鳍体上。为此，本发明还提供一种分栅MONOS闪存的制造方法。
为解决上述技术问题，本发明提供的分栅MONOS闪存的闪存单元结构包括：漏区、源区、沟道区、第一栅极结构和第二栅极结构。
从所述漏区到所述源区的方向上，所述沟道区分成第一段沟道子区和第二段沟道子区；所述第一栅极结构位于所述第一段沟道子区的表面上方并控制所述第一段沟道子区表面的第一段沟道的导通和关断，所述第二栅极结构位于所述第二段沟道子区的表面上方并控制所述第二段沟道子区表面的第二段沟道的导通和关断。
所述第一栅极结构采用第一高介电常数金属栅组成并作为选择管的栅极结构。
所述第二栅极结构采用ONO层叠加第二高介电常数金属栅组成并作为存储管的栅极结构。
所述ONO层位于所述第二段沟道子区表面以及位于所述第一栅极结构的第二侧面和所述第二栅极结构的第一侧面之间。
所述第一栅极结构、所述第二栅极结构和位于所述第一栅极结构和所述第二栅极结构之间的所述ONO层组成一个整体栅极结构。
所述第一栅极结构的形成区域采用第一伪栅极结构定义，所述第二栅极结构的所述第二高介电常数金属栅的形成区域采用第二伪栅极结构定义。
所述第一高介电常数金属栅和所述第二高介电常数金属栅具有相同的工艺结构并在所述第一伪栅极结构和所述第二伪栅极结构去除后同时形成。
进一步的改进是，所述整体栅极结构的形成区域采用第三伪栅极结构定义，所述第一伪栅极结构、所述ONO层和所述第二伪栅极结构形成在所述第三伪栅极结构去除之后形成栅极沟槽中，所述栅极沟槽由位于所述第三伪栅极结构外部且表面和所述第三伪栅极结构的表面相平的层间膜围成。
进一步的改进是，所述闪存单元结构形成于鳍体上，所述第一栅极结构覆盖在所述鳍体的顶部表面和侧面，所述第二栅极结构覆盖在所述鳍体的顶部表面和侧面。
进一步的改进是，所述鳍体形成于半导体衬底上且是通过对所述半导体衬底进行图形化刻蚀形成的，所述鳍体的顶部表面凸出在刻蚀后的所述半导体衬底表面之上。
进一步的改进是，所述第三伪栅极结构由第一伪栅介质层和第一伪非晶硅栅叠加而成。
所述第一伪栅极结构由第二伪非晶硅栅组成。
所述第二伪栅极结构由第三伪非晶硅栅组成。
进一步的改进是，所述第一高介电常数金属栅和所述第二高介电常数金属栅都包括依次叠加的栅介质层和金属栅，所述栅介质层包括叠加的界面层和高介电常数层，所述金属栅包括功函数层和金属导电材料层。
进一步的改进是，所述闪存单元结构为N型器件结构，所述源区和所述漏区都为N+掺杂，所述沟道区为P型掺杂。
进一步的改进是，在所述第一栅极结构的第一侧面和所述第二栅极结构的第二侧面形成有侧墙，所述侧墙自对准形成在所述第三伪栅极结构的两个侧面。
为解决上述技术问题，本发明提供的分栅MONOS闪存的制造方法的闪存单元结构的形成步骤包括：
步骤一、提供半导体衬底，在所述半导体衬底上形成沟道区、第三伪栅极结构、源区和漏区，所述源区和所述漏区自对准形成在所述第三伪栅极结构的两侧面的所述半导体衬底中，所述沟道区形成在所述源区和所述漏区之间，从所述漏区到所述源区的方向上，所述沟道区分成第一段沟道子区和第二段沟道子区。
步骤二、形成第零层层间膜并进行平坦化使所述第零层层间膜和所述第三伪栅极结构的表面相平并将所述第三伪栅极结构的表面暴露出来。
步骤三、之后去除所述第三伪栅极结构并形成栅极沟槽。
步骤四、采用沉积加图形化工艺在所述栅极沟槽中形成第一伪栅极结构，所述第一伪栅极结构在所述第一段沟道子区的表面上方。
步骤五、形成ONO层和第二伪栅极结构，所述ONO层覆盖在第二段沟道子区表面以及所述第一伪栅极结构的第二侧面上，所述第二伪栅极结构填充在形成有所述第一伪栅极结构和所述ONO层的所述栅极沟槽中，所述第二伪栅极结构覆盖在所述第二段沟道子区的正上方并和所述第二段沟道子区之间通过所述ONO层隔离，所述第二伪栅极结构的第一侧面和所述第一伪栅极结构的第二侧面之间通过所述ONO层隔离。
步骤六、进行平坦化工艺使所述第一伪栅极结构的顶部表面、所述第二伪栅极结构的顶部表面以及位于所述第一伪栅极结构的第二侧面的所述ONO层的顶部表面相平，之后去除所述第一伪栅极结构和所述第二伪栅极结构。
步骤七、同时形成第一高介电常数金属栅和第二高介电常数金属栅，所述第一高介电常数金属栅填充在所述第一伪栅极结构去除的区域中，所述第二高介电常数金属栅填充在所述第二伪栅极结构去除的区域中。
由所述第一高介电常数金属栅组成第一栅极结构并作为选择管的栅极结构。
由所述第二段沟道子区表面的所述ONO层叠加所述第二高介电常数金属栅组成第二栅极结构并作为存储管的栅极结构。
所述第一栅极结构、所述第二栅极结构和位于所述第一栅极结构和所述第二栅极结构之间的所述ONO层组成一个整体栅极结构。
所述第一栅极结构控制所述第一段沟道子区表面的第一段沟道的导通和关断，所述第二栅极结构控制所述第二段沟道子区表面的第二段沟道的导通和关断。
进一步的改进是，所述闪存单元结构形成于鳍体上，所述鳍体形成于半导体衬底上且是通过对所述半导体衬底进行图形化刻蚀形成的，所述鳍体的顶部表面凸出在刻蚀后的所述半导体衬底表面之上。
步骤一中，所述第三伪栅极结构覆盖在所述鳍体的顶部表面和侧面，所述源区和所述漏区自对准形成在所述第三伪栅极结构的两侧面的所述鳍体中，所述沟道区由所述源区和所述漏区之间的所述鳍体组成。
所述第一栅极结构覆盖在所述鳍体的顶部表面和侧面，所述第二栅极结构覆盖在所述鳍体的顶部表面和侧面。
进一步的改进是，所述第三伪栅极结构由第一伪栅介质层和第一伪非晶硅栅叠加而成。
所述第一伪栅极结构由第二伪非晶硅栅组成。
所述第二伪栅极结构由第三伪非晶硅栅组成。
进一步的改进是，所述第一高介电常数金属栅和所述第二高介电常数金属栅都包括依次叠加的栅介质层和金属栅，所述栅介质层包括叠加的界面层和高介电常数层，所述金属栅包括功函数层和金属导电材料层。
进一步的改进是，所述闪存单元结构为N型器件结构，所述源区和所述漏区都为N+掺杂，所述沟道区为P型掺杂。
进一步的改进是，步骤一中，所述源区和所述漏区通过源漏注入形成，在进行所述源漏注入之前还包括在所述第三伪栅极结构的侧面自对准形成侧墙的步骤；步骤七完成后，所述侧墙保留在所述第一栅极结构的第一侧面和所述第二栅极结构的第二侧面。
进一步的改进是，所述半导体衬底包括硅衬底。
本发明针对分栅MONOS闪存具有两个金属栅的特点，采用二个伪栅极结构即第一伪栅极结构和第二伪栅极结构分别定义出两个金属栅的形成区域并且ONO层结合第一伪栅极结构和第二伪栅极结构的形成工艺一起在金属栅之前形成，在去除第一伪栅极结构和第二伪栅极结构之后，两个金属栅都采用HKMG，选择管的栅极结构即第一栅极结构直接采用HKMG，而存储管的栅极结构在ONO层上并不是直接形成金属栅，而是也同时形成具有高介电常数层的HKMG，这样就能使得分栅MONOS闪存的两个栅极结构的形成区域都能通过伪栅极结构定义且能同时形成，最后能缩小闪存单元结构的尺寸且具有方便制作的结构，能形成在较小技术节点的鳍体上，所以本发明能在较小工艺节点如14nm以下的工艺节点的鳍式晶体管上实现嵌入式分栅MONOS闪存的组装。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例分栅MONOS闪存的闪存单元的结构示意图；
图2A-图2D是本发明实施例分栅MONOS闪存的制造方法各步骤中的闪存单元的结构示意图。
具体实施方式
如图1所示，是本发明实施例分栅MONOS闪存的闪存单元的结构示意图；本发明实施例分栅MONOS闪存的闪存单元结构包括：漏区103a、源区103b、沟道区104、第一栅极结构和第二栅极结构。
从所述漏区103a到所述源区103b的方向上，所述沟道区104分成第一段沟道子区104a和第二段沟道子区104b；所述第一栅极结构位于所述第一段沟道子区104a的表面上方并控制所述第一段沟道子区104a表面的第一段沟道的导通和关断，所述第二栅极结构位于所述第二段沟道子区104b的表面上方并控制所述第二段沟道子区104b表面的第二段沟道的导通和关断。
所述第一栅极结构采用第一高介电常数金属栅108组成并作为选择管的栅极结构。
所述第二栅极结构采用ONO层107叠加第二高介电常数金属栅109组成并作为存储管的栅极结构。由图1可以看出，所述ONO层107由氧化层107a、氮化层107b和氧化层107c叠加而成。
所述ONO层107位于所述第二段沟道子区104b表面以及位于所述第一栅极结构的第二侧面和所述第二栅极结构的第一侧面之间。
所述第一栅极结构、所述第二栅极结构和位于所述第一栅极结构和所述第二栅极结构之间的所述ONO层107组成一个整体栅极结构。
请参考图2C所示，所述第一栅极结构的形成区域采用第一伪栅极结构202定义，所述第二栅极结构的所述第二高介电常数金属栅109的形成区域采用第二伪栅极结构204定义。
所述第一高介电常数金属栅108和所述第二高介电常数金属栅109具有相同的工艺结构并在所述第一伪栅极结构202和所述第二伪栅极结构204去除后同时形成。
所述整体栅极结构的形成区域采用第三伪栅极结构定义，所述第一伪栅极结构202、所述ONO层107和所述第二伪栅极结构204形成在所述第三伪栅极结构去除之后形成栅极沟槽201中，所述栅极沟槽201由位于所述第三伪栅极结构外部且表面和所述第三伪栅极结构的表面相平的层间膜围成。所述栅极沟槽201请参考图2A所示。
所述闪存单元结构形成于鳍体102上，所述第一栅极结构覆盖在所述鳍体102的顶部表面和侧面，所述第二栅极结构覆盖在所述鳍体102的顶部表面和侧面。所以本发明实施例能很好的将分栅MONOS闪存组装到FinFET上。
所述鳍体102形成于半导体衬底101上且是通过对所述半导体衬底101进行图形化刻蚀形成的，所述鳍体102的顶部表面凸出在刻蚀后的所述半导体衬底101表面之上。所述半导体衬底101包括硅衬底。图1所示的剖面结构为沿所述鳍体102的长度方向的剖面，故所述鳍体102和所述半导体衬底101各位置都是连接在一起的；在沿着所述鳍体102的宽度方向上，在所述半导体衬底101的表面上将会看到多条所述鳍体102以及位于所述鳍体102之间的间隔区域。
所述第三伪栅极结构由第一伪栅介质层和第一伪非晶硅栅叠加而成。
所述第一伪栅极结构202由第二伪非晶硅栅组成。
所述第二伪栅极结构204由第三伪非晶硅栅组成。
所述第一高介电常数金属栅108和所述第二高介电常数金属栅109都包括依次叠加的栅介质层和金属栅，所述栅介质层包括叠加的界面层和高介电常数层，所述金属栅包括功函数层和金属导电材料层。
所述闪存单元结构为N型器件结构，所述源区103b和所述漏区103a都为N+掺杂，所述沟道区104为P型掺杂，所述沟道区104的P型掺杂通过形成在所述鳍体102中的P型阱的P型掺杂组成。
在所述第一栅极结构的第一侧面和所述第二栅极结构的第二侧面形成有侧墙106，所述侧墙106自对准形成在所述第三伪栅极结构的两个侧面。图1中，在所述侧墙外侧还形成有第零层层间膜105。
本发明实施例针对分栅MONOS闪存具有两个金属栅的特点，采用二个伪栅极结构即第一伪栅极结构202和第二伪栅极结构204分别定义出两个金属栅的形成区域并且ONO层107结合第一伪栅极结构202和第二伪栅极结构204的形成工艺一起在金属栅之前形成，在去除第一伪栅极结构202和第二伪栅极结构204之后，两个金属栅都采用HKMG，选择管的栅极结构即第一栅极结构直接采用HKMG，而存储管的栅极结构在ONO层107上并不是直接形成金属栅，而是也同时形成具有高介电常数层的HKMG，这样就能使得分栅MONOS闪存的两个栅极结构的形成区域都能通过伪栅极结构定义且能同时形成，最后能缩小闪存单元结构的尺寸且具有方便制作的结构，能形成在较小技术节点的鳍体102上，所以本发明实施例能在较小工艺节点如14nm以下的工艺节点的鳍式晶体管上实现嵌入式分栅MONOS闪存的组装。
如图2A至图2D所示，是本发明实施例分栅MONOS闪存的制造方法各步骤中的闪存单元的结构示意图；本发明实施例分栅MONOS闪存的制造方法的闪存单元结构的形成步骤包括：
步骤一、如图2A所示，提供半导体衬底101，在所述半导体衬底101上形成沟道区104、第三伪栅极结构、源区103b和漏区103a，所述源区103b和所述漏区103a自对准形成在所述第三伪栅极结构的两侧面的所述半导体衬底101中，所述沟道区104形成在所述源区103b和所述漏区103a之间，从所述漏区103a到所述源区103b的方向上，所述沟道区104分成第一段沟道子区104a和第二段沟道子区104b。
本发明实施例方法中，所述第三伪栅极结构由第一伪栅介质层和第一伪非晶硅栅叠加而成。
所述闪存单元结构为N型器件结构，所述源区103b和所述漏区103a都为N+掺杂，所述沟道区104为P型掺杂。
步骤一中，所述源区103b和所述漏区103a通过源漏注入形成，在进行所述源漏注入之前还包括在所述第三伪栅极结构的侧面自对准形成侧墙106的步骤；
所述闪存单元结构形成于鳍体102上，所述鳍体102形成于半导体衬底101上且是通过对所述半导体衬底101进行图形化刻蚀形成的，所述鳍体102的顶部表面凸出在刻蚀后的所述半导体衬底101表面之上。所述半导体衬底101包括硅衬底。
所述第三伪栅极结构覆盖在所述鳍体102的顶部表面和侧面，所述源区103b和所述漏区103a自对准形成在所述第三伪栅极结构的两侧面的所述鳍体102中，所述沟道区104由所述源区103b和所述漏区103a之间的所述鳍体102组成。
步骤二、如图2A所示，形成第零层层间膜105并进行平坦化使所述第零层层间膜105和所述第三伪栅极结构的表面相平并将所述第三伪栅极结构的表面暴露出来。
步骤三、如图2A所示，之后去除所述第三伪栅极结构并形成栅极沟槽201。
这一工艺对应于去除伪栅极工艺环(RMG loop)的步骤。
步骤四、如图2B所示，采用沉积加图形化工艺在所述栅极沟槽201中形成第一伪栅极结构202，所述第一伪栅极结构202在所述第一段沟道子区104a的表面上方。图形化工艺中需要先进行光刻工艺形成光刻胶图形203，之后以所述光刻胶图形203为掩膜对所述第一伪栅极结构202进行刻蚀。
所述第一伪栅极结构202由第二伪非晶硅栅组成。
步骤五、如图2C所示，形成ONO层107和第二伪栅极结构204，所述ONO层107覆盖在第二段沟道子区104b表面以及所述第一伪栅极结构202的第二侧面上，所述第二伪栅极结构204填充在形成有所述第一伪栅极结构202和所述ONO层107的所述栅极沟槽201中，所述第二伪栅极结构204覆盖在所述第二段沟道子区104b的正上方并和所述第二段沟道子区104b之间通过所述ONO层107隔离，所述第二伪栅极结构204的第一侧面和所述第一伪栅极结构202的第二侧面之间通过所述ONO层107隔离。
所述第二伪栅极结构204由第三伪非晶硅栅组成。
所述ONO层107和所述第二伪栅极结构204在生长完成后通常还会延伸到所述第一伪栅极结构202的表面以及所述栅极沟槽201的外部。
步骤六、如图2C所示，进行平坦化工艺使所述第一伪栅极结构202的顶部表面、所述第二伪栅极结构204的顶部表面以及位于所述第一伪栅极结构202的第二侧面的所述ONO层107的顶部表面相平。也即，平坦化工艺能将延伸到所述第一伪栅极结构202的表面以及所述栅极沟槽201的外部的所述ONO层107和所述第二伪栅极结构204都去除且和所述第一伪栅极结构202的表面相平。
如图2D所示，之后去除所述第一伪栅极结构202和所述第二伪栅极结构204，所述第一伪栅极结构202去除的区域用虚线框205标出，所述第二伪栅极结构204去除的区域用虚线框206标出.
步骤七、如图1所示，同时形成第一高介电常数金属栅108和第二高介电常数金属栅109，所述第一高介电常数金属栅108填充在所述第一伪栅极结构202去除的区域205中，所述第二高介电常数金属栅109填充在所述第二伪栅极结构204去除的区域206中。
所述第一高介电常数金属栅108和所述第二高介电常数金属栅109都包括依次叠加的栅介质层和金属栅，所述栅介质层包括叠加的界面层和高介电常数层，所述金属栅包括功函数层和金属导电材料层。
由所述第一高介电常数金属栅108组成第一栅极结构并作为选择管的栅极结构。
由所述第二段沟道子区104b表面的所述ONO层107叠加所述第二高介电常数金属栅109组成第二栅极结构并作为存储管的栅极结构。
所述第一栅极结构覆盖在所述鳍体102的顶部表面和侧面，所述第二栅极结构覆盖在所述鳍体102的顶部表面和侧面。
所述第一栅极结构、所述第二栅极结构和位于所述第一栅极结构和所述第二栅极结构之间的所述ONO层107组成一个整体栅极结构。
所述侧墙106保留在所述整体栅极结构的侧面即所述第一栅极结构的第一侧面和所述第二栅极结构的第二侧面。
所述第一栅极结构控制所述第一段沟道子区104a表面的第一段沟道的导通和关断，所述第二栅极结构控制所述第二段沟道子区104b表面的第二段沟道的导通和关断。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (11)

1.一种分栅MONOS闪存，其特征在于，闪存单元结构包括：漏区、源区、沟道区、第一栅极结构和第二栅极结构；
从所述漏区到所述源区的方向上，所述沟道区分成第一段沟道子区和第二段沟道子区；所述第一栅极结构位于所述第一段沟道子区的表面上方并控制所述第一段沟道子区表面的第一段沟道的导通和关断，所述第二栅极结构位于所述第二段沟道子区的表面上方并控制所述第二段沟道子区表面的第二段沟道的导通和关断；
所述第一栅极结构采用第一高介电常数金属栅组成并作为选择管的栅极结构；
所述第二栅极结构采用ONO层叠加第二高介电常数金属栅组成并作为存储管的栅极结构；
所述ONO层位于所述第二段沟道子区表面以及位于所述第一栅极结构的第二侧面和所述第二栅极结构的第一侧面之间；
所述第一栅极结构、所述第二栅极结构和位于所述第一栅极结构和所述第二栅极结构之间的所述ONO层组成一个整体栅极结构；
所述第一栅极结构的形成区域采用第一伪栅极结构定义，所述第二栅极结构的所述第二高介电常数金属栅的形成区域采用第二伪栅极结构定义；
所述第一高介电常数金属栅和所述第二高介电常数金属栅具有相同的工艺结构并在所述第一伪栅极结构和所述第二伪栅极结构去除后同时形成；
所述整体栅极结构的形成区域采用第三伪栅极结构定义，所述第一伪栅极结构、所述ONO层和所述第二伪栅极结构形成在所述第三伪栅极结构去除之后形成栅极沟槽中，所述栅极沟槽由位于所述第三伪栅极结构外部且表面和所述第三伪栅极结构的表面相平的层间膜围成；
所述闪存单元结构形成于鳍体上，所述第一栅极结构覆盖在所述鳍体的顶部表面和侧面，所述第二栅极结构覆盖在所述鳍体的顶部表面和侧面；
所述鳍体形成于半导体衬底上且是通过对所述半导体衬底进行图形化刻蚀形成的，所述鳍体的顶部表面凸出在刻蚀后的所述半导体衬底表面之上；
所述源区和所述漏区自对准形成在所述第三伪栅极结构的两侧面的所述半导体衬底中。
2.如权利要求1所述的分栅MONOS闪存，其特征在于：所述第三伪栅极结构由第一伪栅介质层和第一伪非晶硅栅叠加而成；
所述第一伪栅极结构由第二伪非晶硅栅组成；
所述第二伪栅极结构由第三伪非晶硅栅组成。
3.如权利要求1所述的分栅MONOS闪存，其特征在于：所述第一高介电常数金属栅和所述第二高介电常数金属栅都包括依次叠加的栅介质层和金属栅，所述栅介质层包括叠加的界面层和高介电常数层，所述金属栅包括功函数层和金属导电材料层。
4.如权利要求1所述的分栅MONOS闪存，其特征在于：所述闪存单元结构为N型器件结构，所述源区和所述漏区都为N+掺杂，所述沟道区为P型掺杂。
5.如权利要求1所述的分栅MONOS闪存，其特征在于：在所述第一栅极结构的第一侧面和所述第二栅极结构的第二侧面形成有侧墙，所述侧墙自对准形成在所述第三伪栅极结构的两个侧面。
6.一种分栅MONOS闪存的制造方法，其特征在于，闪存单元结构的形成步骤包括：
步骤一、提供半导体衬底，在所述半导体衬底上形成沟道区、第三伪栅极结构、源区和漏区，所述源区和所述漏区自对准形成在所述第三伪栅极结构的两侧面的所述半导体衬底中，所述沟道区形成在所述源区和所述漏区之间，从所述漏区到所述源区的方向上，所述沟道区分成第一段沟道子区和第二段沟道子区；
步骤二、形成第零层层间膜并进行平坦化使所述第零层层间膜和所述第三伪栅极结构的表面相平并将所述第三伪栅极结构的表面暴露出来；
步骤三、之后去除所述第三伪栅极结构并形成栅极沟槽；
步骤四、采用沉积加图形化工艺在所述栅极沟槽中形成第一伪栅极结构，所述第一伪栅极结构在所述第一段沟道子区的表面上方；
步骤五、形成ONO层和第二伪栅极结构，所述ONO层覆盖在第二段沟道子区表面以及所述第一伪栅极结构的第二侧面上，所述第二伪栅极结构填充在形成有所述第一伪栅极结构和所述ONO层的所述栅极沟槽中，所述第二伪栅极结构覆盖在所述第二段沟道子区的正上方并和所述第二段沟道子区之间通过所述ONO层隔离，所述第二伪栅极结构的第一侧面和所述第一伪栅极结构的第二侧面之间通过所述ONO层隔离；
步骤六、进行平坦化工艺使所述第一伪栅极结构的顶部表面、所述第二伪栅极结构的顶部表面以及位于所述第一伪栅极结构的第二侧面的所述ONO层的顶部表面相平，之后去除所述第一伪栅极结构和所述第二伪栅极结构；
步骤七、同时形成第一高介电常数金属栅和第二高介电常数金属栅，所述第一高介电常数金属栅填充在所述第一伪栅极结构去除的区域中，所述第二高介电常数金属栅填充在所述第二伪栅极结构去除的区域中；
由所述第一高介电常数金属栅组成第一栅极结构并作为选择管的栅极结构；
由所述第二段沟道子区表面的所述ONO层叠加所述第二高介电常数金属栅组成第二栅极结构并作为存储管的栅极结构；
所述第一栅极结构、所述第二栅极结构和位于所述第一栅极结构和所述第二栅极结构之间的所述ONO层组成一个整体栅极结构；
所述第一栅极结构控制所述第一段沟道子区表面的第一段沟道的导通和关断，所述第二栅极结构控制所述第二段沟道子区表面的第二段沟道的导通和关断；
所述闪存单元结构形成于鳍体上，所述鳍体形成于半导体衬底上且是通过对所述半导体衬底进行图形化刻蚀形成的，所述鳍体的顶部表面凸出在刻蚀后的所述半导体衬底表面之上；
步骤一中，所述第三伪栅极结构覆盖在所述鳍体的顶部表面和侧面，所述源区和所述漏区自对准形成在所述第三伪栅极结构的两侧面的所述鳍体中，所述沟道区由所述源区和所述漏区之间的所述鳍体组成；
所述第一栅极结构覆盖在所述鳍体的顶部表面和侧面，所述第二栅极结构覆盖在所述鳍体的顶部表面和侧面。
7.如权利要求6所述的分栅MONOS闪存的制造方法，其特征在于：所述第三伪栅极结构由第一伪栅介质层和第一伪非晶硅栅叠加而成；
所述第一伪栅极结构由第二伪非晶硅栅组成；
所述第二伪栅极结构由第三伪非晶硅栅组成。
8.如权利要求6所述的分栅MONOS闪存的制造方法，其特征在于：所述第一高介电常数金属栅和所述第二高介电常数金属栅都包括依次叠加的栅介质层和金属栅，所述栅介质层包括叠加的界面层和高介电常数层，所述金属栅包括功函数层和金属导电材料层。
9.如权利要求6所述的分栅MONOS闪存的制造方法，其特征在于：所述闪存单元结构为N型器件结构，所述源区和所述漏区都为N+掺杂，所述沟道区为P型掺杂。
10.如权利要求6所述的分栅MONOS闪存的制造方法，其特征在于：步骤一中，所述源区和所述漏区通过源漏注入形成，在进行所述源漏注入之前还包括在所述第三伪栅极结构的侧面自对准形成侧墙的步骤；步骤七完成后，所述侧墙保留在所述第一栅极结构的第一侧面和所述第二栅极结构的第二侧面。
11.如权利要求6所述的分栅MONOS闪存的制造方法，其特征在于：所述半导体衬底包括硅衬底。
CN202110153141.7A 2021-02-04 2021-02-04 分栅monos闪存及其制造方法 Active CN113013256B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110153141.7A CN113013256B (zh) 2021-02-04 2021-02-04 分栅monos闪存及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110153141.7A CN113013256B (zh) 2021-02-04 2021-02-04 分栅monos闪存及其制造方法

Publications (2)

Publication Number Publication Date
CN113013256A CN113013256A (zh) 2021-06-22
CN113013256B true CN113013256B (zh) 2024-06-14

Family

ID=76383687

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110153141.7A Active CN113013256B (zh) 2021-02-04 2021-02-04 分栅monos闪存及其制造方法

Country Status (1)

Country Link
CN (1) CN113013256B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107039421A (zh) * 2015-12-14 2017-08-11 台湾积体电路制造股份有限公司 嵌入式hkmg非易失性存储器
CN107799609A (zh) * 2016-08-31 2018-03-13 瑞萨电子株式会社 半导体器件及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570213B1 (en) * 2002-02-08 2003-05-27 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell and its contactless NOR-type memory array
JP4601287B2 (ja) * 2002-12-26 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP5936959B2 (ja) * 2012-09-04 2016-06-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9390927B2 (en) * 2013-08-16 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact formation for split gate flash memory
US9054208B2 (en) * 2013-09-10 2015-06-09 Freescale Semiconductor, Inc. Methods for forming contact landing regions in split-gate non-volatile memory (NVM) cell arrays
US9202817B2 (en) * 2014-01-22 2015-12-01 Taiwan Semiconductorr Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US9276010B2 (en) * 2014-05-16 2016-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Dual silicide formation method to embed split gate flash memory in high-k metal gate (HKMG) technology
US9379222B2 (en) * 2014-05-30 2016-06-28 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell
US9379121B1 (en) * 2015-01-05 2016-06-28 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal gates and method of making same
CN106952908B (zh) * 2016-01-06 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
US10505015B2 (en) * 2016-11-17 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method of fabricating thereof
JP2019186351A (ja) * 2018-04-09 2019-10-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7038607B2 (ja) * 2018-06-08 2022-03-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11152384B2 (en) * 2019-01-15 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Boundary structure for embedded memory
CN111785723B (zh) * 2020-07-24 2023-07-11 上海华虹宏力半导体制造有限公司 一种分栅式存储器的制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107039421A (zh) * 2015-12-14 2017-08-11 台湾积体电路制造股份有限公司 嵌入式hkmg非易失性存储器
CN107799609A (zh) * 2016-08-31 2018-03-13 瑞萨电子株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
CN113013256A (zh) 2021-06-22

Similar Documents

Publication Publication Date Title
US10256351B2 (en) Semi-floating gate FET
KR100391985B1 (ko) 축소가능한 2개의 트랜지스터로 구성된 기억소자의 제조방법
JP4659527B2 (ja) 半導体装置の製造方法
US20160293756A1 (en) Vertical tunneling finfet
US20170243955A1 (en) Method for manufacturing semiconductor device
US9401370B2 (en) Non-volatile memory device and method for fabricating the same
US7410871B2 (en) Split gate type flash memory device and method for manufacturing same
US7338860B2 (en) Methods of forming non-volatile memory device having floating gate
US20070018237A1 (en) Non-volatile memory device having fin-type channel region and method of fabricating the same
US7943495B2 (en) Method of manufacturing semiconductor device
US20070111442A1 (en) Method of making a multi-bit nanocrystal memory
CN108364952B (zh) 闪存的制造方法
KR20130114355A (ko) 보디 바이어스 효과로 문턱전압을 조절할 수 있는 트랜지스터를 갖는 반도체 소자 및 그 제조방법
US20190198502A1 (en) Transistor structure and semiconductor layout structure
JP2018107176A (ja) 半導体装置の製造方法および半導体装置
US20240120382A1 (en) Storage device, method for manufacturing the same, and electronic apparatus including storage device
CN109166855B (zh) 二比特分栅sonos器件制造工艺方法
CN113013256B (zh) 分栅monos闪存及其制造方法
US20060148171A1 (en) Method of fabricating a flash memory device
US20090134442A1 (en) Recessed channel device and method thereof
US6924199B2 (en) Method to form flash memory with very narrow polysilicon spacing
KR20180099468A (ko) Nor형 플래시 메모리 및 그 제조 방법
US20240114689A1 (en) Fabrication method for a three-dimensional memory array of thin-film ferroelectric transistors formed with an oxide semiconductor channel
CN113471294B (zh) 半浮栅晶体管的制作方法
US20240008283A1 (en) Nor-type memory device, method of manufacturing nor-type memory device, and electronic apparatus including memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant