KR20130114355A - 보디 바이어스 효과로 문턱전압을 조절할 수 있는 트랜지스터를 갖는 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 기판 상에 배치된 프런트 게이트를 포함하는 적어도 하나의 트랜지스터와, 인접한 트랜지스터들 사이에 배치된 백 게이트와, 상기 백 게이트를 둘러싸며 캐리어를 트랩할 수 있는 캐리어 저장막을 포함할 수 있다. 상기 백 게이트에 인가되는 전압에 따라 상기 트랜지스터의 문턱전압이 달라질 수 있다.

Description

보디 바이어스 효과로 문턱전압을 조절할 수 있는 트랜지스터를 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES HAVING TRANSISTORS CAPABLE OF ADJUSTING THRESHOLD VOLTAGE THROUGH BODY BIAS EFFECT AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 바디 바이어스 효과를 이용하여 문턱전압을 조절할 수 있는 트랜지스터를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 문턱전압을 조절하기 위해선 임플란트 방법이 사용되는 것이 일반적이다. 그러나 문턱전압 조절 임플란트 방법은 하나의 웨이퍼에 여러 종류의 문턱전압이 필요한 경우 문턱전압의 종류 수와 비례하여 포토 공정수가 증가하여 공정단가가 증가한다. 완전 공핍형 소자(fully depleted device)의 경우 작은 디멘젼의 기판에 도핑이 안되거나 문턱전압 산포가 커질 수 있다. 이처럼 문턱전압 조절 임플란트 방법이 갖고 있는 문제점들을 해결할 수 있는 문턱전압 조절 방법의 필요성이 있다 할 것이다.
본 발명은 상술한 종래 기술에서의 필요성에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 여러가지 문턱전압들을 갖는 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 여러가지 문턱전압들을 결정하는데 필요한 공정수가 문턱전압별로 필요하지 않은 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 다양한 문턱전압을 갖는 3차원 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자 및 그 제조방법은 임플란트 방식이 아닌 바디 바이어스 효과를 이용하여 문턱전압들을 임의로 조절할 수 있는 것을 일 특징으로 한다. 본 발명은 백 게이트에 전압을 인가하여 문턱전압을 조절할 수 있는 것을 다른 특징으로 한다. 본 발명은 백 게이트에 인가되는 전압의 크기 내지 인가시간에 따라 동일하거나 서로 다른 문턱전압들을 결정할 수 있는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자는: 기판 상에 배치된 프런트 게이트를 포함하는 적어도 하나의 트랜지스터; 인접한 트랜지스터들 사이에 배치된 백 게이트; 및 상기 백 게이트를 둘러싸며 캐리어를 트랩할 수 있는 캐리어 저장막을 포함할 수 있다. 상기 백 게이트에 인가되는 전압에 따라 상기 트랜지스터의 문턱전압이 달라질 수 있다.
본 실시예의 소자에 있어서, 상기 캐리어 저장막은: 상기 기판에 인접한 터널링 절연막과; 상기 백 게이트에 인접한 블록킹 절연막과; 그리고 상기 터널링 절연막과 상기 블록킹 절연막 사이에 배치되어 상기 캐리어를 저장하는 트랩 절연막과 도전막 중 어느 하나를 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 트랜지스터는: 상기 기판으로부터 수직하게 돌출되며 상기 기판의 상면과 평행한 제1 방향으로 이격된 복수개의 핀들과; 그리고 상기 기판의 상면과 평행하며 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 복수개의 핀들을 덮는 상기 프런트 게이트를 포함하는 복수개의 핀 전계효과 트랜지스터들을 포함할 수 있다. 상기 핀은 상기 프런트 게이트와 오버랩되는 채널과, 상기 채널의 양측에 배치되어 상기 프런트 게이트와는 오버랩되지 않는 소오스와 드레인을 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 백 게이트는 상기 복수개의 핀 전계효과 트랜지스터들 사이의 상기 기판 내에 매립된 복수개의 백 게이트들을 포함하고, 상기 캐리어 저장막은 상기 백 게이트와 상기 기판 사이에 배치되어 상기 백 게이트의 하면과 측면을 둘러쌀 수 있다.
본 실시예의 소자에 있어서, 상기 복수개의 핀들 사이에서 상기 복수개의 백 게이트의 상면들을 덮는 복수개의 소자분리막들을 더 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 백 게이트에 인가되는 전압의 크기나 인가 시간에 따라 상기 복수개의 핀 전계효과 트랜지스터들의 문턱전압들이 동일하거나 상이하게 변경될 수 있다.
본 실시예의 소자에 있어서, 상기 트랜지스터는: 상기 기판으로부터 수직하게 연장된 수직 채널과; 그리고 상기 수직 채널의 외측면 상에 배치된 상기 프런트 게이트를 포함하는 적어도 두 개의 수직 채널 트랜지스터들을 포함할 수 있다. 상기 수직 채널은 드레인을 포함하고, 상기 프런트 게이트의 측면 아래의 상기 기판은 소오스를 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 백 게이트는 상기 수직 채널들의 내측면들 사이의 상기 기판 상에 배치되고, 상기 캐리어 저장막은 상기 기판 상에서 상기 수직 채널들과 상기 백 게이트 사이에 배치되어 상기 백 게이트의 하면과 측면을 둘러쌀 수 있다.
본 실시예의 소자에 있어서, 상기 백 게이트에 인가되는 전압의 크기나 인가 시간에 따라 상기 적어도 두 개의 수직 채널 트랜지스터들의 문턱전압들이 동일하게 변경될 수 있다.
본 실시예의 소자에 있어서, 상기 트랜지스터는: 상기 기판 상에서 제1 방향으로 이격 배열된 제1 내지 제3 핀들과; 그리고 상기 기판 상에서 상기 제1 방향과 직교하는 제2 방향으로 연장되어 상기 제1 내지 제3 핀들과 오버랩되는 프런트 게이트를 갖는 제1 내지 제3 핀 전계효과 트랜지스터들을 포함할 수 있다. 상기 백 게이트는: 상기 제1 및 제2 핀 전계효과 트랜지스터들 사이의 상기 기판 내에 매립된 제1 백 게이트와; 그리고 상기 제2 및 제3 핀 전계효과 트랜지스터들 사이의 상기 기판 내에 매립된 제2 백 게이트를 포함할 수 있다. 상기 제1 백 게이트에는 제1 전압이 인가되고 상기 제2 백 게이트에는 상기 제1 전압과 다른 값을 갖는 제2 전압이 인가되어, 상기 제1 내지 제3 핀 전계효과 트랜지스터들의 제1 내지 제3 문턱전압들이 서로 상이한 값을 가지도록 변경될 수 있다. 상기 제2 문턱전압과 상기 제1 문턱전압 및 제3 문턱전압 순으로 증가하거나 감소되도록 변경될 수 있다.
본 실시예의 소자에 있어서, 상기 트랜지스터는: 상기 백 게이트를 사이에 두고 서로 마주보며 상기 기판으로부터 수직하게 기립된 제1 및 제2 수직 채널들과; 그리고 상기 제1 및 제2 수직 채널들의 외측면과 오버랩되는 제1 및 제2 프런트 게이트들을 갖는 제1 및 제2 수직 채널 트랜지스터들을 포함할 수 있다. 상기 백 게이트에 전압이 인가되어, 상기 제1 및 제2 수직 채널 트랜지스터들의 제1 및 제2 문턱전압들이 증가하거나 감소하되 서로 동일한 값을 가질 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자의 제조방법은: 기판 내에 트렌치를 형성하고; 상기 트렌치의 내면을 따라 연장되는 캐리어 저장막을 형성하고; 상기 트렌치를 매립하며 상기 캐리어 저장막에 의해 둘러싸이는 백 게이트를 형성하고; 상기 기판을 패터닝하여 채널을 형성하고; 상기 채널과 오버랩되는 프런트 게이트를 형성하고; 그리고 상기 채널의 양측에 접합영역들을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 캐리어 저장막을 형성하는 것은: 상기 기판 상에 상기 트렌치의 내면을 따라 연장되는, 절연막들 사이에 캐리어 트랩막이 샌드위치된 복합막을 형성하고; 그리고 상기 복합막을 상기 기판이 노출되도록 평탄화하여, 상기 트렌치 내에 한정된 상기 캐리어 저장막을 형성하는 것을 포함할 수 있다. 상기 캐리어 트랩막은 질화막이나 도전막을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 채널을 형성하는 것은: 상기 기판 상에 상기 트렌치 내에 형성된 상기 캐리어 저장막과 상기 백 게이트를 덮는 절연막 블록을 형성하고; 상기 절연막 블록 사이에서 노출된 상기 기판 상에 상기 기판으로부터 수직한 핀을 형성하고; 그리고 상기 절연막 블록을 리세스하여 상기 핀의 측면을 노출시키는 것을 포함할 수 있다. 상기 핀의 상기 측면은 상기 프런트 게이트와 오버랩되어 상기 채널로 제공될 수 있다.
본 실시예의 방법에 있어서, 상기 채널을 형성하는 것은: 상기 기판의 식각으로 상기 트렌치의 양측에 리세스 영역을 형성하여 상기 트렌치와 상기 리세스 영역 사이에 상기 채널을 형성하는 것을 포함할 수 있다. 상기 백 게이트와 상기 프런트 게이트는 상기 기판 상에 상기 트렌치와 상기 리세스 영역을 채우는 도전막의 형성과 평탄화로 동시에 형성될 수 있다.
본 발명에 의하면, 다양한 문턱전압들을 갖고자 하더라도 문턱전압별로 공정이 필요하지 않아 공정단가가 증가하지 않고 이에 따라 반도체 소자의 가격경쟁력을 확보할 수 있다. 문턱전압은 임플란트 방식이 아닌 전압 크기나 전압 인가시간으로 결정되지 때문에 많은 수의 임플란트 공정이 필요하지 않아 공정의 단순화를 이룩할 수 있다. 불순물이 도핑되지 않은 채널(undoped channel) 소자의 제작이 가능하여 디멘젼이 매우 작고 캐리어 이동도가 증가된 소자를 제조할 수 있다. 아울러 벌크 실리콘 웨이퍼에서 다양한 문턱전압들 갖는 3차원 반도체 소자를 제조할 수 있다.
도 1a 내지 1h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 2a 내지 2d는 본 발명의 일 실시예에 따른 반도체 소자에 있어서 문턱전압의 조절 방법을 설명하는 단면도들이다.
도 3a 내지 3f는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 4a 및 4b는 본 발명의 다른 실시예에 따른 반도체 소자에 있어서 문턱전압의 조절 방법을 설명하는 단면도들이다.
도 5a는 본 발명의 실시예들에 따른 반도체 소자들을 구비한 메모리 카드를 도시한 블록도이다.
도 5b는 본 발명의 실시예들에 따른 반도체 소자들을 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<실시예 1>
도 1a 내지 1h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(101)을 패터닝하여 적어도 하나의 트렌치(111)를 형성할 수 있다. 반도체 기판(101)은 불순물(예: P형 도펀트)이 도핑된 실리콘 웨이퍼를 포함할 수 있다. 가령 반도체 기판(101) 상에 포토레지스트의 도포 및 포토 공정으로 마스크(90)를 형성하고, 그 마스크(90)를 이용한 건식 혹은 습식 식각 공정으로 반도체 기판(101)을 패터닝하여 트렌치(111)를 형성할 수 있다. 마스크(90)는 애싱 공정으로 제거할 수 있다. 다른 예로, 마스크(90)는 하나 혹은 그 이상의 절연막들을 증착한 후 패터닝하여 형성할 수 있다.
도 1b를 참조하면, 캐리어 저장막(120)을 형성할 수 있다. 캐리어 저장막(120)은 터널링 절연막(121), 트랩 절연막(123) 및 블록킹 절연막(125)을 포함할 수 있다. 본 실시예에 따르면, 터널링 절연막(121)은 실리콘 산화막을, 트랩 절연막(123)은 실리콘 질화막을, 그리고 블록킹 절연막(125)은 실리콘 산화막, 알루미늄 산화막이나 하프늄 산화막과 같은 고유전막, 혹은 이들의 조합을 포함할 수 있다. 예컨대, 반도체 기판(101)의 표면 프로파일을 따라 실리콘 산화막, 실리콘 질화막, 그리고 실리콘 산화막을 순차 증착한 후 화학기계적 연마 공정이나 에치백 공정으로 평탄화하여 캐리어 저장막(120)을 형성할 수 있다. 다른 예로, 트랩 절연막(123)은 폴리실리콘막이나 금속막과 같은 도전막으로 대체될 수 있다. 캐리어 저장막(120)은 트렌치(111)의 내벽을 따라 연장된 가령 브라켓 형태로 형성할 수 있다.
도 1c를 참조하면, 백 게이트(162)를 형성할 수 있다. 일례로, 트렌치(111)가 완전히 채워지도록 반도체 기판(101) 상에 폴리실리콘이나 금속과 같은 도전체를 증착한 후 화학기계적 연마 혹은 에치백 공정으로 평탄화하여 백 게이트(162)를 형성할 수 있다. 백 게이트(162)의 상면은 반도체 기판(101)의 상면과 공면을 이루며 하면 및 측면은 캐리어 저장막(120)으로 둘러싸일 수 있다.
도 1d를 참조하면, 반도체 기판(101) 상에 절연막 블록(141)을 형성할 수 있다. 절연막 블록(141)은 실리콘 산화막이나 실리콘 질화막으로 형성할 수 있다. 일례로, 절연막 블록(141)은 고밀도 플라즈마 산화막(HDP)을 증착한 후 포토 공정으로 패터닝하여 형성할 수 있다. 절연막 블록(141)은 캐리어 저장막(120)을 덮으면서 반도체 기판(101)의 상면을 노출시키는 형태를 가질 수 있다.
도 1e를 참조하면, 반도체 기판(101)의 상면으로부터 수직하게 연장된 핀(103)을 형성할 수 있다. 가령 에피택셜 공정으로 절연막 블록(141)에 의해 가려지지 않은 반도체 기판(101)으로부터 불순물이 도핑되지 않은 반도체, 가령 실리콘을 성장시켜 핀(103)을 형성할 수 있다. 다른 예로, 핀(103)을 불순물(예: P형 도펀트)로 도핑할 수 있다. 또 다른 예로, 불순물이 도핑된 실리콘을 에피택셜 성장시켜 핀(103)을 형성할 수 있다. 또 다른 예로, 인접한 절연막 블록들(141) 사이의 공간이 채워지도록 실리콘을 증착하여 핀(103)을 형성할 수 있다. 절연막 블록(141)은 핀(103) 형성시 마스크 역할을 할 수 있다.
도 1f를 참조하면, 절연막 블록(141)을 리세스할 수 있다. 절연막 블록(141)의 리세스에 의해 인접한 핀들(103) 사이에는 핀(103)의 측면을 노출시키는 리세스된 영역(115)이 정의될 수 있다. 리세스된 절연막 블록(141)은 인접한 핀들(103)을 전기적으로 분리시키는 소자분리막 역할을 할 수 있다.
도 1g를 참조하면, 게이트 절연막(151)과 프런트 게이트(165)를 형성할 수 있다. 일례로, 핀(103)의 열산화 혹은 증착 공정으로 핀(103)을 덮는 절연막과 그 절연막을 덮는 도전막을 증착하고, 도전막 및 절연막을 패터닝하여 핀(103)의 양측 가장자리를 노출시키는 게이트 절연막(151)과 프런트 게이트(165)를 형성할 수 있다. 게이트 절연막(151)은 실리콘 산화막을 프런트 게이트(165)는 폴리실리콘이나 금속으로 형성할 수 있다. 프런트 게이트(165)는 반도체 기판(101)의 상면과 평행한 제1 수평 방향(좌우 방향)으로 연장되고 핀(103)은 제1 수평 방향과 교차하는, 가령 반도체 기판(101)의 상면과 평행하며 실질적으로 제1 수평 방향과 수직한 제2 수평 방향(전후 방향)으로 연장된 바(bar) 형태를 가질 수 있다. 프런트 게이트(165)와 오버랩되는 핀(103)의 상면 및 측면은 채널로 활용될 수 있다.
도 1h를 참조하면, 프런트 게이트(165)와 오버랩되지 않고 노출된 핀(103)의 양측 가장자리에 불순물(예: N형 도펀트)을 도핑하여 접합영역들(105s,105d)을 형성할 수 있다. 이에 따라, 적어도 하나의 핀 전계효과(FinFET) 트랜지스터를 갖는 반도체 소자(1)를 형성할 수 있다. 핀(103)은 도면에서 전후 방향으로 연장된 바 형태이고 접합영역들(105s,105d)은 핀(103)의 양측 가장자리에 형성되므로 도면에는 접합영역들(105s,105d) 중 어느 하나, 가령 소오스(105s)만이 도시된다. 반도체 소자(1)는 메모리 소자 혹은 로직 소자에 응용될 수 있다. 가령 반도체 소자(1)는 핀(103) 전계효과 트랜지스터와 이에 전기적으로 연결된 커패시터를 갖는 디램 소자일 수 있다.
본 실시예에 따른 반도체 소자(1)는 이하에서 후술한 바와 같이 이온주입이 아닌 바디 바이어스 효과(Body bias effect)를 이용하여 문턱전압을 의도한 값을 가지도록 설정할 수 있다.
<실시예 1의 문턱전압 조절>
도 2a 내지 2d는 본 발명의 일 실시예에 따른 반도체 소자에 있어서 문턱전압의 조절 방법을 설명하는 단면도들이다.
도 2a를 참조하면, 반도체 기판(101)에 0 볼트를 인가하고 백 게이트(162)에 양의 값을 갖는 백 게이트 전압(VB(+), 이하 백 게이트 양전압)을 인가할 수 있다. 이 경우 전자(흑색 원으로 표시)가 터널링 절연막(121)을 터널링하여 트랩 절연막(123)으로 이동되므로써 저장될 수 있다. 전자들의 트랩 절연막(123)으로의 이동 및 트랩에 따라 공핍영역의 폭(depletion width)이 증가하여 문턱전압(Vth)이 커질 수 있다. 따라서, 반도체 기판(101)에 0 볼트가 인가되고 프런트 게이트(165)에 양의 게이트 전압(VG(+))이 인가되어 가령 엔모스(NMOS)형 반도체 소자(1)가 동작될 때 백 게이트(162)의 양측에 배치된 트랜지스터들은 증가된 문턱전압들(Vth)을 가질 수 있다. 본 실시예에 따르면, 백 게이트(162)에 백 게이트 양전압(VB(+))을 인가하므로써 핀들(103)에 대응되는 트랜지스터들의 문턱전압들(Vth)을 다양하게 변경 내지 조절할 수 있다.
도 2b를 참조하면, 반도체 기판(101)에 0 볼트를 인가하고 백 게이트(162)에 음의 값을 갖는 백 게이트 전압(VB(-), 이하 백 게이트 음전압)을 인가할 수 있다. 이 경우 정공(백색 원으로 표시)이 트랩 절연막(123)으로 이동되어 저장될 수 있다. 정공의 트랩 절연막(123)으로의 이동 및 트랩에 따라 공핍영역의 폭이 작아져 문턱전압(Vth)은 작아질 수 있다. 따라서, 반도체 기판(101)에 0 볼트가 인가되고 프런트 게이트(165)에 양의 게이트 전압(VG(+))이 인가되어 가령 NMOS형 반도체 소자(1)가 동작될 때 백 게이트(162)의 양측에 배치된 트랜지스터들은 감소된 문턱전압들(Vth)을 가질 수 있다. 본 실시예에 따르면, 백 게이트(162)에 백 게이트 음전압(VB(-))을 인가하므로써 다양한 문턱전압들(Vth)을 갖는 트랜지스터들을 구현할 수 있다.
도 2c를 참조하면, 일례로 제1 백 게이트(162a)에는 상대적으로 큰 크기를 갖는 제1 백 게이트 양전압(VB1(+))을 인가하고, 제2 백 게이트(162b)에는 상대적으로 작은 값을 갖는 제2 백 게이트 양전압(VB2(+))을 인가할 수 있다. 이 경우 제1 백 게이트(162a)의 제1 트랩 절연막(123a)에 저장되는 전자들은 제2 백 게이트(162b)의 제2 트랩 절연막(123b)에 저장되는 전자들에 비해 상대적으로 많을 수 있다. 백 게이트 양전압(VB(+))의 크기가 커질수록, 공핍영역의 폭은 더 증가하여 문턱전압(Vth)은 더 커질 수 있다.
상기 원리에 따라, 제1 백 게이트(162a)의 좌측에 배치된 제1 핀(103a)에 대응되는 제1 트랜지스터의 제1 문턱전압(Vth1)은 제1 백 게이트(162a)의 우측(즉 제2 백 게이트(162b)의 좌측)에 배치된 제2 핀(103b)에 대응되는 제2 트랜지스터의 제2 문턱전압(Vth2)에 비해 작을 수 있다. 제1 문턱전압(Vth1)은 제2 백 게이트(162b)의 우측에 배치된 제3 핀(103c)에 대응되는 제3 트랜지스터의 제3 문턱전압(Vth3)에 비해 클 수 있다. 이처럼, 백 게이트 양전압(VB(+))과 문턱전압(Vth)은 아래의 식 1과 같은 관계를 가질 수 있다.
VB1(+) > VB2(+)이면, Vth2 > Vth1 > Vth3 <식 1>
다른 예로, 제1 백 게이트 양전압의 인가시간(tVB1(+))이 제2 백 게이트 양전압의 인가시간(tVB2(+))에 비해 큰 경우, 제1 트랩 절연막(123a)에 저장되는 전자들은 제2 트랩 절연막(123b)에 저장되는 전자들에 비해 상대적으로 많을 수 있다. 따라서, 식 1과 동일하게 백 게이트 양전압 인가시간(tVB(+))과 문턱전압(Vth)은 아래와 같은 식 2로 표현될 수 있다.
tVB1(+) > tVB2(+)이면, Vth2 > Vth1 > Vth3 <식 2>
도 2d를 참조하면, 일례로 제1 백 게이트(162a)에는 절대값이 상대적으로 큰 제1 백 게이트 음전압(VB1(-))을 인가하고, 제2 백 게이트(162b)에는 절대값이 상대적으로 작은 제2 백 게이트 음전압(VB2(-))을 인가할 수 있다. 이 경우 제1 트랩 절연막(123a)에 저장되는 정공들은 제2 트랩 절연막(123b)에 저장되는 정공들에 비해 상대적으로 많을 수 있다. 백 게이트 음전압(VB(-))의 크기가 커질수록, 공핍영역의 폭은 더 감소하여 문턱전압(Vth)은 더 작아질 수 있다.
그러므로, 제1 문턱전압(Vth1)은 제2 문턱전압(Vth2)에 비해 크고 제3 문턱전압(Vth3)에 비해 작을 수 있다. 이와 같이, 백 게이트 음전압(VB(-))과 문턱전압(Vth)은 아래 식 3과 같은 관계를 가질 수 있다.
VB1(-) > VB2(-)이면, Vth3 > Vth1 > Vth2 <식 3>
다른 예로, 제1 백 게이트 음전압의 인가시간(tVB1(-))이 제2 백 게이트 음전압의 인가시간(tVB2(-))에 비해 큰 경우, 제1 트랩 절연막(123a)에 저장되는 정공들은 제2 트랩 절연막(123b)에 저장되는 정공들에 비해 상대적으로 많을 수 있다. 따라서, 상기 식 3처럼 백 게이트 음전압 인가시간(tVB(-))과 문턱전압(Vth)과의 관계는 아래와 같은 식 4로 표현될 수 있다.
tVB1(-) > tVB2(-)이면, Vth3 > Vth1 > Vth2 <식 4>
본 실시예에 따르면, 상기 식 1 내지 4에 표현된 것처럼 백 게이트 전압(VB)의 크기나 인가시간으로써 트랜지스터들의 문턱전압들(Vth)을 동일하거나 혹은 서로 상이하게 조절할 수 있다.
<실시예 2>
도 3a 내지 3f는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(201) 상에 가령 포토레지스트의 도포 및 포토 공정으로 마스크(90)를 형성하고, 그 마스크(90)를 이용한 식각 공정을 이용하여 트렌치(211)를 형성할 수 있다. 반도체 기판(201)은 불순물(예: P형 도펀트)이 도핑된 실리콘 웨이퍼일 수 있다. 마스크(90)는 애싱 공정으로 제거할 수 있다.
도 3b를 참조하면, 트렌치(211)의 내벽을 따라 연장된 가령 브라켓 형태를 갖는 캐리어 저장막(220)을 형성할 수 있다. 일례로, 반도체 기판(201) 상에 실리콘 산화막, 실리콘 질화막, 그리고 실리콘 산화막을 증착한 후 화학기계적 연마하거나 에치백하여 터널링 절연막(221), 트랩 절연막(223) 및 블록킹 절연막(225)이 순차 적층된 캐리어 저장막(220)을 형성할 수 있다. 트랩 절연막(223)은 폴리실리콘막이나 금속막 등으로 대체될 수 있다.
도 3c를 참조하면, 수직 채널(202)을 형성할 수 있다. 예컨대, 트렌치(211)의 양옆의 반도체 기판(201)의 식각으로 리세스 영역들(215)을 형성하여, 리세스 영역들(215)과 트렌치(211) 사이에 한 쌍의 수직 채널들(202)을 형성할 수 있다. 리세스 영역(215)의 바닥면은 트렌치(211)의 바닥면과 동일 유사한 레벨을 갖거나 혹은 더 깊거나 낮은 레벨을 가질 수 있다.
도 3d를 참조하면, 반도체 기판(201)을 덮는 절연막(250)과 도전막(260)을 순차 형성할 수 있다. 절연막(250)은 수직 채널(202)을 포함하는 반도체 기판(201)을 열산화시킨 실리콘 산화막으로 형성할 수 있다. 도전막(260)은 폴리실리콘이나 금속 등을 증착하여 트렌치(211)와 리세스 영역들(215)을 완전히 채우도록 형성할 수 있다.
도 3e를 참조하면, 도전막(260)과 절연막(250)을 수직 채널(202)이 노출되도록 화학기계적 연마나 에치백으로 평탄화하여 게이트 절연막(251)과 프런트 게이트(265) 및 백 게이트(262)를 형성할 수 있다. 본 실시예에 따르면, 평탄화 공정으로 2개의 수직 채널들(202)의 내측면들 사이에는 백 게이트(262)를 형성하고, 이와 동시에 2개의 수직 채널들(202)의 외측면들 상에는 2개의 프런트 게이트들(265)을 형성할 수 있다. 프런트 게이트(265)는 수직 채널(202)의 외측면 상에서 대체로 수직하게 기립된 스페이서 형태로 형성될 수 있다. 백 게이트(262)는 상면이 수직 채널(202)의 상면과 공면을 이루고, 그 하면 및 측면은 캐리어 저장막(220)으로 둘러싸이는 형태로 형성될 수 있다.
도 3f를 참조하면, 불순물(예: N형 도펀트)의 주입으로 수직 채널(202)의 상단부에 드레인(205d)을 형성하고, 프런트 게이트(265)의 측면 아래의 반도체 기판(201)에 소오스(205s)를 형성할 수 있다. 상기 일련의 공정들을 통해 수직 채널 트랜지스터(VCT)를 포함하는 반도체 소자(2)를 형성할 수 있다. 반도체 소자(2)는 메모리 소자 혹은 로직 소자에 응용될 수 있다. 가령 반도체 소자(2)는 수직 채널 트랜지스터와 이에 전기적으로 연결된 커패시터를 갖는 디램 소자일 수 있다.
본 실시예에 따른 반도체 소자(2)는 이하에서 후술한 바와 같이 이온주입이 아닌 바디 바이어스 효과(Body bias effect)를 이용하여 문턱전압을 의도한 값을 가지도록 설정할 수 있다.
<실시예 2의 문턱전압 조절>
도 4a 및 4b는 본 발명의 다른 실시예에 따른 반도체 소자에 있어서 문턱전압의 조절 방법을 설명하는 단면도들이다.
도 4a를 참조하면, 반도체 기판(201)에 0 볼트를 인가하고 백 게이트(262)에 백 게이트 양전압(VB(+))을 인가하면, 전자(흑색 원으로 표시)가 터널링 절연막(221)을 터널링하여 트랩 절연막(223)에 저장될 수 있다. 도 2a에서 전술한 것처럼 백 게이트 양전압(VB(+))의 인가에 의해 공핍영역의 폭이 증가하여 문턱전압(Vth)은 커질 수 있다. 따라서, 반도체 기판(201)에 0 볼트가 인가되고 프런트 게이트(265)에 양의 게이트 전압(VG(+))이 인가되어 가령 NMOS형 반도체 소자(2)가 동작될 때 문턱전압(Vth)은 증가된 값을 가질 수 있다. 도 2c에서 설명한 바와 같이 백 게이트 양전압(VB(+))의 크기가 커질수록 공핍영역의 폭이 더 증가하여 문턱전압(Vth)은 더 커질 수 있다. 본 실시예에 따르면, 백 게이트(262)의 양측의 수직 채널들(202)에 대응되는 트랜지스터들의 문턱전압들(Vth)은 백 게이트 양전압(VB(+))의 인가에 의해 증가된 동일 또는 유사한 값을 가질 수 있다.
도 4b를 참조하면, 반도체 기판(201)에 0 볼트를 인가하고 백 게이트(262)에 백 게이트 음전압(VB(-))을 인가하면, 정공(백색 원으로 표시)이 트랩 절연막(223)으로 이동되어 저장될 수 있다. 이 경우 도 2b에서 설명한 바와 같이 백 게이트 음전압(VB(-))의 인가에 의해 공핍영역의 폭이 작아져 문턱전압(Vth)은 작아질 수 있다. 따라서 반도체 기판(201)에 0 볼트가 인가되고 프런트 게이트(265)에 양의 게이트 전압(VG(+))이 인가되어 NMOS형 반도체 소자(2)가 동작될 때 문턱전압(Vth)은 감소된 값을 가질 수 있다. 도 2d에서 설명한 바와 같이 백 게이트 음전압(VB(-))의 크기가 커질수록 공핍영역의 폭이 더 감소하여 문턱전압(Vth)은 더 작아질 수 있다. 본 실시예에 따르면, 백 게이트(262)의 양측의 수직 채널들(202)에 대응되는 트랜지스터들의 문턱전압들(Vth)은 백 게이트 음전압(VB(-))의 인가에 의해 감소된 동일 또는 유사한 값을 가질 수 있다.
<응용예>
도 5a는 본 발명의 실시예들에 따른 반도체 소자들을 구비한 메모리 카드를 도시한 블록도이다. 도 5b는 본 발명의 실시예들에 따른 반도체 소자들을 응용한 정보 처리 시스템을 도시한 블록도이다.
도 5a를 참조하면, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210), 에스램(1221) 및 중앙처리장치(1222) 중 적어도 어느 하나는 본 발명의 실시예들에 따른 반도체 소자들(1,2) 중 적어도 어느 하나를 포함할 수 있다.
도 5b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 소자들(1,2) 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 5a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 기판 상에 배치된 프런트 게이트를 포함하는 적어도 하나의 트랜지스터;
    인접한 트랜지스터들 사이에 배치된 백 게이트; 및
    상기 백 게이트를 둘러싸며 캐리어를 트랩할 수 있는 캐리어 저장막을 포함하고,
    상기 백 게이트에 인가되는 전압에 따라 상기 트랜지스터의 문턱전압이 달라지는 반도체 소자.
  2. 제1항에 있어서,
    상기 캐리어 저장막은:
    상기 기판에 인접한 터널링 절연막과;
    상기 백 게이트에 인접한 블록킹 절연막과; 그리고
    상기 터널링 절연막과 상기 블록킹 절연막 사이에 배치되어 상기 캐리어를 저장하는 트랩 절연막과 도전막 중 어느 하나를;
    포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 트랜지스터는:
    상기 기판으로부터 수직하게 돌출되며 상기 기판의 상면과 평행한 제1 방향으로 이격된 복수개의 핀들과; 그리고 상기 기판의 상면과 평행하며 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 복수개의 핀들을 덮는 상기 프런트 게이트를 포함하는 복수개의 핀 전계효과 트랜지스터들을 포함하고,
    상기 핀은 상기 프런트 게이트와 오버랩되는 채널과, 상기 채널의 양측에 배치되어 상기 프런트 게이트와는 오버랩되지 않는 소오스와 드레인을 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 백 게이트는 상기 복수개의 핀 전계효과 트랜지스터들 사이의 상기 기판 내에 매립된 복수개의 백 게이트들을 포함하고, 상기 캐리어 저장막은 상기 백 게이트와 상기 기판 사이에 배치되어 상기 백 게이트의 하면과 측면을 둘러싸는 반도체 소자.
  5. 제4항에 있어서,
    상기 복수개의 핀들 사이에서 상기 복수개의 백 게이트의 상면들을 덮는 복수개의 소자분리막들을;
    더 포함하는 반도체 소자.
  6. 제3항에 있어서,
    상기 백 게이트에 인가되는 전압의 크기나 인가 시간에 따라 상기 복수개의 핀 전계효과 트랜지스터들의 문턱전압들이 동일하거나 상이하게 변경되는 반도체 소자.
  7. 제1항에 있어서,
    상기 트랜지스터는:
    상기 기판으로부터 수직하게 연장된 수직 채널과; 그리고 상기 수직 채널의 외측면 상에 배치된 상기 프런트 게이트를 포함하는 적어도 두 개의 수직 채널 트랜지스터들을 포함하고,
    상기 수직 채널은 드레인을 포함하고, 상기 프런트 게이트의 측면 아래의 상기 기판은 소오스를 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 백 게이트는 상기 수직 채널들의 내측면들 사이의 상기 기판 상에 배치되고, 상기 캐리어 저장막은 상기 기판 상에서 상기 수직 채널들과 상기 백 게이트 사이에 배치되어 상기 백 게이트의 하면과 측면을 둘러싸는 반도체 소자.
  9. 제7항에 있어서,
    상기 백 게이트에 인가되는 전압의 크기나 인가 시간에 따라 상기 적어도 두 개의 수직 채널 트랜지스터들의 문턱전압들이 동일하게 변경되는 반도체 소자.
  10. 제1항에 있어서,
    상기 트랜지스터는: 상기 기판 상에서 제1 방향으로 이격 배열된 제1 내지 제3 핀들과; 그리고 상기 기판 상에서 상기 제1 방향과 직교하는 제2 방향으로 연장되어 상기 제1 내지 제3 핀들과 오버랩되는 프런트 게이트를 갖는 제1 내지 제3 핀 전계효과 트랜지스터들을 포함하고, 그리고
    상기 백 게이트는: 상기 제1 및 제2 핀 전계효과 트랜지스터들 사이의 상기 기판 내에 매립된 제1 백 게이트와; 그리고 상기 제2 및 제3 핀 전계효과 트랜지스터들 사이의 상기 기판 내에 매립된 제2 백 게이트를 포함하고,
    상기 제1 백 게이트에는 제1 전압이 인가되고 상기 제2 백 게이트에는 상기 제1 전압과 다른 값을 갖는 제2 전압이 인가되어, 상기 제1 내지 제3 핀 전계효과 트랜지스터들의 제1 내지 제3 문턱전압들이 서로 상이한 값을 가지도록 변경되되,
    상기 제2 문턱전압과 상기 제1 문턱전압 및 제3 문턱전압 순으로 증가하거나 감소되도록 변경되는 반도체 소자.
  11. 제1항에 있어서,
    상기 트랜지스터는: 상기 백 게이트를 사이에 두고 서로 마주보며 상기 기판으로부터 수직하게 기립된 제1 및 제2 수직 채널들과; 그리고 상기 제1 및 제2 수직 채널들의 외측면과 오버랩되는 제1 및 제2 프런트 게이트들을 갖는 제1 및 제2 수직 채널 트랜지스터들을 포함하고,
    상기 백 게이트에 전압이 인가되어, 상기 제1 및 제2 수직 채널 트랜지스터들의 제1 및 제2 문턱전압들이 증가하거나 감소하되 서로 동일한 값을 갖는 반도체 소자.
  12. 기판 내에 트렌치를 형성하고;
    상기 트렌치의 내면을 따라 연장되는 캐리어 저장막을 형성하고;
    상기 트렌치를 매립하며 상기 캐리어 저장막에 의해 둘러싸이는 백 게이트를 형성하고;
    상기 기판을 패터닝하여 채널을 형성하고;
    상기 채널과 오버랩되는 프런트 게이트를 형성하고; 그리고
    상기 채널의 양측에 접합영역들을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  13. 제12항에 있어서,
    상기 캐리어 저장막을 형성하는 것은:
    상기 기판 상에 상기 트렌치의 내면을 따라 연장되는, 절연막들 사이에 캐리어 트랩막이 샌드위치된 복합막을 형성하고; 그리고
    상기 복합막을 상기 기판이 노출되도록 평탄화하여, 상기 트렌치 내에 한정된 상기 캐리어 저장막을 형성하는 것을 포함하고;
    상기 캐리어 트랩막은 질화막이나 도전막을 포함하는 반도체 소자의 제조방법.
  14. 제12항에 있어서,
    상기 채널을 형성하는 것은:
    상기 기판 상에 상기 트렌치 내에 형성된 상기 캐리어 저장막과 상기 백 게이트를 덮는 절연막 블록을 형성하고;
    상기 절연막 블록 사이에서 노출된 상기 기판 상에 상기 기판으로부터 수직한 핀을 형성하고; 그리고
    상기 절연막 블록을 리세스하여 상기 핀의 측면을 노출시키는 것을 포함하고,
    상기 핀의 상기 측면은 상기 프런트 게이트와 오버랩되어 상기 채널로 제공되는 반도체 소자의 제조방법.
  15. 제12항에 있어서,
    상기 채널을 형성하는 것은: 상기 기판의 식각으로 상기 트렌치의 양측에 리세스 영역을 형성하여 상기 트렌치와 상기 리세스 영역 사이에 상기 채널을 형성하는 것을 포함하고,
    상기 백 게이트와 상기 프런트 게이트는 상기 기판 상에 상기 트렌치와 상기 리세스 영역을 채우는 도전막의 형성과 평탄화로 동시에 형성되는 반도체 소자의 제조방법.
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