JP2008112934A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】読出し対象ではない電荷蓄積部に蓄積された電子によるドレイン−ソース間電流Ｉｄｓの低下を抑制することで、読出し対象の電荷蓄積部に、電子が蓄積されている状態と蓄積されていない状態でのドレイン電流の差を大きく保つ。
【解決手段】半導体基板２０と、ゲート電極３４と、第１及び第２不純物拡散領域２４ａ及び２４ｂと、第１及び第２抵抗変化部２２ａ及び２２ｂと、第１及び第２主電極３６ａ及び３６ｂと、第１及び第２電荷蓄積部４０ａ及び４０ｂとを備えている。第１及び第２電荷蓄積部は、それぞれボトム酸化膜４１ａ及び４１ｂ、電荷蓄積窒化膜４２ａ及び４２ｂ、及びトップ酸化膜４３ａ及び４３ｂを順に積層して構成されている。また、第１主電極と、第１電荷蓄積部に設けられた電荷蓄積窒化膜との間の距離が一定であり、かつ、第２主電極と、第２電荷蓄積部に設けられた電荷蓄積窒化膜との間の距離が一定である。
【選択図】図１

Description

この発明は、半導体記憶装置及びその製造方法に関するものである。
半導体記憶装置として、従来提案された半導体不揮発性メモリがある（例えば、特許文献１、２又は３参照）。
図１６を参照して、この従来の半導体不揮発性メモリについて説明する。図１６は、従来の半導体不揮発性メモリについて説明するための図であり、半導体不揮発性メモリの概略的な断面図である。
半導体不揮発性メモリを構成する基本セル（以下、メモリセルと称する。）２１０は、シリコン基板２２０に、ＭＯＳ型のトランジスタ（ＭＯＳＦＥＴ）を備えている。ＭＯＳＦＥＴは、ゲート電極２３４と、第１及び第２不純物拡散領域２２４ａ及び２２４ｂと、第１及び第２抵抗変化部２２２ａ及び２２２ｂと、第１及び第２主電極２５２ａ及び２５２ｂとを備えている。
ゲート電極２３４は、シリコン基板２２０上にゲート酸化膜２３２を介して設けられている。
第１及び第２不純物拡散領域２２４ａ及び２２４ｂは、ゲート電極２３４を挟む位置に、例えばｎ型の不純物が拡散されて形成されている。この第１及び第２不純物拡散領域２２２４ａ及び２２４ｂは、ＭＯＳＦＥＴのソース又はドレインとして機能する領域である。以下の説明では、第１不純物拡散領域２２４ａをドレインとし、第２不純物拡散領域２２４ｂをソースとして用いる例について説明する。なお、ドレイン及びソースを、それぞれ第１及び第２不純物拡散領域２２４ａ及び２２４ｂと同じ符号を付して説明する。
第１及び第２抵抗変化部２２２ａ及び２２２ｂは、それぞれ、第１及び第２不純物拡散領域２２４ａ及び２２４ｂと、ゲート電極２３４の直下の領域部分との間に設けられる領域である。第１及び第２抵抗変化部２２２ａ及び２２２ｂは、第１及び第２不純物拡散領域２２４ａ及び２２４ｂと同じ導電型、ここではｎ型の不純物が拡散する領域である。なお、第１及び第２抵抗変化部２２２ａ及び２２２ｂの不純物の濃度は、第１及び第２不純物拡散領域２２４ａ及び２２４ｂよりも低い。
第１及び第２主電極２５２ａ及び２５２ｂは、シリコン基板２２０の第１及び第２不純物拡散領域２２４ａ及び２２４ｂ上に設けられている。
この半導体不揮発性メモリは、第１抵抗変化部２２２ａ上に、第１電荷蓄積部２４０ａを備えるとともに、第２抵抗変化部２２２ｂ上に、第２電荷蓄積部２４０ｂを備えている。第１及び第２電荷蓄積部２４０ａ及び２４０ｂは、ボトム酸化膜２４１ａ及び２４１ｂと、電荷蓄積窒化膜２４２ａ及び２４２ｂと、トップ酸化膜２４３ａ及び２４３ｂとが順次に積層された、電荷を蓄積可能な積層構造（以下、ＯＮＯ積層絶縁膜と称する。）である。
メモリセル２１０は、第１及び第２電荷蓄積部２４０ａ及び２４０ｂのそれぞれに電子が蓄積されているか否かにより、シリコン基板２２０の表層領域のうち、第１及び第２電荷蓄積部２４０ａ及び２４０ｂの直下の領域部分中に設けられている第１及び第２抵抗変化部２２２ａ及び２２２ｂの抵抗を変化させて、“１”又は“０”のデータを区別する。
第１電荷蓄積部２４０ａへの電子の注入は、ソース２２４ｂ及び基板２２０を接地し、ゲート電極２３４及びドレイン２２４ａに正電圧を印加することで行う。このとき、ドレイン−ソース間に形成されるチャネルを走ってきた電子が、ドレイン近傍の強い電界により、高エネルギー状態、すなわちホットエレクトロンになる。このホットエレクトロンが、ゲート電極２３４と第１抵抗変化部２２２ａ間の電界（図中、矢印ＩＶで示す。）により、第１電荷蓄積部２４０ａに注入される。
第１電荷蓄積部２４０ａに注入された電子が、電荷蓄積窒化膜２４２ａに蓄積されている状態を“１”とし、一方、電子が蓄積されていない状態を“０”として、データを区別する。
図１７及び図１８を参照して、従来例における電荷蓄積の有無の判別方法について説明する。図１７は、従来例における電荷蓄積の有無の判別方法を説明するための模式図である。図１８は、サブスレッショルド特性の従来例を示す図である。図１８は、横軸にゲート電圧Ｖｇ（Ｖ）を取って示し、縦軸にドレイン−ソース間電流Ｉｄｓ（ｌｏｇ（Ａ））を取って示している。
図１７（Ａ）は、電荷が蓄積されていない状態、すなわち、データ未書込み状態を示している。図１７（Ｂ）は、電荷が第２電荷蓄積部２４０ｂに蓄積されている状態を示している。
例えば、第２電荷蓄積部２４０ｂに電子が蓄積されている場合は、第２電荷蓄積部２４０ｂの直下の第２抵抗変化部２２２ｂの抵抗値が上昇する。第２電荷蓄積部２４０ｂを読み出し対象とする場合、第２電荷蓄積部２４０ｂに隣接する第２不純物拡散領域（ソース）２２４ｂを接地電位とし、ゲート電極２３４を挟んで反対側の第１不純物拡散領域（ドレイン）２２４ａを正電位とする。このとき、第２電荷蓄積部２４０ｂに蓄積された電荷は、その直下の第２抵抗変化部２２２ｂに正電荷を誘起させる。この誘起された正電荷により、第２電荷蓄積部２４０ｂの直下の第２抵抗変化部２２２ｂの抵抗値が上昇し、ドレイン−ソース間電流Ｉｄｓが低下する（図１８中、ＩＩで示す）。
一方、第２電荷蓄積部２４０ｂに電子が蓄積されていない場合は、第２抵抗変化部２２２ｂの抵抗値は上昇しないので、ドレイン−ソース間電流Ｉｄｓは低下しない（図１８中、Ｉで示す）。このドレイン−ソース間電流の差（ΔＩｄｓ）により、電荷の蓄積の有無、すなわち“０”と“１”のデータが区別される。
この電荷蓄積の有無の判別は、ＭＯＳＦＥＴの横方向の電界は、ソース近傍に比べ、ドレイン近傍で強く、ドレイン−ソース間電流がソース側抵抗に支配されることを利用している。
ドレイン２２４ａとソース２２４ｂに印加する電圧値を入れ替えれば、第２電荷蓄積部２４０ｂに電子が蓄積されているか否かを区別できる。このように、１つのメモリセルに２ビットのデータが記憶可能である。
特開２００４−５６０８９号公報 特開２００４−２２１５４６号公報 特開２００５−６４２９５号公報
ところで、上述した半導体不揮発性メモリにおいて、データを読み出す対象の第２電荷蓄積部とはゲート電極を挟んで反対側の第１電荷蓄積部に電子が蓄積されている場合には、以下、説明するような課題がある。以下、この点につき説明する。第１電荷蓄積部に電子が蓄積されている場合も、上述した第２電荷蓄積部の場合と同様に、その下の第１抵抗変化部に正電荷を誘起させる。この誘起された正電荷により第１電荷蓄積部の直下の第１抵抗変化部の抵抗値が変動する。このように抵抗値が変動した場合、理想的には、ドレイン付近に形成される空乏層により、ドレイン−ソース間電流は影響を受けないが、実際には、ドレイン−ソース間電流Ｉｄｓの低下が引き起こされる恐れがある。
図１７（Ｃ）は、電荷が第１電荷蓄積部２４０ａに蓄積されていて、第２電荷蓄積部２４０ｂには蓄積されていない状態を示している。このとき、第１電荷蓄積部２４０ａに蓄積された電荷の影響を受けなければ、第２抵抗変化部２２２ｂの抵抗値は上昇しないので、ドレイン−ソース間電流Ｉｄｓは低下しない（図１８中、Ｉで示す）。しかし、第１電荷蓄積部２４０ａに蓄積された電荷の影響を受けると、ドレイン−ソース間電流Ｉｄｓが低下する(図１８中、ＩＩＩで示す)。その結果、第１電荷蓄積部２４０ａに電荷が蓄積されておらず、かつ第２電荷蓄積部２４０ｂに電子が蓄積されている状態（ＩＩ）と、第２電荷蓄積部２４０ｂに電荷が蓄積されておらず、かつ第１電荷蓄積部２４０ａに電荷が蓄積されている状態（ＩＩＩ）とでドレイン−ソース間電流Ｉｄｓの差（ΔＩｄｓ´）が小さくなる。このため、正確なデータの読出しが困難になる。
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、読出し対象ではない電荷蓄積部に蓄積された電子に起因するドレイン−ソース間電流Ｉｄｓの低下を抑制することで、読出し対象の電荷蓄積部に、電子が蓄積されている状態と蓄積されていない状態とでのドレイン−ソース間電流Ｉｄｓの差を大きく保つことができる半導体記憶装置と、その製造方法を提供することにある。
上述した目的を達成するために、この発明の半導体記憶装置は、半導体基板と、ゲート電極と、第１及び第２不純物拡散領域と、第１及び第２抵抗変化部と、第１及び第２主電極と、第１及び第２電荷蓄積部とを備えている。
半導体基板には、平坦領域と、平坦領域よりも一方の主表面の他方の主表面に対する位置が高いステップ領域とが設定されている。ゲート電極は、ステップ領域の半導体基板の一方の主表面上にゲート酸化膜を介して設けられている。
第１及び第２不純物拡散領域は、半導体基板の一方の主表面側の表層領域のうち、平坦領域の一部分のゲート電極を挟む位置に形成された一対の不純物拡散領域である。第１及び第２不純物拡散領域の導電型は、第１導電型とは異なる第２導電型である。
第１及び第２抵抗変化部は、半導体基板の表層領域のうち、ゲート電極の直下の領域部分と第１及び第２不純物拡散領域との間にそれぞれ形成されている。第１及び第２抵抗変化部は、第１及び第２不純物拡散領域に隣接する領域から、ステップ領域に設けられているステップ部の側面にわたって形成されている。第１及び第２抵抗変化部は、第２導電型の不純物が拡散された領域であって、その不純物濃度は、第１及び第２不純物拡散領域よりも低い。
第１及び第２主電極は、半導体基板の第１及び第２不純物拡散領域上に設けられている。第１電荷蓄積部は、第１主電極及びゲート電極間にこれらと隣接して設けられており、第２電荷蓄積部は、第２主電極及びゲート電極間にこれらと隣接して設けられている。
第１及び第２電荷蓄積部は、それぞれボトム酸化膜、電荷蓄積窒化膜、及びトップ酸化膜を順に積層して構成されている。また、第１主電極と、第１電荷蓄積部に設けられた電荷蓄積窒化膜との間の距離が一定であり、かつ、第２主電極と、第２電荷蓄積部に設けられた電荷蓄積窒化膜との間の距離が一定である。
この発明の半導体記憶装置によれば、電荷蓄積部が、シリコン基板のステップ部と主電極に挟まれる位置に、主電極及びステップ部のそれぞれに隣接して設けられている。また、主電極と、当該主電極に隣接する電荷蓄積部に形成された電荷蓄積窒化膜との間の距離が一定である。
この場合、主電極に印加される正電圧とステップ部の間の電界は、電荷蓄積部に蓄積されている電子が作る電界と反対側を向くため、電子の作る電界を打ち消すものと考えられる。その結果、主電極に正電圧を印加すると、正電圧が印加された主電極に隣接する電荷蓄積部に蓄積されている電子が誘起する正電荷を減少させることがでる。
このため、読出し対象でない電荷蓄積部に設けられた電荷蓄積窒化膜に蓄積された電子が抵抗変化部へ誘起する電界を抑制することができ、抵抗変化部での抵抗上昇を防止できる。
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。なお、以下の図では、平面図について一部ハッチング等を付しているが、所要の領域部分を強調してあるに過ぎず、これらハッチング等は何ら断面を示すものではない。
（半導体記憶装置）
図１を参照して、この発明の半導体記憶装置を、半導体不揮発性メモリを例にとって説明する。
図１（Ａ）は、この発明の半導体記憶装置のレイアウトの一部分を拡大して示す図である。この半導体記憶装置には、複数個のメモリセル１０が行列状に配列されている。図１（Ｂ）は、この発明の半導体不揮発性メモリの一つのメモリセルの構造を概略的に示す図であって、図１（Ａ）のＡ−Ａ線に沿って取った切断端面を拡大して示している。
図１（Ｂ）に示す構成例では、半導体基板として第１導電型のシリコン基板２０を用いる。このシリコン基板２０の一方の主表面２０ａ側に、第１の方向、すなわちゲート長方向に沿う方向に延在して、平行かつ等間隔に複数の素子分離膜２１が形成されている。素子分離膜は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法又はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成される。なお、この素子分離膜２１が形成されている領域を素子分離領域２９ａと称する。また、素子分離領域２９ａ間の領域を、アクティブ領域２９ｂと称する。
各メモリセル１０は、シリコン基板２０に形成されたＭＯＳ型の電界効果トランジスタ（ＭＯＳＦＥＴ）を備えている。ＭＯＳＦＥＴは、ゲート電極３４と、不純物拡散領域２４と、主電極３６を備えている。
ゲート電極３４は、第１の方向に直交する第２の方向、すなわちゲート幅方向に沿う方向に延在して配置される。１対の主電極３６である、第１及び第２主電極３６ａ及び３６ｂは、ゲート電極３４を挟む位置に配置される。ゲート電極３４と、ゲート電極３４を挟む位置に配置される１対の主電極３６ａ及び３６ｂと、ゲート電極３４と主電極３６（３６ａ、３６ｂ）の間に電荷蓄積部４０（４０ａ、４０ｂ）を備えている。１つのメモリセル１０について２つの電荷蓄積部４０ａ及び４０ｂを備えているので、２ビットの情報の書込みが可能になる。ここで、ゲート電極３４は、素子分離領域２９ａにも形成されており、第２の方向に隣接するメモリセル１０間のゲート電極３４は接続された状態となっている。すなわち、このゲート電極３４は、ワード線（ＷＬ）としても機能する。
なお、不純物拡散領域２４は、第１及び第２不純物拡散領域２４ａ及び２４ｂを含んでおり、従って、以下の説明では、これらを代表して不純物拡散領域２４と称する。同様に、第１及び第２抵抗変化部２２ａ及び２２ｂを代表して抵抗変化部２２と称し、第１主電極３６ａ及び第２主電極３６ｂを代表して主電極３６と称し、第１及び第２電荷蓄積部４０ａ及び４０ｂを代表して電荷蓄積部４０と称することもある。
この発明の実施形態の構成例によれば、シリコン基板２０の一方の主表面(第１主表面)２０ａ側は、他方の主表面（第２主表面）２０ｂ側からの高さが異なる２つの表面２０ａａ、２０ａｂ（これら表面を上面という。）を備えている。高さの低い方の上面２０ａａを有する領域を平坦領域２５とし、また、平坦領域２５の上面２０ａａよりも上面２０ａｂの位置が高い領域をステップ領域２７とする。このステップ領域２７の側面は、好ましくは、上面２０ａａ及び２０ａｂに対し垂直な面とするのが良い。これら平坦領域２５及びステップ領域２７は、一方向に沿って、交互に配列されて形成されている。シリコン基板２０の第１主表面２０ａ上の、ステップ領域２７には、平坦領域２５の上面２０ａａから上方に突出した台状のステップ部２８が形成されている。このステップ部２８の形成は、例えば、シリコン基板２０の第１主表面２０ａからトレンチエッチングを行って、平坦領域２５に対応するシリコン基板の部分を掘り下げて、主表面の位置を低くすることによって行われる。なお、ここで、シリコン基板２０の平坦領域２５に形成される不純物拡散領域２４の底の位置レベル付近から、ステップ部２８を含めた上側の領域を表層領域と称する。
ゲート電極３４は、ポリシリコンで形成され、シリコン基板２０の一方の主表面２０ａ上、すなわち、ここではステップ部２８上に、ゲート酸化膜３２を介して設けられている。
一対の第１及び第２不純物拡散領域２４ａ及び２４ｂは、シリコン基板２０の一方の主表面２０ａ側の表層領域に設けられている。これら領域２４ａ及び２４ｂは、上面２０ａａからシリコン基板２０中へと形成された領域である。さらに、これら領域２４ａ及び２４ｂを上方から平面的に見た場合に、これら領域２４ａ及び２４ｂは、ゲート電極３４をゲート長方向に挟む両側の互いに対向する位置の、シリコン基板２０の平坦領域２５かつアクティブ領域２９ｂに形成されている。不純物拡散領域２４は、シリコン基板２０の導電型とは異なる第２導電型の領域であり、ここでは、ｎ型の不純物が高濃度に拡散されている領域（ｎ＋領域）である。不純物拡散領域２４は、ＭＯＳＦＥＴの動作時には主電極領域、すなわちドレイン又はソースとして機能する。
シリコン基板２０の表層領域には、さらに、抵抗変化部２２（２２ａ、２２ｂ）が形成されている。第１抵抗変化部２２ａは、ゲート電極３４の直下の領域部分と、第１不純物拡散領域２４ａの間に、ＭＯＳＦＥＴのチャネル長方向の全域にわたって、形成されている。また、第２抵抗変化部２２ｂは、ゲート電極３４の直下の領域部分と、第２不純物拡散領域２４ｂの間に、チャネル長方向の全域にわたって、形成されている。
この場合、第１及び第２抵抗変化部２２ａ及び２２ｂを、好ましくは同一の大きさ及び形状として形成するのが良い。また、両抵抗変化部２２ａ及び２２ｂは互いにチャネル長方向において離間して平行に設けられている。
これら抵抗変化部２２は、シリコン基板２０の一方の主表面２０ａ側を平面的に見た場合に、それぞれゲート電極３４と、不純物拡散領域２４とに挟まれる位置に設けられている。すなわち、抵抗変化部２２は、不純物拡散領域２４の、チャネル側の領域端からであって、平坦領域２５の表面領域部分及びステップ部２８の側面領域を通り、ステップ部２８の上面２０ａｂで終端するＬ字層の形態で形成されている。また、抵抗変化部２２には、不純物拡散領域２４と同じ導電型の不純物が注入されている。さらに、抵抗変化部２２は、不純物濃度が、不純物拡散領域２４よりも低い領域（ｎ−領域）であって、情報の記録を行う際に、ホットエレクトロンを発生させる領域である。
シリコン基板２０の第１及び第２不純物拡散領域２４ａ及び２４ｂ上には、これらに接してポリシリコンの第１主電極３６ａ及び第２主電極３６ｂがそれぞれ形成されている。
第１電荷蓄積部４０ａは、シリコン基板２０上の、シリコン基板２０の第１主表面２０ａ側を平面的に見た場合に、第１主電極３６ａとゲート電極３４及びステップ部２８との間に挟まれて、かつ第１主電極３６ａ及びゲート電極３４のそれぞれに隣接、すなわち直接接して、チャネル長方向の全域にわたって、設けられている。第１電荷蓄積部４０ａは、ボトムシリコン酸化膜４１ａ、電荷蓄積窒化膜４２ａ、及びトップシリコン酸化膜４３ａが順次に主としてチャネル長方向に積層された積層構造（以下、ＯＮＯ積層絶縁膜と称する。）である。
ボトムシリコン酸化膜４１ａは、シリコン基板２０の平坦領域２５上からステップ部２８、ゲート酸化膜３２及びゲート電極３４の側壁上にわたって、５〜１０ｎｍ程度の均一の厚みかつＬ字層の形態で形成されている。電荷蓄積窒化膜４２ａは、ゲート電極３４の側壁上に形成されたボトムシリコン酸化膜４１ａ上に、５〜１０ｎｍ程度の均一の厚みで形成されている。電荷蓄積窒化膜４２ａは、ステップ部２８と第１主電極３６ａで挟まれる部分が、平行平板状に形成されている。トップシリコン酸化膜４３ａは、電荷蓄積窒化膜４２ａ上に、第１主電極３６ａの側壁に接するように２〜１０ｎｍ程度の均一の厚みで形成される。
上述の構成により、電荷蓄積窒化膜４２ａは、第１主電極３６ａの側面に平行、すなわち、電荷蓄積窒化膜４２ａと第１主電極３６ａ間の距離は一定になる。このとき、ステップ部２８の側面２８ａを第１主表面２０ａに対して垂直に形成して、電荷蓄積窒化膜４２ａとステップ部２８の距離を一定にするのが良い。
第２電荷蓄積部４０ｂは、シリコン基板２０上の、シリコン基板２０の第１主表面２０ａ側を平面的に見た場合に、第２主電極３６ｂとゲート電極３４及びステップ部２８とによって挟まれる部分に、第２主電極３６ｂ及びゲート電極３４に隣接して、チャネル長方向の全域にわたって、設けられている。第２電荷蓄積部４０ｂは、第１電荷蓄積部４０ａと同様にＯＮＯ積層絶縁膜で構成され、しかも、ステップ部２８及びゲート電極３４に介して第１電荷蓄積部４０ａと対称的に形成されている。
電荷蓄積部４０に注入されたキャリアは、このＯＮＯ積層絶縁膜のうち、主として電荷蓄積窒化膜４２に蓄積される。尚、電荷蓄積部４０の材質及び構成は、メモリの用途に応じて任意好適に選択可能であり、ボトムシリコン酸化膜４１及びトップシリコン酸化膜４３の間に、シリコン窒化膜、酸化アルミニウム膜及び酸化ハフニウム膜の絶縁膜群から選ばれた一種又は二種以上の絶縁膜が挟まれた構造にすることができる。なお、抵抗変化部及び電荷蓄積部は、第１不純物拡散領域と第２不純物拡散領域のいずれか一方と、ゲート電極の間に設けた構成でも良い。しかし、抵抗変化部及び電荷蓄積部を、第１不純物拡散領域と第２不純物拡散領域の双方と、ゲート電極の間に設けることにより、１つのメモリセルについて２ビットの情報の書込みが可能になる。
なお、電荷蓄積部４０への電荷の注入を効果的に行うためには、主電極３６と電荷蓄積窒化膜４２を最短距離で結ぶ直線を延長した位置にステップ部２８が位置するようにするのが良い。そこで、トレンチを形成するためのエッチング処理の時間を考慮すると、ステップ部２８の高さは５０ｎｍ程度にすることが好ましい。
ここでは、第１導電型の半導体基板として、ｐ型のシリコン基板を用いる場合について説明したが、この例に何ら限定されるものではない。第１導電型の半導体基板として、ｎ型のシリコン基板にｐ型のウェルを備える構成としても良い。また、第１導電型をｎ型として、第２導電型をｐ型としても良い。
図２及び図３を参照して、この発明の半導体不揮発性メモリにおける電荷蓄積の有無の判別方法について説明する。図２は、図１を参照して説明した半導体不揮発性メモリにおける電荷蓄積の有無の判別方法を説明するための模式図である。また、図３は、図１を参照して説明した半導体不揮発性メモリにおけるサブスレッショルド特性を模式的に示す図である。図３では、横軸にゲート電圧Ｖｇ（Ｖ）を取って示し、縦軸にドレイン−ソース間電流Ｉｄｓ（Ａ）を対数メモリで取って示している。
図３では、第１及び第２電荷蓄積部４０ａ及び４０ｂの双方に電荷が蓄積されていないときの、ドレイン−ソース間電流Ｉｄｓを、曲線Ｉで示している。また、第２電荷蓄積部４０ｂのみに電荷が蓄積されているときの、ドレイン−ソース間電流Ｉｄｓを、曲線ＩＩで示している。さらに、第１電荷蓄積部４０ａのみに電荷が蓄積されているときの、ドレイン−ソース間電流Ｉｄｓを、曲線ＩＩＩで示している。
図２（Ａ）は、第１及び第２電荷蓄積部４０ａ及び４０ｂに電子が蓄積されていない状態を示している。この場合、第２抵抗変化部２２ｂの抵抗値は上昇しない。このときのドレイン−ソース間電流Ｉｄｓが、図３中、曲線Ｉで示される。
これに対し、図２（Ｂ）は、第２電荷蓄積部４０ｂのみに電子が蓄積されている場合を示している。この場合、正電荷は、第２電荷蓄積部４０ｂのみに電子が蓄積されている場合、電子が蓄積されている部分から最も近い、シリコン基板２０の第２抵抗変化部２２ｂに誘起される。この構成では、電荷蓄積窒化膜４２がステップ部２８の側壁に平行な平板状に形成され、平坦領域２５の上面に、当該上面に平行な部分を有さないので、主としてステップ部２８の側壁の部分に正電荷が誘起されることになる。
誘起された正電荷により、第２電荷蓄積部４０ｂに対向する第２抵抗変化部２２ｂの抵抗値が上昇する。第２電荷蓄積部４０ｂを読み出し対象とする場合、第２電荷蓄積部４０ｂに隣接する第２不純物拡散領域（ソース）２４ｂを接地電位とし、ゲート電極３４を挟んで反対側の第１不純物拡散領域（ドレイン）２４ａを正電位とする。このとき、第２電荷蓄積部４０ｂに蓄積された電荷は、対向する第２抵抗変化部２２ｂに正電荷を誘起させる。この誘起された正電荷により、第２電荷蓄積部４０ｂに対向する第２抵抗変化部２２ｂの抵抗値が上昇し、ドレイン−ソース間電流Ｉｄｓが第１及び第２電荷蓄積部４０ａ及び４０ｂに電子が蓄積されていない場合に比べて低下する（図３中、ＩＩで示す）。
この第２電荷蓄積部４０ｂの電荷の蓄積の有無が、ドレイン−ソース間電流の差（ΔＩｄｓ）となり、このドレイン−ソース間電流の差により、“０”と“１”のデータが区別される。
図２（Ｃ）は、データを読み出す対象の第２電荷蓄積部４０ｂとゲート電極３４を挟んで反対側の第１電荷蓄積部４０ａのみに電子が蓄積されている場合を示す図である。
第１電荷蓄積部４０ａに電子が蓄積されている場合も同様に、対向する第１抵抗変化部２２ａに正電荷を誘起させる。しかしながら、第１主電極３６ａに印加される正電圧と、ステップ部２８との間の電界は、第１電荷蓄積部４０ａに蓄積されている電子が作る電界と反対側を向いているため、電子の作る電界を打ち消すものと考えられる。その結果、第１主電極３６ａに正電圧を印加すると、第１電荷蓄積部に蓄積されている電子により誘起される正電荷を減少させることができ、このため、第１抵抗変化部２２ａの抵抗値の変動を低減することができる。すなわち、第２電荷蓄積部４０ｂに電子が蓄積されている状態（図３中、ＩＩで示す。）と、第２電荷蓄積部４０ｂに電荷が蓄積されておらず、かつ第１電荷蓄積部４０ａに電荷が蓄積されている状態（図３中、ＩＩＩで示す。）とでドレイン−ソース間電流Ｉｄｓの差（ΔＩｄｓ´）がΔＩｄｓに対して小さくなりにくい。
上述した半導体記憶装置によれば、電荷蓄積部が、シリコン基板のステップ部と主電極に挟まれる位置に、主電極及びステップ部のそれぞれに隣接して設けられている。また、主電極と、当該主電極に隣接する電荷蓄積部に形成された電荷蓄積窒化膜との間の距離が一定である。
この場合、主電極に印加される正電圧とステップ部の間の電界は、電荷蓄積部に蓄積されている電子が作る電界と反対側を向くため、電子の作る電界を打ち消すものと考えられる。その結果、主電極に正電圧を印加すると、正電圧が印加された主電極に隣接する電荷蓄積部に蓄積されている電子が誘起する正電荷を減少させることがでる。
このため、電荷蓄積窒化膜に蓄積された電子が抵抗変化部へ誘起する電界を抑制することができ、抵抗変化部での抵抗上昇を防止できる。
（半導体記憶装置の製造方法）
図４から１４を参照して、この発明の半導体不揮発性メモリの製造方法について説明する。図４から１４は、この発明の半導体不揮発性メモリの製造方法について説明するための工程図である。図４（Ａ）は、素子分離膜が形成されたシリコン基板の概略的な平面図である。図４（Ｂ）は、図４（Ａ）のＸ−Ｘ´線に沿って切った切断端面を示す図である。図４（Ｃ）は、図４（Ａ）のＹ−Ｙ´線に沿って切った切断端面を示す図である。同様に、図５（Ａ）、図６（Ａ），図７（Ａ）、図８（Ａ）、図９（Ａ）、図１０（Ａ）、図１１（Ａ）、図１２（Ａ）、図１３（Ａ）及び図１４（Ａ）は、各工程で形成される構造体の概略平面図である。図５（Ｂ）、図６（Ｂ），図７（Ｂ）、図８（Ｂ）、図９（Ｂ）、図１０（Ｂ）、図１１（Ｂ）、図１２（Ｂ）、図１３（Ｂ）及び図１４（Ｂ）は、それぞれ、図５（Ａ）、図６（Ａ），図７（Ａ）、図８（Ａ）、図９（Ａ）、図１０（Ａ）、図１１（Ａ）、図１２（Ａ）、図１３（Ａ）及び図１４（Ａ）のＸ−Ｘ´線に沿って切った切断端面を示す図である。図５（Ｃ）、図６（Ｃ），図７（Ｃ）、図８（Ｃ）、図９（Ｃ）、図１０（Ｃ）、図１１（Ｃ）、図１２（Ｃ）、図１３（Ｃ）及び図１４（Ｃ）は、それぞれ、図５（Ａ）、図６（Ａ），図７（Ａ）、図８（Ａ）、図９（Ａ）、図１０（Ａ）、図１１（Ａ）、図１２（Ａ）、図１３（Ａ）及び図１４（Ａ）のＹ−Ｙ´線に沿って切った切断端面を示す図である。
この発明の半導体不揮発性メモリの製造方法は、順次に実行される以下の工程を備えている。
先ず、第１導電型の半導体基板としてｐ型のシリコン基板２０を用意する。このシリコン基板２０の一方の主表面側に、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により素子分離膜２１を形成する。なお、素子分離膜２１を、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成しても良い。素子分離膜２１は、第１の方向に延在して複数設けられ、第１の方向に直交する第２の方向に一定幅及び一定間隔で平行に配列されて形成される。なお、ｐ型のシリコン基板として、ｎ型の基板にｐ型のウェルを備えるシリコン基板を用いても良い（図４（Ａ）、（Ｂ）及び（Ｃ））。
次に、シリコン基板２０の一方の主表面２０ａ上に、ゲート酸化膜、導電膜及び第１シリコン窒化膜を順次に積層する。そのために、先ず、ゲート酸化膜３１を、例えば熱酸化により形成する。次に導電膜を、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖｏｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコンを堆積したポリシリコン膜として形成する。さらに、第１シリコン窒化膜を、例えばＣＶＤ法により形成する。
次に、第２の方向に延在して、平行かつ等間隔に直線的な帯状のステップ領域２７を設定する。このとき、ステップ領域２７間の領域を平坦領域２５と設定する。
次に、第１シリコン窒化膜をパターニングして、ステップ領域２７の第１シリコン窒化膜を残存させ、かつ平坦領域２５のシリコン窒化膜を除去して窒化膜マスク７０を形成する。この窒化膜マスク７０の形成は、従来周知のフォトリソグラフィ及びドライエッチングにより行われる。
さらに、窒化膜マスク７０を用いたドライエッチングにより、ポリシリコン膜を加工してゲート電極３４を形成する。ゲート電極３４は、第２の方向に延在して複数設けられ、第１の方向に一定幅及び一定間隔で平行に配列されて形成される。すなわち、ゲート電極３４は、素子分離膜２１に直交して形成される（図５（Ａ）、（Ｂ）及び（Ｃ））。
次に、窒化膜マスク７０及びゲート電極３４をマスクとして用いたドライエッチングを行い、平坦領域２５のゲート酸化膜を除去してシリコン基板２０を露出する。このときステップ領域２７のゲート酸化膜３２が残存する。
さらに、窒化膜マスク７０及びゲート電極３４をマスクとして用いたトレンチエッチングを行って、シリコン基板２０の一方の主表面にトレンチ（溝）７２を形成する。トレンチ７２の底面は、主表面２１に平行な平坦面であり、かつ平坦領域２５の上面である。これらトレンチ７２は、隣接するゲート電極３４間に、一定幅で平行に形成される。
なお、トレンチ７２を形成するためのエッチングは、任意好適な垂直方向からの異方性ドライエッチングで行うことができる。垂直方向からの異方性エッチングにより、ステップ部２８の側面は、シリコン基板の主表面に対して垂直になる。
トレンチエッチングにより、シリコン基板２０の平坦領域に、トレンチ７２が形成され、ステップ領域にステップ部２８が形成される。トレンチ７２の深さ、すなわちステップ部２８の平坦領域２５のシリコン基板２０の上面からの高さは、後の工程で形成される電荷蓄積窒化膜がステップ部２８の上面よりも下側に位置することが必要である。電荷蓄積窒化膜の下端は、平坦領域上に形成されたボトム酸化膜の上面に位置する。ボトム酸化膜は５〜１０ｎｍ程度の厚みで形成されるので、トレンチの深さは、すくなくとも１０ｎｍより大きい必要があり、エッチング時間等を考慮すると、５０ｎｍ程度で形成するのが良い。
次に、平坦領域２５のシリコン基板２０の上面と、ステップ部２８、ゲート酸化膜３２及びゲート電極３４の側面とに、第１シリコン酸化膜４５を形成する。第１シリコン酸化膜４５は、例えば熱酸化により形成される（図６（Ａ）、（Ｂ）及び（Ｃ））。
次に、シリコン基板２０の、一方の主表面側を平面的に見た場合にゲート電極３４を両側から挟む領域に、不純物低濃度拡散層２３をそれぞれ形成する。不純物低濃度拡散層２３は、シリコン基板２０の平坦領域２５の部分からステップ部２８の側面２８ａにわたって、かつそれぞれの表面２１及び２８ａから一定の厚みで形成される。ステップ部２８の側面２８ａの領域部分に不純物低濃度拡散層を形成するために、第２導電型としてｎ型の不純物が平坦領域２５の鉛直方向から傾けた方向から注入される（図７（Ｂ）中、矢印Ｉで示す）。ここでは、不純物として砒素（Ａｓ）を１×１０１３個／ｃｍ２程度の濃度で注入する。このようにこれら不純物低濃度拡散層２３は、ステップ部２８の、トレンチ７２に露出する側面２８ａに沿って、ステップ部２８の頂面から下方に延在し、さらに、トレンチ７２の底面に沿って隣接するステップ部２８の側面２８ａへと延在して形成されている（図７（Ａ）、（Ｂ）及び（Ｃ））。
次に、ＣＶＤ法により第１シリコン酸化膜４５上にシリコン窒化膜を形成する。その後、従来周知のドライエッチングを行って、平坦領域２５上の、第１の主表面に平行な部分の第２シリコン窒化膜の部分を除去する。その結果、第２シリコン窒化膜は、ステップ部２８の側面に対して平行平板状に加工されて、電荷蓄積窒化膜４２として残存する（図８（Ａ）、（Ｂ）及び（Ｃ））。
次に、平坦領域２５のシリコン基板２０に不純物拡散領域２４を形成する。ここでは、窒化膜マスク７０と電荷蓄積窒化膜４２をマスクとして用いて、第２導電型としてｎ型の不純物を平坦領域２５の鉛直方向から注入する（図９（Ｂ）中、矢印ＩＩで示す）。例えば、不純物として、Ａｓを１×１０１５個／ｃｍ２程度の濃度で注入する。Ａｓの注入により、不純物低濃度拡散層２３の部分であって、平坦領域２５の部分に、不純物拡散領域２４が形成される。また、不純物低濃度拡散層２３の部分であって、不純物拡散領域２４が形成されていない領域部分が、抵抗変化部２２となる（図９（Ａ）、（Ｂ）及び（Ｃ））。
その後、ＣＶＤ法により、第２シリコン酸化膜８０を形成し、その後、例えばＣＭＰ法により平坦化する。第２シリコン酸化膜は、不純物拡散領域２４、窒化膜マスク７０及び電荷蓄積窒化膜４２上に形成され、隣接するゲート電極３４間を埋めこむ（図１０（Ａ）、（Ｂ）及び（Ｃ））。
次に、第２シリコン酸化膜８０をパターニングして、素子分離領域２９ａに酸化膜マスク８２を形成する。この工程では、フォトリソグラフィ及びドライエッチングにより、第２シリコン酸化膜８０の素子分離膜２１上の部分を残存させ、他の部分を除去して開口部８３を形成する。このエッチングは、不純物拡散領域２４が露出するまで行われる（図１１（Ａ）、（Ｂ）及び（Ｃ））。
なお、酸化膜マスク８２は、一のステップ領域から、第１の方向に隣接する他のステップ領域に渡って第１の方向に延在する短冊状に形成される。酸化膜マスク８２は、ステップ領域を挟んで隣接する平坦領域の一方を覆い、他方を露出する。また、この酸化膜マスクは、アクティブ領域を挟んで隣接する素子分離領域の一方を覆い、他方を露出する。
次に、ＣＶＤ法により電荷蓄積窒化膜４２上にトップ酸化膜４３を形成し、垂直方向からの異方性エッチングにより加工する（図１２（Ａ）、（Ｂ）及び（Ｃ））。なお、このとき、酸化膜マスク８２の側壁にもシリコン酸化膜８５が形成される。
次に、ＣＶＤ法により、平坦領域２５上の電荷蓄積部４０で挟まれる領域を埋め込むように、タングステン（Ｗ）を堆積させて、導電膜３５を形成する。（図１３（Ａ）、（Ｂ）及び（Ｃ））。
次に、ＣＭＰによりタングステンの導電膜３５及び酸化膜マスク８２を削りこんで、窒化膜マスク７０を露出させる（図１４（Ａ）、（Ｂ）及び（Ｃ））。
以上のようにして、シリコン基板２０上のチャネル方向の全域にわたって、ゲート電極３４と平行に電荷蓄積部４０及び主電極３６が形成される。
主電極３６を形成した後の、層間絶縁膜やメタル配線の形成は、従来周知の方法で行うことができるので説明を省略する。
この発明の半導体装置の製造方法によれば、導電膜を埋め込むための開口部を、酸化膜マスクを用いたエッチングで形成している。通常のフォトリソグラフィ及びドライエッチングを行って、矩形状の開口部を形成すると、矩形の頂点付近は露光光が集まりにくく、角が丸まってしまうことがある。これに対し、本発明の方法では、短冊状の酸化膜マスクを形成しており、開口部を、電荷蓄積窒化膜と酸化膜マスクの面で画成しているため、開口部の角が丸まらない。従って、主電極と電荷蓄積窒化膜との距離を一定にすることができる。
また、この構成によれば、第２の方向に素子分離領域を挟んで隣接しているメモリセル間で、主電極が接続される構成となっているので、隣接する２つの主電極を接続する配線が不要になる。
（半導体記憶装置の製造方法の他の例）
図１５を参照して、この発明の半導体不揮発性メモリの製造方法の他の例について説明する。図１５は、この発明の半導体不揮発性メモリの製造方法について説明するための工程図である。図１５（Ａ）は、概略的な平面図である。図１５（Ｂ）は、図１５（Ａ）のＸ−Ｘ´線に沿って切った切断端面を示す図である。図１５（Ｃ）は、図１５（Ａ）のＹ−Ｙ´線に沿って切った切断端面を示す図である。
この製造方法は、酸化膜マスクの形状が異なっており、他の工程は図４〜１４を参照して説明した、上述の製造方法と同様である。ここでは、重複する説明を省略する。
ここで、酸化膜マスクを、素子分離領域上に連続する帯状に形成する。
この発明の半導体装置の製造方法の他の例によれば、導電膜を埋め込むための開口部を、酸化膜マスクを用いたエッチングで形成している。通常のフォトリソグラフィ及びドライエッチングを行って、矩形状の開口部を形成すると、矩形の頂点付近は露光光が集まりにくく、角が丸まってしまうことがある。これに対し、この方法では、帯状の酸化膜マスクを形成しているので、開口部は、電荷蓄積窒化膜と酸化膜マスクの面で画成されるため、開口部の角が丸まらない。従って、主電極と電荷蓄積窒化膜との距離を一定にすることができる。
また、この構成によれば、酸化膜マスクを帯状に形成しているので、酸化膜マスクを短冊状に形成する場合に比べて、微細なパターンの形成が容易になる。
半導体不揮発性メモリの概略図である。 電荷蓄積の有無の判別方法を示す概略図である。 サブスレッショルド特性を示す図である。 半導体不揮発性メモリの製造方法を示す工程図（その１）である。 半導体不揮発性メモリの製造方法を示す工程図（その２）である。 半導体不揮発性メモリの製造方法を示す工程図（その３）である。 半導体不揮発性メモリの製造方法を示す工程図（その４）である。 半導体不揮発性メモリの製造方法を示す工程図（その５）である。 半導体不揮発性メモリの製造方法を示す工程図（その６）である。 半導体不揮発性メモリの製造方法を示す工程図（その７）である。 半導体不揮発性メモリの製造方法を示す工程図（その８）である。 半導体不揮発性メモリの製造方法を示す工程図（その９）である。 半導体不揮発性メモリの製造方法を示す工程図（その１０）である。 半導体不揮発性メモリの製造方法を示す工程図（その１１）である。 半導体不揮発性メモリの製造方法の他の例を示す工程図である。 半導体不揮発性メモリの従来例を示す概略図である。 電荷蓄積の有無の判別方法の従来例を示す概略図である。 サブスレッショルド特性の従来例を示す図である。
符号の説明
１０、２１０ メモリセル
２０、２２０ 半導体基板
２０ａ 第１主表面
２１ 素子分離膜
２２ａ、２２２ａ 第１抵抗変化部
２２ｂ、２２２ｂ 第２抵抗変化部
２３ 不純物低濃度拡散層
２４ａ、２２４ａ 第１不純物拡散領域
２４ｂ、２２４ｂ 第２不純物拡散領域
２５ 平坦領域
２７ ステップ領域
２８ ステップ部
２９ａ 素子分離領域
２９ｂ アクティブ領域
３１ シリコン酸化膜
３２、２３２ ゲート酸化膜
３４、２３４ ゲート電極
３５ 導電膜
３６ 主電極
３６ａ、２５２ａ 第１主電極（ドレイン電極）
３６ｂ、２５２ｂ 第２主電極（ソース電極）
４０、４０ａ、４０ｂ、２４０ａ、２４０ｂ 電荷蓄積部
４１、４１ａ、４１ｂ、２４１ａ、２４１ｂ ボトム酸化膜
４２、４２ａ、４２ｂ、２４２ａ、２４２ｂ 電荷蓄積窒化膜
４３、４３ａ、４３ｂ，２４３ａ、２４３ｂ トップ酸化膜
４５ 第１シリコン酸化膜
４６ シリコン窒化膜
４７ 第２シリコン酸化膜
５０ 層間絶縁膜
７０ シリコン窒化膜マスク
８０ 第２シリコン酸化膜
８２、８３ 酸化膜マスク
１４０ａ 第１電荷蓄積部
１４０ｂ 第２電荷蓄積部
２２４ａ 第１主電極領域（ドレイン）
２２４ｂ 第２主電極領域（ソース）

Claims (4)

  1. 平坦領域と、該平坦領域よりも一方の主表面の他方の主表面に対する位置が高いステップ領域とが設定されている、第１導電型の半導体基板と、
    前記ステップ領域の前記半導体基板の一方の主表面上に、ゲート酸化膜を介して設けられたゲート電極と、
    前記半導体基板の一方の主表面側の表層領域のうち、前記平坦領域の一部分の前記ゲート電極を挟む位置に形成された一対の不純物拡散領域であって、前記第１導電型とは異なる第２導電型の第１及び第２不純物拡散領域と、
    前記表層領域のうち、前記ゲート電極の直下の領域部分と前記第１不純物拡散領域及び第２不純物拡散領域との間に、前記平坦領域の前記第１及び第２不純物拡散領域に隣接する領域から、前記ステップ領域に設けられているステップ部の側面にわたってそれぞれ形成された、前記第１及び第２不純物拡散領域よりも不純物濃度が低い前記第２導電型の第１及び第２抵抗変化部と、
    前記半導体基板の前記第１及び第２不純物拡散領域上に設けられた第１及び第２主電極と、
    前記第１主電極及び前記ゲート電極間にこれらと隣接して設けられた第１電荷蓄積部と、
    前記第２主電極及び前記ゲート電極間にこれらと隣接して設けられた第２電荷蓄積部と
    を備え、
    前記第１及び第２電荷蓄積部は、それぞれボトム酸化膜、電荷蓄積窒化膜及びトップ酸化膜を順に積層して構成されており、
    前記第１主電極と、前記第１電荷蓄積部に設けられた電荷蓄積窒化膜との間の距離が一定であり、かつ、前記第２主電極と、前記第２電荷蓄積部に設けられた電荷蓄積窒化膜との間の距離が一定である
    ことを特徴とする半導体記憶装置。
  2. 第１導電型の半導体基板の一方の主表面側に、第１の方向に延在して、平行かつ等間隔に複数の素子分離膜を形成する工程と、
    前記半導体基板の一方の主表面上にゲート酸化膜、導電膜及び第１シリコン窒化膜を順次に形成する工程と、
    前記第１の方向に直交する第２の方向に延在して、平行かつ等間隔にステップ領域を設定し、前記ステップ領域間の領域を平坦領域と設定する工程と、
    前記第１シリコン窒化膜をパターニングして、前記ステップ領域の前記第１シリコン窒化膜を残存させ、かつ前記平坦領域の前記第１シリコン窒化膜を除去して窒化膜マスクを形成する工程と、
    前記窒化膜マスクを用いたエッチングにより、前記導電膜をパターニングしてゲート電極を形成する工程と、
    前記窒化膜マスク及びゲート電極をマスクとして用いたエッチングにより、前記平坦領域のゲート酸化膜を除去するとともに、前記平坦領域の半導体基板をトレンチエッチングして、前記半導体基板の一方の主表面側に台状のステップ部を形成する工程と、
    前記平坦領域の半導体基板の一方の主表面上と、ステップ部、ゲート酸化膜及びゲート電極の側面上とに第１シリコン酸化膜を形成する工程と、
    前記半導体基板の前記ゲート電極を挟む領域に、トレンチの底面である平坦領域から前記ステップ部の側面にわたって前記第１導電型とは異なる第２導電型の不純物を注入して、不純物低濃度拡散層を形成する工程と、
    前記ステップ部、ゲート酸化膜及びゲート電極の側面の前記第１シリコン酸化膜上に、シリコン窒化膜を形成した後エッチングを行い、前記シリコン窒化膜を、ステップ部の側面に平行な平板状に加工して、電荷蓄積窒化膜を形成する工程と、
    前記不純物低濃度拡散層の部分であって前記半導体基板の平坦領域の一部分に、前記窒化膜マスク及び電荷蓄積窒化膜をマスクとして前記第２導電型の不純物を注入することにより、不純物拡散領域を形成し、かつ、前記半導体基板の表層領域のうち、前記ゲート電極の直下の領域及び前記不純物拡散領域間の前記不純物低濃度拡散層の部分を抵抗変化部とする工程と、
    前記不純物拡散領域、前記窒化膜マスク及び電荷蓄積窒化膜上に第２シリコン酸化膜を形成して、隣接するゲート電極間を埋め込む工程と、
    前記第２シリコン酸化膜をパターニングして、素子分離領域上に前記第１の方向に延在する酸化膜マスクを形成するとともに、前記第２の方向に隣接する酸化膜マスク間の前記電荷蓄積窒化膜に挟まれる領域の半導体基板を露出する工程と、
    前記ステップ部、ゲート酸化膜及びゲート電極の側面の前記電荷蓄積窒化膜上に、トップ酸化膜を形成する工程と、
    前記露出した半導体基板上に、主電極を形成する工程と
    を備えることを特徴とする半導体記憶装置の製造方法。
  3. 前記酸化膜マスクを、一のステップ領域から、前記第１の方向に隣接する他のステップ領域に渡って前記第１の方向に延在する短冊状に形成し、
    前記酸化膜マスクは、隣接する平坦領域の一方を覆い、他方を露出し、
    前記酸化膜マスクは、隣接する素子分離領域の一方を覆い、他方を露出する
    ことを特徴とする請求項２に記載の半導体記憶装置の製造方法。
  4. 前記酸化膜マスクを、素子分離領域上に連続する帯状に形成する
    ことを特徴とする請求項２に記載の半導体記憶装置の製造方法。
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