JP2014049717A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】容易に製造できかつ高い電流駆動能力が得られるＦｉｎ型ＦＥＴを提供する。
【解決手段】本実施形態による半導体装置の製造方法では、半導体基板にアクティブエリアおよび素子分離領域を形成する。素子分離領域の上面がアクティブエリアの上面よりも低くなるようにアクティブエリアおよび素子分離領域をエッチングすることによって、アクティブエリアを横切るゲートトレンチを形成する。ゲートトレンチの内側面に沿って絶縁性の側壁膜を形成する。ゲートトレンチ内の側壁膜間にゲート電極の材料を埋め込む。ゲート電極上にハードマスクを形成する。ハードマスクおよび側壁膜をマスクとして用いてゲートトレンチの外側にある素子分離領域を選択的にエッチングしてゲートトレンチの外側にあるアクティブエリアの側面を露出させる。ゲートトレンチの外側にあるアクティブエリアの上面および側面に不純物を導入してソース層およびドレイン層を形成する。
【選択図】図１１

Description

本発明による実施形態は、半導体装置の製造方法および半導体装置に関する。

サドル型ＦｉｎＦＥＴ（Field Effect Transistor）は、チャネル部がソース層およびドレイン層よりも低く、サドル型に形成されており、ゲート電極がチャネル部の表面からＦｉｎの底部まで延びている。しかし、ソース層およびドレイン層はアクティブエリアの上部のみに設けられているため、Ｆｉｎの表面のみがチャネルとして機能し、Ｆｉｎの下部は実質的に電導に寄与していなかった。従って、従来のサドル型ＦｉｎＦＥＴは、実効チャネル幅が狭く、電流駆動能力が低かった。

一方、スタンダードＦｉｎＦＥＴでは、ソース層およびドレイン層がＦｉｎの表面から底部まで設けられているため、Ｆｉｎ全体がチャネルとして機能し、高い電流駆動能力が得られる。しかし、スタンダードＦｉｎＦＥＴは、Ｆｉｎの形成、ソース層およびドレイン層の形成、および、シリサイドの形成等において製造工程が難しかった。

Makoto Yoshida,"Recessed Channel Fin Field Effect Transistor Cell technology for future generation dynamic random access memories", Japanese Journal of Applied Physics 2008, pp. 2672-2675

容易に製造することができ、かつ、高い電流駆動能力が得られるＦｉｎ型ＦＥＴおよびその製造方法を提供することである。

本実施形態による半導体装置の製造方法では、半導体基板にアクティブエリアおよび素子分離領域を形成する。素子分離領域の上面がアクティブエリアの上面よりも低くなるように該アクティブエリアおよび該素子分離領域をエッチングすることによって、アクティブエリアを横切るゲートトレンチを形成する。ゲートトレンチの内側面に沿って絶縁性の側壁膜を形成する。ゲートトレンチ内の側壁膜間にゲート電極の材料を埋め込む。ゲート電極上にハードマスクを形成する。ハードマスクおよび側壁膜をマスクとして用いてゲートトレンチの外側にある素子分離領域を選択的にエッチングしてゲートトレンチの外側にあるアクティブエリアの側面を露出させる。ゲートトレンチの外側にあるアクティブエリアの上面および側面に不純物を導入してソース層およびドレイン層を形成する。

本実施形態によるサドル型ＦｉｎＦＥＴの製造方法を示す斜視断面図。 図１に続く、製造方法を示す斜視断面図。 図２に続く、製造方法を示す斜視断面図。 図３に続く、製造方法を示す斜視断面図。 図４に続く、製造方法を示す斜視断面図。 図５に続く、製造方法を示す斜視断面図。 図６に続く、製造方法を示す斜視断面図。 図７に続く、製造方法を示す斜視断面図。 図８に続く、製造方法を示す斜視断面図。 図９に続く、製造方法を示す斜視断面図。 本実施形態による半導体装置の構成を示す斜視断面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

図１〜図１０は、本実施形態によるサドル型ＦｉｎＦＥＴの製造方法を示す斜視断面図である。図１〜図３、図７〜図１０のそれぞれの左側には、周辺回路領域ＰＲＩの平面型（planar-type）トランジスタが示され、図１〜図３、図７〜図１０のそれぞれの右側には、メモリ領域ＭＲのセルトランジスタとしてサドル型ＦｉｎＦＥＴが示されている。図４は、図３に続くＦｉｎＦＥＴの製造工程を示す斜視断面図であり、図５および図６は、それぞれ図４および図５に続く製造工程を示す斜視断面図である。

本実施形態は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＭＲＡＭ(Magnetoresistive Random Access Memory)等のようにメモリセルアレイにセルトランジスタを含むメモリに適用され得る。以下、セルトランジスタは、Ｎ型ＦｉｎＦＥＴで形成されるものとする。

まず、半導体基板としてのバルクシリコン基板１０を準備する。シリコン基板１０の表面に薄い酸化膜を形成した後、シリコン基板１０上にハードマスク（図示せず）を形成する。ハードマスクは、例えば、シリコン窒化膜等である。次に、アクティブエリアＡＡを被覆するようにそのハードマスクを加工する。

次に、ハードマスクをマスクとして用いて、ＲＩＥ（Reactive Ion Etching）法を用いてシリコン基板１０をエッチングし、素子分離領域ＳＴＩ（Shallow Trench Isolation）に用いられるトレンチ（図示せず）を形成する。このトレンチにポリシラザン等の酸化膜を埋め込む。熱処理後、ＣＭＰ（Chemical Mechanical Polishing）法を用いてアクティブエリアＡＡ上のハードマスクの表面が露出されるまで埋込み酸化膜を研磨する。ハードマスクをウェットエッチングで除去する。これにより、図１に示すようにアクティブエリアＡＡおよび素子分離領域ＳＴＩが形成される。メモリ領域ＭＲのアクティブエリアＡＡのサイズは、例えば、幅３０ナノメートル、長さ１００ナノメートルである。尚、アクティブエリアＡＡは、トランジスタ等の半導体素子を形成する領域であり、素子分離領域ＳＴＩは、隣接するアクティブエリアＡＡ間を電気的に分離する領域である。

次に、リソグラフィ技術およびＲＩＥ法を用いて、図２に示すように、メモリ領域ＭＲのアクティブエリアＡＡを横切るゲートトレンチ３０を形成する。この工程におけるＲＩＥ法は、素子分離領域ＳＴＩのエッチング速度がアクティブエリアＡＡのそれよりも速い条件で実行される。よって、ゲートトレンチ３０内において、素子分離領域ＳＴＩの上面は、アクティブエリアＡＡの上面よりも低くなり、アクティブエリアＡＡの上面だけでなく、その両側面が露出される。即ち、アクティブエリアＡＡは、サドル形状に形成されるとともに、ゲートトレンチ３０内において素子分離領域ＳＴＩから突出し、Ｆｉｎ４０として形成される。ゲートトレンチ３０は、ワード線（ゲート電極）の延伸方向に延びている。

次に、Ｆｉｎ４０の下部にパンチスルーストッパを形成する。例えば、セルトランジスタがＮ型ＦｉｎＦＥＴである場合、Ｐ型不純物がパンチスルーストッパとしてイオン注入される（図２の矢印参照）。このとき、Ｐ型不純物は、素子分離領域ＳＴＩの底部にイオン注入されるが、横方向への反跳または横方向への拡散によってＦｉｎ４０の下部にも導入される。これにより、Ｆｉｎ４０の下部にパンチスルーストッパが自己整合的に形成される。

次に、図３に示すように、側壁膜５０を形成する。側壁膜５０は、例えば、シリコン窒化膜等の絶縁膜からなり、ゲートトレンチ３０を埋め込まないように薄く形成される。尚、側壁膜５０は、素子分離領域ＳＴＩに対して選択的にエッチング可能なように、素子分離領域ＳＴＩとは異なる材料で形成される。

次に、ＲＩＥ法等の異方性エッチングを用いて、ゲートトレンチ３０の内側面にある側壁膜５０を残置させたまま、Ｆｉｎ４０の上面４２および側面４４にある側壁膜５０を除去する。Ｆｉｎ４０の側面４４から側壁膜５０を除去するためには、側壁膜５０のエッチングの深さａ２は、Ｆｉｎ４０の高さａ１以上である必要がある。即ち、図４および式１に示すように、ゲートトレンチ３０の外側のアクティブエリアＡＡの上面１２から側壁膜５０の上面５２までの深さａ２は、ゲートトレンチ３０内のアクティブエリアＡＡの上面４２の高さａ１以上となる。
ａ２≧ａ１ （式１）

式１を満たすことにより、ゲートトレンチ３０の内側面を被覆する側壁膜５０が深さａ２だけエッチングされる間に、Ｆｉｎ４０の側面４４にある側壁膜５０は全てエッチングされ得る。これにより、図４に示すように、ゲートトレンチ３０の内側面に沿って側壁膜５０を形成することができる。

尚、“高さ”は、ゲートトレンチ３０の底面を基準とした高さでよい。“深さ”は、ゲートトレンチ３０の外側のアクティブエリアＡＡの上面１２（または素子分離領域ＳＴＩの上面）を基準とした深さでよい。また、“高さ”および“深さ”の比較は、それらの大きさ（長さ）を比較している。

側壁膜５０の上面５２は、Ｆｉｎ４０の上面４２よりも高く、かつ、ゲートトレンチ３０の外側のアクティブエリアＡＡの上面１２よりも低い位置にある。この条件は、式２のように表すことができる。
ａ１＜ｃ＜ｄ （式２）
ここで、ｄは、素子分離領域ＳＴＩにおけるゲートトレンチ３０の深さである。

式２を満たすことより、図６に示すように、側壁膜５０は、ゲート電極６０の側面全体を被覆し、ゲート電極６０がソース層またはドレイン層に短絡することを抑制することができる。

また、Ｆｉｎ４０の高さａ１と側壁膜５０の深さａ２との和がゲートトレンチ３０の深さｄ以上である場合、側壁膜５０の上面５２は、必然的にＦｉｎ４０の上面４２よりも低くなってしまう。即ち、側壁膜５０の高さｃが、Ｆｉｎ４０の高さａ１以下になってしまう。従って、式２のａ１＜ｃが成立するためには、式３が成立する必要がある。
ｄ＞ａ１＋ａ２ （式３）

さらに、式１および式３からａ１＜ｄ／２が自明となる。即ち、Ｆｉｎ４０の高さａ１は、ゲートトレンチ３０の深さｄの半分未満である必要がある。逆に、Ｆｉｎ４０の上面４２からゲートトレンチ３０の外側のアクティブエリアＡＡの上面１２までの高さ（即ち、サドルの深さ）をｅとすると、サドルの深さｅは、ゲートトレンチ３０の深さｄの半分以上であると換言することもできる（ｅ≧ｄ／２）。

式１〜式３を満たすことによって、Ｆｉｎ４０の側面４４にある側壁膜５０を全て除去し、かつ、側壁膜５０の上面５２をＦｉｎ４０の上面４２とゲートトレンチ３０の外側のアクティブエリアＡＡの上面１２との間に位置づけることができる。

次に、図５に示すように、Ｆｉｎ４０の上面４２および側面４４にゲート絶縁膜９０を形成する。ゲート絶縁膜９０は、例えば、シリコン酸化膜あるいはシリコン酸化膜よりも比誘電率の高い高誘電体材料（例えば、ＳｉＯＮ、ＨｆＯ_２等）を用いて形成される。

次に、図６に示すように、ゲート電極６０をゲートトレンチ３０内に埋め込む。ゲート電極６０は、例えば、ＴｉＮ、ＷおよびＴｉＮの積層膜、あるいは、ＡｌおよびＴｉＮの積層膜等の低抵抗金属を用いて形成される。

ゲート電極６０は、ＣＭＰで平坦化された後、エッチングバックされる。これにより、図６に示すように、ゲート電極６０の上面６２は、Ｆｉｎ４０の上面４２よりも高く、かつ、側壁膜５０の上面５２よりも低い位置に位置づけられる。この条件は、式４のように表される。
ａ１＜ｂ＜ｃ （式４）
ここで、ｂは、素子分離領域ＳＴＩにおけるゲート電極６０の高さ（厚み）である。側壁膜５０の高さｃはゲート電極６０の高さｂよりも高い（ｂ＜ｃ）ので、図６に示すように、側壁膜５０は、ゲート電極６０の側面全体を被覆し、ゲート電極６０がソース層またはドレイン層に短絡することを抑制できる。また、ゲート電極６０の高さｂはＦｉｎ４０の高さａ１よりも高い（ａ１＜ｂ）ので、ゲート電極６０は、ゲートトレンチ３０内においてＦｉｎ４０によって分断されることなく、連続したワード線ＷＬとして機能することができる。さらに、ゲート電極６０は、Ｆｉｎ４０の上面４２および側面４４の全体を被覆することができる。

式１から、サドルの深さｅは、側壁膜５０の高さｃ以上であるので、式４は、式５のように表すことができる。
ａ１＜ｂ＜ｃ≦ｅ （式５）
即ち、サドルの深さｅは、ゲートトレンチ３０内の素子分離領域ＳＴＩにおいて、ゲート電極６０の高さｂより大きく、かつ、側壁膜５０の高さｃ以上である。サドルの高さｅは、ゲートトレンチ３０内のアクティブエリアＡＡにおいて、Ｆｉｎ４０の高さａ１とＦｉｎ４０上のゲート電極６０の高さ（厚み）との和よりも大きく、かつ、Ｆｉｎ４０の高さａ１とＦｉｎ４０上の側壁膜５０の高さとの和以上である。

式５を満たすことによって、ゲート電極６０は、ソース層またはドレイン層に短絡しない。さらに、ゲート電極６０は、Ｆｉｎ４０の上面４２および側面４４の全体を被覆しつつ、連続したワード線ＷＬとして機能することができる。

次に、図７に示すようにハードマスクＨＭをゲート電極６０上に堆積する。ハードマスクＨＭは、側壁膜５０と同じ材料、例えば、シリコン窒化膜等を用いて形成される。次に、ＣＭＰ法を用いて、アクティブエリアＡＡの上面が露出されるまでハードマスクＨＭを研磨する。必要であればウェットエッチングやＲＩＥを併用しても良い。これにより、図７に示す構造が得られる。このように、ゲート電極６０の両側面は、側壁膜５０によって被覆され、ゲート電極６０の上面は、ハードマスクＨＭによって被覆される。また、ゲートトレンチ３０内において、ゲート電極６０は、ゲート絶縁膜を介してＦｉｎ４０の上面および両側面に面する。これにより、ゲート電極６０は、埋込みゲート電極６０として完成する。

次に、図８に示すように、周辺回路領域ＰＲＩにおいて、リソグラフィ技術およびＲＩＥ法を用いて、ゲート電極７０を形成する。このとき、図８に示すように、メモリ領域ＭＲは、ハードマスクＨＭにより被覆されており、平坦である。従って、周辺回路領域ＰＲＩでは、通常の平面型トランジスタの製造工程を用いることができる。

例えば、ゲート絶縁膜９５をアクティブエリアＡＡ上に形成し、ゲート電極７０およびハードマスクＨＭの材料をゲート絶縁膜９５上に順次堆積する。次に、リソグラフィ技術およびＲＩＥ法を用いてハードマスクＨＭを加工する。次に、ハードマスクＨＭをマスクとして用いて、ＲＩＥ法でゲート電極７０をエッチングする。これにより、ゲート電極７０が形成される。

次に、図９に示すように、周辺回路領域ＰＲＩのトランジスタのゲート電極７０の側面に側壁膜８０を形成する。側壁膜８０は、例えば、シリコン窒化膜等である。周辺回路領域ＰＲＩをフォトレジスト（図示せず）で被覆した後に、リソグラフィ技術およびＲＩＥ法を用いて、メモリ領域ＭＲの素子分離領域ＳＴＩをエッチング（リセス）する。メモリ領域ＭＲでは、シリコンからなるアクティブエリアＡＡおよびシリコン窒化膜で被覆された埋込みゲート電極６０はエッチングされず、素子分離領域ＳＴＩのみが自己整合的にエッチングされる。即ち、ハードマスクＨＭおよび側壁膜５０をマスクとして用いて素子分離領域ＳＴＩを選択的にエッチングすることによって、アクティブエリアＡＡの側面を露出させる。

次に、アクティブエリアＡＡの上面１２および側面１４にＮ型不純物を導入してソース層Ｓおよびドレイン層Ｄを形成する。Ｎ型不純物は、例えば、砒素または燐である。不純物は、例えば、斜めイオン注入またはプラズマドーピングを用いて、アクティブエリアＡＡの側面１４から導入することができる。不純物は、アクティブエリアＡＡの上面１２からだけでなく、側面１４からも導入されるので、不純物は、アクティブエリアＡＡの上面１２から底部まで拡散され得る。これにより、ソース層Ｓおよびドレイン層ＤがアクティブエリアＡＡの深い位置まで形成される。ソース層Ｓおよびドレイン層Ｄの深さは、例えば、ゲート電極６０の底面（ゲートトレンチ３０の底面）とほぼ同じ深さでよい。

次に、図１０に示すように、ソース層Ｓおよびドレイン層Ｄの上面１２および側面１４にシリサイド１１０を形成する。このとき、ゲート電極６０は、側壁膜５０およびハードマスクＨＭによって被覆されているため、シリサイド工程のフッ酸処理等において保護される。これにより、ゲート電極６０とソース層Ｓまたはドレイン層Ｄとの短絡を防止できる。

次に、図１１に示すように、層間絶縁膜ＩＬＤ、コンタクト１００を形成する。層間絶縁膜ＩＬＤは、例えば、シリコン酸化膜等を用いて形成され、コンタクト１００は、例えば、タングステン等の金属を用いて形成される。このとき、ゲート電極６０は、ゲートトレンチ３０内に埋め込まれており、ハードマスクＨＭおよび側壁膜５０によって被覆されている。従って、コンタクト１００は、ゲート電極６０に短絡することなく、容易に形成され得る。

その後、メモリ素子、配線等を形成することによって、本実施形態による半導体装置が完成する。

このように、本実施形態による製造方法によれば、埋込みゲート電極６０を側壁膜５０およびハードマスクＨＭで保護しつつ、アクティブエリアＡＡの深い位置までソース層Ｓおよびドレイン層Ｄを形成することができる。これにより、本実施形態による製造方法は、埋込みゲート電極６０をソース層Ｓおよびドレイン層Ｄに短絡させることなく、電流駆動能力の高いサドル型ＦｉｎＦＥＴを製造することができる。

本実施形態による製造方法は、ゲートトレンチ３０内の側壁膜５０を素子分離領域ＳＴＩおよびゲート絶縁膜９０とは異なる工程で形成している。従って、側壁膜５０は、素子分離領域ＳＴＩおよびゲート絶縁膜９０とは異なる材料および厚みで形成することができる。例えば、ゲート絶縁膜９０のＥＯＴ（Equivalent Oxide Thickness）を可及的に薄くしながら、側壁膜５０のＥＯＴを厚くすることができる。これにより、ＦＩｎＦＥＴの電流駆動能力をさら増大させながら、ゲート電極６０とソース層Ｓ（またはドレイン層Ｄ）との間の寄生容量およびゲート電極６０とコンタクト１００との寄生容量を低減させることができる。

さらに、ゲート電極６０は、埋込みゲート電極であり、ハードマスクＨＭおよび側壁膜５０によって保護されている。よって、コンタクト１００のアライメントが多少ずれたとしても、コンタクト１００は、ゲート電極６０に短絡することなく、ソース層Ｓまたはドレイン層Ｄに容易に接続し得る。

スタンダードＦｉｎＦＥＴの製造方法では、基板上に高アスペクト比を有するＦｉｎを形成するため、Ｆｉｎが倒壊する可能性があった。また、ＳＴＩをリセスすることによって、Ｆｉｎの高さを調節していたので、Ｆｉｎの高さがばらつく可能性があった。さらに、コンタクト抵抗を低減するために、Ｆｉｎのうちソースおよびドレイン領域にシリコンをエピタキシャル成長させていた。

本実施形態による製造方法は、ゲートトレンチ３０内にＦｉｎ４０を形成しているので、Ｆｉｎは倒壊する可能性が少ない。さらに、本実施形態では、ソース層Ｓおよびドレイン層Ｄのコンタクト面積は、Ｆｉｎ４０の上面の面積に依存しないので、エピタキシャル工程は不要である。このように、本実施形態による製造方法は、スタンダードＦｉｎＦＥＴの製造方法に比べて容易となる。

図１１は、本実施形態による半導体装置の構成を示す斜視断面図である。半導体装置は、例えば、ＤＲＡＭ、ＭＲＡＭ等のメモリである。図１１では、周辺回路領域ＰＲＩのトランジスタおよびメモリ領域ＭＲのセルトランジスタのみを表示し、メモリ素子等の図示を省略している。

半導体装置は、半導体基板としてバルクシリコン基板１０を含む。アクティブエリアＡＡおよび素子分離領域ＳＴＩがシリコン基板１０に形成されている。ゲート電極６０（ワード線ＷＬ）がアクティブエリアＡＡを横切るように設けられており、ゲートトレンチ３０内に埋め込まれている。ゲート電極６０は、ゲートトレンチ３０内の両側面に沿って設けられた２つの側壁膜５０の間に埋め込まれている。

ゲート電極６０とアクティブエリアＡＡとの交差部分においては、図４に示したように、アクティブエリアＡＡはサドル状に形成されており、ゲートトランジスタ３０内にＦｉｎ４０が形成されている。Ｆｉｎ４０は、ゲートトレンチ３０内において、素子分離領域ＳＴＩから突出するアクティブエリアＡＡによって形成されている。ゲート電極６０は、ゲートトレンチ３０内において、Ｆｉｎ４０を跨ぐように形成されており、ワード線ＷＬの延伸方向に連続的に延びている。

ゲート電極６０上には、ハードマスクＨＭが形成されている。ハードマスクＨＭは、側壁膜５０とともにゲート電極６０を保護している。

メモリ領域ＭＲにおいて、ゲートトレンチ３０の外側のアクティブエリアＡＡには、ソース層Ｓおよびドレイン層Ｄが設けられている。ソース層Ｓおよびドレイン層Ｄは、アクティブエリアＡＡの上面から底部までほぼ均一の不純物濃度を有する。即ち、ソース層Ｓおよびドレイン層Ｄは、ゲートトレンチ３０およびゲート電極６０の深さと同程度に、アクティブエリアＡＡの深い位置まで形成されている。さらに、ソース層Ｓおよびドレイン層Ｄの上面および側面の全体にシリサイド１１０が形成されている。

コンタクト１００は、ソース層Ｓおよびドレイン層Ｄに接続するように層間絶縁膜ＩＬＤ内に形成されている。コンタクト１００および層間絶縁膜ＩＬＤより上層にあるメモリ素子および配線層の図示は省略されている。

図４を参照して上述したように、側壁膜５０の上面５２は、ゲートトレンチ３０内のアクティブエリアＡＡの上面（Ｆｉｎ４０の上面４２）よりも高く、かつ、ゲートトレンチ３０の外側のアクティブエリアＡＡの上面１２よりも低い。また、ゲート電極６０の上面６２は、Ｆｉｎ４０の上面４２よりも高く、かつ、側壁膜５０の上面５２よりも低い。さらに、本実施形態による半導体装置は、上述の式１〜式５を満たす。

周辺回路領域ＰＲＩにおいては、平面型トランジスタが形成されている。

本実施形態による半導体装置では、セルトランジスタがサドル型ＦｉｎＦＥＴであり、かつ、ソース層Ｓおよびドレイン層ＤがアクティブエリアＡＡの深い位置まで形成されている。よって、セルトランジスタにおいて、Ｆｉｎ４０の全体にチャネルが形成され、かつ、Ｆｉｎ４０の全体が電導に寄与することができる。その結果、セルトランジスタの電流駆動能力が高くなる。

また、ゲート電極６０が埋込み型であり、かつ、ハードマスクＨＭおよび側壁膜５０によって保護されているので、ゲート電極６０は、ソース層Ｓ、ドレイン層Ｄ、コンタクト１００と短絡し難い。

尚、上記実施形態では、Ｎ型ＦｉｎＦＥＴの形成について説明した。しかし、拡散層の導電型を変更することによって、Ｐ型ＦｉｎＦＥＴも容易に形成することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０・・・バルクシリコン基板、ＡＡ・・・アクティブエリア、ＳＴＩ・・・素子分離領域、ＭＲ・・・メモリ領域、ＰＲＩ・・・周辺回路領域、３０・・・ゲートトレンチ、４０・・・Ｆｉｎ、５０・・・側壁膜、６０・・・ゲート電極、９０・・・ゲート絶縁膜、１００・・・コンタクト、ＨＭ・・・ハードマスク、１１０・・・シリサイド、Ｓ・・・ソース層、Ｄ・・・ドレイン層、ＩＬＤ・・・層間絶縁膜

Claims (9)

1. 半導体基板にアクティブエリアおよび素子分離領域を形成し、
   前記素子分離領域の上面が前記アクティブエリアの上面よりも低くなるように該アクティブエリアおよび該素子分離領域をエッチングすることによって、前記アクティブエリアを横切るゲートトレンチを形成し、
   前記ゲートトレンチの内側面に沿って絶縁性の側壁膜を形成し、
   前記ゲートトレンチ内の前記側壁膜間にゲート電極の材料を埋め込み、
   前記ゲート電極上にハードマスクを形成し、
   前記ハードマスクおよび前記側壁膜をマスクとして用いて前記ゲートトレンチの外側にある前記素子分離領域を選択的にエッチングして前記ゲートトレンチの外側にある前記アクティブエリアの側面を露出させ、
   前記ゲートトレンチの外側にある前記アクティブエリアの上面および側面に不純物を導入してソース層およびドレイン層を形成することを具備し、
   前記側壁膜の上面は、前記ゲートトレンチ内の前記アクティブエリアの上面よりも高く、かつ、前記ゲートトレンチの外側の前記アクティブエリアの上面よりも低い位置にあり、
   前記ゲート電極の上面は、前記ゲートトレンチ内の前記アクティブエリアの上面よりも高く、かつ、前記側壁膜の上面よりも低い位置にあることを特徴とする半導体装置の製造方法。
2. 半導体基板にアクティブエリアおよび素子分離領域を形成し、
   前記素子分離領域の上面が前記アクティブエリアの上面よりも低くなるように該アクティブエリアおよび該素子分離領域をエッチングすることによって、前記アクティブエリアを横切るゲートトレンチを形成し、
   前記ゲートトレンチの内側面に沿って絶縁性の側壁膜を形成し、
   前記ゲートトレンチ内の前記側壁膜間にゲート電極の材料を埋め込み、
   前記ゲート電極上にハードマスクを形成し、
   前記ハードマスクおよび前記側壁膜をマスクとして用いて前記ゲートトレンチの外側にある前記素子分離領域を選択的にエッチングして前記ゲートトレンチの外側にある前記アクティブエリアの側面を露出させ、
   前記ゲートトレンチの外側にある前記アクティブエリアの上面および側面に不純物を導入してソース層およびドレイン層を形成することを具備した半導体装置の製造方法。
3. 前記ゲートトレンチ内の前記アクティブエリアはＦｉｎ状に形成され、
   前記ゲート電極は、Ｆｉｎ状の前記アクティブエリアの上面および側面に面するように形成されることを特徴とする請求項２に記載の半導体基板の製造方法。
4. 前記ソース層および前記ドレイン層の形成後、前記アクティブエリアの上面および側面にシリサイドを形成することをさらに具備したことを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
5. 前記ゲートトレンチの外側の前記アクティブエリアの上面から前記側壁膜の上面までの深さは、前記ゲートトレンチ内の前記アクティブエリアの高さ以上であることを特徴とする請求項２から請求項４のいずれか一項に記載の半導体装置の製造方法。
6. 前記側壁膜の上面は、前記ゲートトレンチ内の前記アクティブエリアの上面よりも高く、かつ、前記ゲートトレンチの外側の前記アクティブエリアの上面よりも低い位置にあり、
   前記ゲート電極の上面は、前記ゲートトレンチ内の前記アクティブエリアの上面よりも高く、かつ、前記側壁膜の上面よりも低い位置にあることを特徴とする請求項２から請求項５のいずれか一項に記載の半導体装置の製造方法。
7. 前記ゲートトレンチ内の前記アクティブエリアの高さをａ１とし、前記ゲートトレンチの外側の前記アクティブエリアの上面から前記側壁膜の上面までの深さをａ２とし、前記アクティブエリア上の前記ゲート電極の高さをｂとし、前記側壁膜の高さをｃとし、前記ゲートトレンチの深さをｄとすると、
   ａ２≧ａ１ （式１）
   ａ１＜ｃ＜ｄ （式２）
   ｄ＞ａ１＋ａ２ （式３）
   ａ１＜ｂ＜ｃ （式４）
   式１〜式４が成り立つことを特徴とする請求項２から請求項６のいずれか一項に記載の半導体装置の製造方法。
8. 半導体基板と、
   前記半導体基板に形成されたアクティブエリアおよび素子分離領域と、
   前記アクティブエリアを横切るゲートトレンチ内において、前記素子分離領域よりも突出する前記アクティブエリアによって形成されたＦｉｎ部と、
   前記ゲートトレンチの内側面に沿って設けられた絶縁性の側壁膜と、
   前記ゲートトレンチ内の前記側壁膜間に埋め込まれたゲート電極と、
   前記ゲートトレンチの外側にある前記アクティブエリアに設けられたソース層およびドレイン層とを備え、
   前記側壁膜の上面は、前記ゲートトレンチ内の前記アクティブエリアの上面よりも高く、かつ、前記ゲートトレンチの外側の前記アクティブエリアの上面よりも低い位置にあり、
   前記ゲート電極の上面は、前記ゲートトレンチ内の前記アクティブエリアの上面よりも高く、かつ、前記側壁膜の上面よりも低い位置にあることを特徴とする半導体装置。
9. 前記ゲートトレンチ内の前記アクティブエリアの高さをａ１とし、前記ゲートトレンチの外側の前記アクティブエリアの上面から前記側壁膜の上面までの深さをａ２とし、前記アクティブエリア上の前記ゲート電極の高さをｂとし、前記側壁膜の高さをｃとし、前記ゲートトレンチの深さをｄとすると、
   ａ２≧ａ１ （式１）
   ａ１＜ｃ＜ｄ （式２）
   ｄ＞ａ１＋ａ２ （式３）
   ａ１＜ｂ＜ｃ （式４）
   式１〜式４が成り立つことを特徴とする請求項８に記載の半導体装置。

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