JP5775650B1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

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Abstract

２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、寄生抵抗を低減する構造を有し、ゲートラストプロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを課題とする。半導体基板上にフィン状半導体層を形成し、フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、フィン状半導体層の周囲に第２の絶縁膜を形成し、柱状半導体層と第１のダミーゲートと第１のハードマスクとを形成する第２工程と、第１のハードマスクの側壁に、第２のハードマスクを形成し、第２のポリシリコンをエッチングすることにより、第１のダミーゲートと柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程と、フィン状半導体層上に第１のエピタキシャル成長層を形成する第４工程を有することにより、上記課題を解決する。

Description

本発明は半導体装置の製造方法、及び、半導体装置に関する。
半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
従来のＳＧＴの製造方法では、シリコン柱を描画するためのマスクを用いて窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、平面状シリコン層を描画するためのマスクを用いてシリコン柱底部に平面状シリコン層を形成し、ゲート配線を描画するためのマスクを用いてゲート配線を形成している（例えば特許文献４を参照）。すなわち、３つのマスクを用いてシリコン柱、平面状シリコン層、ゲート配線を形成している。
また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている(非特許文献１)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。
また、メタルを埋め込む際、孔の下部より孔の上部が狭いと、孔の上部が先に埋まり、空孔が発生する。
また、ゲート配線と基板間の寄生容量を低減するために、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦＩＮＦＥＴ（非特許文献２）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、第１の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いる必要がある。ＳＧＴではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。
また、フィン状半導体層の寄生抵抗が大きいと、トランジスタの電流駆動力が減少する。
特開平２−７１５５６号公報 特開平２−１８８９６６号公報 特開平３−１４５７６１号公報 特開２００９−１８２３１７号公報
IEDM2007 K.Mistry et.al, pp 247-250 IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
そこで、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、寄生抵抗を低減する構造を有し、ゲートラストプロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを目的とする。
本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程と、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングをすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程と、前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上に第１のエピタキシャル成長層を形成する第４工程を有することを特徴とする。
また、前記第２のダミーゲートの上面の面積は、前記第２のダミーゲートの下面の面積より大きいことを特徴とする。
また、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記柱状半導体層上部を露出し、前記柱状半導体層上部に第１の拡散層を形成することを特徴とする。
また、前記第５の絶縁膜からなるサイドウォールを形成後、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成することを特徴とする。
また、前記第１のエピタキシャル成長層に金属と半導体の化合物を形成することを特徴とする。
また、前記第４の工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程を有することを特徴とする。
また、本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された柱状半導体層と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、前記フィン状半導体層上に形成された第１のエピタキシャル成長層と、を有し、前記ゲート電極と前記ゲート配線の上面の面積は、前記ゲート電極と前記ゲート配線の下面の面積より大きく、かつ、前記第１のエピタキシャル成長層の前記フィン状半導体層に直交する方向の幅は、前記フィン状半導体層の前記フィン状半導体層に直交する方向の幅より広いことを特徴とする。
また、前記柱状半導体層の上部に形成された第１の拡散層と、前記フィン状半導体層の上部と前記柱状半導体層の下部に形成された第２の拡散層と、を有することを特徴とする。
また、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜とをさらに有することを特徴とする。
本発明によれば、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、寄生抵抗を低減する構造を有し、ゲートラストプロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することができる。
半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程と、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングをすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程を有することを特徴とすることにより、２個のマスクで、フィン状半導体層、柱状半導体層、後にゲート電極とゲート配線となる第１のダミーゲート及び第２のダミーゲートを形成することができ、工程数を削減することができる。
また、前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールにより、第１のダミーゲートと第２のダミーゲートが、第１と第２のハードマスクと第５の絶縁膜からなるサイドウォールにより覆われ、フィン状半導体層上部のみを露出することができるため、前記フィン状半導体層上のみに第１のエピタキシャル成長層を形成することができ、寄生抵抗を減らすことができる。また、第１と第２のハードマスクと第５の絶縁膜からなるサイドウォールにより、第１と第２のダミーゲートに金属と半導体の化合物が形成されることを防ぎ、フィン状半導体層上の第１のエピタキシャル成長層のみに金属と半導体の化合物を形成することができる。
また、第２のポリシリコンをエッチングする際、逆テーパエッチングを用いることにより、前記第２のダミーゲートの上面の面積を、前記第２のダミーゲートの下面の面積より大きくすることができ、ゲートのための金属を埋め込む際、空孔が形成されないようにすることができる。
柱状半導体層と、ゲート配線との合わせずれをなくすことができる。
また、ポリシリコンで第１のダミーゲートと第２のダミーゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨により第１のダミーゲートと第２のダミーゲートを露出し、ポリシリコンゲートをエッチング後、金属を堆積する従来のメタルゲートラストの製造方法を用いることができるため、メタルゲートＳＧＴを容易に形成できる。
また、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜により、ゲート電極とゲート配線とは、柱状半導体層とフィン状半導体層とから絶縁をすることができる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のｘ―ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）の ｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ−ｘ’線での断面図である。（ｃ）は（ａ）のｙ−ｙ’線での断面図である。（ｄ）は（ａ）のｙ２−ｙ２’線での断面図である。
以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２〜図４７を参照して説明する。
まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、半導体であればシリコン以外のものも基板として使用できる。
図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。
図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０３を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
図４に示すように、第１のレジスト１０２を除去する。
図５に示すように、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出する。ここまでは、非特許文献２のフィン状シリコン層の製法と同じである。
以上によりシリコン基板１０１上にフィン状シリコン層１０３を形成し、前記フィン状シリコン層１０３の周囲に第一の絶縁膜１０４を形成する第１工程が示された。
次に、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程を示す。
図７に示すように、前記フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成する。第２の絶縁膜１０５は、酸化膜が好ましい。また、第２の絶縁膜１０５に、窒化膜を用いてもよい。
図８に示すように、前記第２の絶縁膜１０５の上に第１のポリシリコン１０６を堆積し平坦化する。
図９に示すように、前記第１のポリシリコン１０６上に第３の絶縁膜１０７を形成する。第３の絶縁膜１０７は、窒化膜が好ましい。
図１０に示すように、ゲート配線と柱状シリコン層を形成するための第２のレジスト１０８を、前記フィン状シリコン層１０３の方向に対して垂直の方向に形成する。また、第２のレジスト１０８のかわりに、ハードマスクを用いてもよい。
図１１に示すように、前記第３の絶縁膜１０７と前記第１のポリシリコン１０６と前記第２の絶縁膜１０５と前記フィン状シリコン層１０３をエッチングすることにより、柱状シリコン層１０９と前記第１のポリシリコンによる第１のダミーゲート１０６ａと第３の絶縁膜による第１のハードマスク１０７ａを形成する。
図１２に示すように、第２のレジスト１０８を除去する。
以上により、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程が示された。
次に、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングをすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程を示す。
図１３に示すように、前記柱状シリコン層１０９と前記第１のダミーゲート１０６ａの周囲に第４の絶縁膜１１０を形成する。第４の絶縁膜１１０は、酸化膜が好ましい。また、第４の絶縁膜１１０に、窒化膜を用いてもよい。
図１４に示すように、第３のレジスト１１１を形成し、エッチバックを行い、前記柱状シリコン層１０９上部を露出する。また、第３のレジスト１１１として、有機材料もしくは無機材料を用いてもよい。
図１５に示すように、不純物を導入し、前記柱状シリコン層１０９上部に第１の拡散層１１２を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。
図１６に示すように、第３のレジスト１１１を除去する。
図１７に示すように、前記第４の絶縁膜１１０の周囲に第２のポリシリコン１１３を堆積し平坦化する。
図１８に示すように、第２のポリシリコン１１３をエッチバックし、前記第１のハードマスク１０７ａを露出する。
図１９に示すように、第６の絶縁膜１１４を堆積する。第６の絶縁膜１１４は窒化膜が好ましい。
図２０に示すように、第６の絶縁膜１１４をエッチングすることにより、前記第１のハードマスク１０７ａの側壁に、第２のハードマスク１１４ａを形成する。
図２１に示すように、前記第２のポリシリコン１１３をエッチングすることにより、前記第１のダミーゲート１０６ａと前記柱状半導体層１０９の側壁に残存させ、第２のダミーゲート１１３ａを形成する。第２のポリシリコン１１３をエッチングする際、逆テーパエッチングを用いることにより、前記第２のダミーゲート１１３ａの上面の面積は、前記第２のダミーゲート１１３ａの下面の面積より大きくすることができ、ゲートのための金属を埋め込む際、空孔が形成されないようにすることができる。
以上により、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングをすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程が示された。
次に、前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上に第１のエピタキシャル成長層を形成する第４工程を示す。
図２２に示すように、前記第２のダミーゲート１１３ａの周囲に、第５の絶縁膜１１５を形成する。第５の絶縁膜１１５は、窒化膜が好ましい。また、第５の絶縁膜１１５は、酸化膜、窒化膜の積層構造としてもよい。
図２３に示すように、第５の絶縁膜１１５をエッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１１５ａを形成する。
図２４に示すように、不純物を導入し、前記フィン状シリコン層１０３上部と前記柱状シリコン層１０９下部に第２の拡散層１１６を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。
図２５に示すように、選択エピタキシャル成長を行い、前記フィン状半導体層１０３上に、第１のエピタキシャル成長層１１７を形成する。第１のエピタキシャル成長層１１７は、シリコンであることが好ましい。また、シリコンとゲルマニウムの化合物層を成長させてもよい。前記第１のエピタキシャル成長層１１７の前記フィン状半導体層１０３に直交する方向の幅は、前記フィン状半導体層１０３の前記フィン状半導体層１０３に直交する方向の幅より広くなる。第１のダミーゲートと第２のダミーゲートが、第１と第２のハードマスクと第５の絶縁膜からなるサイドウォールにより覆われ、フィン状半導体層上部のみを露出することができるため、前記フィン状半導体層上のみに第１のエピタキシャル成長層を形成することができ、寄生抵抗を減らすことができる。
図２６に示すように、第１のエピタキシャル成長層１１７に金属と半導体の化合物１１８を形成する。金属と半導体の化合物１１８は、第１のエピタキシャル成長層１１７全体に形成されてもよい。また、第１と第２のハードマスクと第５の絶縁膜からなるサイドウォールにより、第１と第２のダミーゲートに金属と半導体の化合物が形成されることを防ぎ、フィン状半導体層上の第１のエピタキシャル成長層のみに金属と半導体の化合物を形成することができる。
以上により、前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上に第１のエピタキシャル成長層を形成する第４工程が示された。
次に、前記第４の工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程を示す。
図２７に示すように、コンタクトストッパ膜１１９を堆積し、層間絶縁膜１２０を堆積する。コンタクトストッパ膜１１９として、窒化膜が好ましい。
図２８に示すように、化学機械研磨し、前記第２のダミーゲート１１３ａと前記第１のダミーゲート１０６ａの上部を露出する。
図２９に示すように、前記第２のダミーゲート１１３ａと前記第１のダミーゲート１０６ａを除去する。
図３０に示すように、前記第２の絶縁膜１０５と前記第４の絶縁膜１１０を除去する。
図３１に示すように、ゲート絶縁膜１２１を前記柱状シリコン層１０９の周囲と前記第５の絶縁膜１１５ａの内側に形成する。ゲート絶縁膜１２１は、高誘電体膜が好ましい。ゲート絶縁膜１２１として、酸化膜、酸窒化膜、窒化膜を用いてもよい。
図３２に示すように、金属１２２を堆積する。
図３３に示すように、金属１２２のエッチバックを行い、柱状シリコン層１０９上部を露出する。柱状シリコン層１０９の周囲にゲート電極１２２ａが形成される。また、ゲート配線１２２ｂが形成される。前記ゲート電極１２２ａと前記ゲート配線１２２ｂの周囲と底部に形成された前記ゲート絶縁膜１２１により、ゲート電極１２２ａとゲート配線１２２ｂとは、柱状シリコン層１０９とフィン状シリコン層１０３とから絶縁をすることができる。
以上により、前記第４の工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程が示された。
図３４に示すように、第７の絶縁膜１２３を堆積する。第７の絶縁膜１２３は窒化膜が好ましい。
図３５に示すように、第７の絶縁膜１２３をエッチバックし、ゲート絶縁膜１２１を露出する。
図３６に示すように、露出したゲート絶縁膜１２１を除去する。
図３７に示すように、コンタクト孔を形成するための第４のレジスト１２４を形成する。
図３８に示すように、層間絶縁膜１２０をエッチングすることにより、コンタクト孔１２５を形成する。
図３９に示すように、第４のレジスト１２４を除去する。
図４０に示すように、コンタクト孔を形成するための第５のレジスト１２６を形成する。
図４１に示すように、第７の絶縁膜１２３をエッチングし、コンタクト孔１２７を形成する。
図４２に示すように、第５のレジスト１２６を除去する。
図４３に示すように、コンタクト孔１２５下のコンタクトストッパ膜１１９を除去する。
図４４に示すように、金属１２８を堆積し、コンタクト１２９、１３０を形成する。
図４５に示すように、金属配線を形成するため第６のレジスト１３１、１３２、１３３を形成する。
図４６に示すように、金属１２８をエッチングし、金属配線１２８ａ、１２８ｂ、１２８ｃを形成する。
図４７に示すように、第６のレジスト１３１、１３２、１３３を除去する。
以上により、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、寄生抵抗を低減する構造を有し、ゲートラストプロセスであるＳＧＴの製造方法が示された。
上記製造方法によって得られる半導体装置の構造を図１に示す。
図１に示す半導体装置の構造は、シリコン基板１０１上に形成されたフィン状シリコン層１０３と、前記フィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、前記フィン状シリコン層１０３上に形成された柱状シリコン層１０９と、前記柱状シリコン層１０９の周囲に形成されたゲート絶縁膜１２１と、前記ゲート絶縁膜１２１の周囲に形成された金属からなるゲート電極１２２ａと、前記ゲート電極１２２ａに接続された前記フィン状シリコン層１０３に直交する方向に延在する金属からなるゲート配線１２２ｂとを有し、前記ゲート電極１２２ａと前記ゲート配線１２２ｂの上面の面積は前記ゲート電極１２２ａと前記ゲート配線１２２ｂの下面の面積より大きく、さらに、前記フィン状シリコン層１０３上に形成された第１のエピタキシャル成長層１１７と、を有し、前記第１のエピタキシャル成長層１１７の前記フィン状シリコン層１０３に直交する方向の幅は、前記フィン状シリコン層１０３の前記フィン状シリコン層１０３に直交する方向の幅より広い。
また、前記柱状シリコン層１０９の上部に形成された第１の拡散層１１２と、前記フィン状シリコン層１０３の上部と前記柱状シリコン層１０９の下部に形成された第２の拡散層１１６と、を有する。
また、前記ゲート電極１２２ａと前記ゲート配線１２２ｂの周囲と底部に形成された前記ゲート絶縁膜１２１とをさらに有する。
フィン状シリコン層１０３上部にフィン状シリコン層１０３よりも幅が広い第１のエピタキシャル成長層１１７が形成されることで、寄生抵抗を低減することができる。また、金属と半導体の化合物層の幅も広がることから、さらに寄生抵抗を低減することができる。また、コンタクトとの接触面積が広がることから、コンタクトとの接触抵抗を低減することができる。
セルフアラインで形成されるので、柱状シリコン層１０９と、ゲート配線１２２ｂとの合わせずれをなくすことができる。
また、前記ゲート電極１２２ａと前記ゲート配線１２２ｂの周囲と底部に形成された前記ゲート絶縁膜１２１により、ゲート電極１２２ａとゲート配線１２２ｂとは、柱状シリコン層１０９とフィン状シリコン層１０３とから絶縁をすることができる。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第１の絶縁膜
１０５．第２の絶縁膜
１０６．第１のポリシリコン
１０６ａ．第１のダミーゲート
１０７．第３の絶縁膜
１０７ａ．第１のハードマスク
１０８．第２のレジスト
１０９．柱状シリコン層
１１０．第４の絶縁膜
１１１．第３のレジスト
１１２．第１の拡散層
１１３．第２のポリシリコン
１１３ａ．第２のダミーゲート
１１４．第６の絶縁膜
１１４ａ．第２のハードマスク
１１５．第５の絶縁膜
１１５ａ．サイドウォール
１１６．第２の拡散層
１１７．第１のエピタキシャル成長層
１１８．金属と半導体の化合物
１１９．コンタクトストッパ膜
１２０．層間絶縁膜
１２１．ゲート絶縁膜
１２２．金属
１２２ａ．ゲート電極
１２２ｂ．ゲート配線
１２３．第７の絶縁膜
１２４．第４のレジスト
１２５．コンタクト孔
１２６．第５のレジスト
１２７．コンタクト孔
１２８．金属
１２８ａ．金属配線
１２８ｂ．金属配線
１２８ｃ．金属配線
１２９．コンタクト
１３０．コンタクト
１３１．第６のレジスト
１３２．第６のレジスト
１３３．第６のレジスト

Claims (9)

  1. 半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
    前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程と、
    前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングをすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程と、
    前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上に第１のエピタキシャル成長層を形成する第４工程と、を有することを特徴とする半導体装置の製造方法。
  2. 前記第２のダミーゲートの上面の面積は、前記第２のダミーゲートの下面の面積より大きいことを特徴とする請求項１に記載の半導体装置。
  3. 前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記柱状半導体層上部を露出し、前記柱状半導体層上部に第１の拡散層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記第５の絶縁膜からなるサイドウォールを形成後、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記第１のエピタキシャル成長層に金属と半導体の化合物を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記第４の工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 半導体基板上に形成されたフィン状半導体層と、
    前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
    前記フィン状半導体層上に形成された柱状半導体層と、
    前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、
    前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、
    前記フィン状半導体層上に形成された第１のエピタキシャル成長層と、を有し、
    前記ゲート電極と前記ゲート配線の上面の面積は、前記ゲート電極と前記ゲート配線の下面の面積より大きく、かつ、前記第１のエピタキシャル成長層の前記フィン状半導体層に直交する方向の幅は、前記フィン状半導体層の前記フィン状半導体層に直交する方向の幅より広いことを特徴とする半導体装置。
  8. 前記柱状半導体層の上部に形成された第１の拡散層と、
    前記フィン状半導体層の上部と前記柱状半導体層の下部に形成された第２の拡散層と、を有することを特徴とする請求項７に記載の半導体装置。
  9. 前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜とをさらに有することを特徴とする請求項７に記載の半導体装置。
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