CN113013255B - 分栅存储器及其制造方法 - Google Patents
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Abstract
本发明提供了一种分栅存储器及其制造方法，所述分栅存储器的衬底的存储单元区包括连接分区和功能分区，所述衬底内设置有源极区，所述源极区两侧的衬底上设置有互为镜像的第一栅极结构和第二栅极结构；在所述连接分区中，所述第一栅极结构和所述第二栅极结构的控制栅与所述源极区通过电连接件电性连接。本发明在分栅存储器的存储单元区设置功能分区和连接分区，且在连接分区通过刻蚀工艺暴露第一栅极结构和第二栅极结构的控制栅及所述源极区，并通过电连接件将暴露的控制栅及源极区引出并连接，省去了存储单元区中第一栅极结构和第二栅极结构的控制栅单独布线带来的空间成本，节省存储单元区的面积，同时省去了外围控制栅解码电路，简化电路设计。
Description
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种分栅存储器及其制造方法。
背景技术
快闪存储器包括两种基本结构：栅极叠层(stack gate)和分栅(split gate)结构。图1为一种分栅存储器的结构示意图，参阅图1，现有的分栅存储器的存储单元区内包括衬底100，所述衬底100上形成有擦除栅130，所述擦除栅130的两侧分别形成有第一栅极结构和第二栅极结构，所述第一栅极结构包括依次设置在所述衬底100上的浮栅111和控制栅121，所述第二栅极结构包括依次设置在所述衬底100上的浮栅111和控制栅121，且所述第二栅极结构是所述第一栅极结构的镜像。所述第一栅极结构异于所述擦除栅130的一侧形成有字线141，所述第一栅极结构异于所述擦除栅130的一侧形成有字线141。在擦写性能上，分栅式存储器避免了栅极叠层式存储器的过度擦写问题。
随着半导体器件的高集成化发展，分栅存储器的尺寸越来越小。然而，继续参阅图1，在所述分栅存储器中，所述控制栅121分别控制所述浮栅111，需要将所述控制栅121的连线分别引出，增加了存储单元区布线的空间成本，同时也增加了外围控制栅解码电路的面积成本，不利于缩小分栅存储器的尺寸。
发明内容
本发明的目的在于提供一种分栅存储器及其制造方法，节省在分栅存储器的存储单元区布线的空间成本，节省存储单元区的面积。
为了达到上述目的，本发明提供了一种分栅存储器，包括：
衬底，所述衬底的存储单元区包括连接分区和功能分区；
第一栅极结构和第二栅极结构，设置在所述存储单元区，所述第一栅极结构和所述第二栅极结构均包括依次设置在所述衬底上的浮栅、栅间介质层及控制栅，且所述第二栅极结构是所述第一栅极结构的镜像；
源极区，设置在所述第一栅极结构和所述第二栅极结构之间的所述衬底内；
电连接件，包括第一电连接件和第二电连接件；
其中，在所述连接分区，所述第一电连接件分别连接所述第一栅极结构和所述第二栅极结构的控制栅，所述第二电连接件连接所述源极区，所述第一电连接件和所述第二电连接件电性连接。
可选的，所述第一栅极结构和所述第二栅极结构还包括第一侧墙和第二侧墙，所述第一侧墙位于所述栅间介质层上，覆盖所述控制栅靠近所述源极区的一侧，所述第二侧墙位于所述衬底上，覆盖所述第一侧墙及所述控制栅、所述栅间介质层靠近所述源极区的一侧。
可选的，所述第一栅极结构和所述第二栅极结构还包括第三侧墙，所述第三侧墙覆盖所述浮栅、所述栅间介质层及所述控制栅异于所述源极区的一侧。
可选的，在所述功能分区，所述第一栅极结构和所述第二栅极结构的控制栅上还设置有保护层，所述保护层呈楔形，所述楔形的直角面异于所述源极区，所述楔形的斜面靠近所述源极区，所述第一侧墙覆盖部分所述斜面，所述第二侧墙覆盖所述斜面未被所述第一侧墙覆盖的部分，所述第三侧墙覆盖所述保护层的直角面。
可选的，在所述功能分区，所述第二侧墙还覆盖所述第一栅极结构和所述第二栅极结构之间的衬底表面。
可选的，在所述功能分区，所述第一栅极结构和所述第二栅极结构之间设置有擦除栅，所述擦除栅位于所述第二侧墙上。
可选的，在所述功能分区，所述擦除栅上还形成有擦除栅保护层。
可选的，在所述功能分区，还包括覆盖所述第三侧墙的字线及字线侧墙。
可选的，所述字线异于所述源极区的一侧的衬底内形成有漏极区。
可选的，所述电连接件还包括第三电连接件，所述第三电连接件连接所述漏极区。
可选的，还包括层间介质层及位于所述层间介质层上的金属层，所述层间介质层覆盖所述衬底、所述第一栅极结构及所述第二栅极结构，所述第一电连接件贯穿所述层间介质层连接所述控制栅和所述金属层，所述第二电连接件贯穿所述层间介质层连接所述源极区和所述金属层，所述第三电连接件贯穿所述层间介质层连接所述漏极区和所述金属层，且所述第一电连接件和所述第二电连接件通过所述金属层电性连接。
可选的，所述第一栅极结构和所述第二栅极结构的浮栅与所述衬底之间还形成有栅氧化层。
相应地，本发明还提供一种分栅存储器的制造方法，包括：
提供衬底，所述衬底的存储单元区包括连接分区和功能分区；
在所述衬底上依次形成浮栅材料层、第一介质层、控制栅材料层及硬掩模层；
刻蚀所述硬掩模层以形成暴露部分所述控制栅材料层的第一开口，并在所述第一开口的侧壁上形成保护层；
以所述硬掩模层和所述保护层为掩模刻蚀所述控制栅材料层，形成暴露部分所述第一介质层的第二开口，并在所述第二开口的侧壁上形成第一侧墙；
以所述硬掩模层、所述保护层和所述第一侧墙为掩模刻蚀所述第一介质层及所述浮栅材料层，形成暴露部分所述衬底的第三开口，在所述第三开口暴露的所述衬底内形成源极区，并在所述第三开口的侧壁和底部形成第二侧墙；
在所述第三开口内形成擦除栅；
去除所述硬掩模层及所述硬掩模层下方的所述控制栅材料层、所述第一介质层及所述浮栅材料层，形成控制栅、栅间介质层及浮栅，以在所述源极区两侧形成互为镜像的第一栅极结构和第二栅极结构；
在所述连接分区，去除所述擦除栅、所述保护层、覆盖所述保护层的所述第一侧墙和第二侧墙及覆盖在所述源极区上的所述第二侧墙，暴露所述第一栅极结构和所述第二栅极结构的控制栅及所述源极区；以及
形成电连接件，所述电连接件包括第一电连接件和第二电连接件，所述第一电连接件连接所述第一栅极结构和所述第二栅极结构的控制栅，所述第二电连接件连接所述源极区，所述第一电连接件和所述第二电连接件电性连接。
可选的，去除所述硬掩模层及所述硬掩模层下方的所述控制栅材料层、所述第一介质层及所述浮栅材料层之后，还包括在所述浮栅、所述栅间介质层及所述控制栅异于所述源极区的一侧形成第三侧墙，且在通过刻蚀工艺暴露所述第一栅极结构和所述第二栅极结构的控制栅及所述源极区的过程中，去除所述连接分区中覆盖在所述保护层上的所述第三侧墙。
可选的，在形成所述第三侧墙之后，还包括在所述第三侧墙异于所述源极区的一侧形成字线，且在通过刻蚀工艺暴露所述第一栅极结构和所述第二栅极结构的控制栅及所述源极区的过程中，去除所述连接分区上的所述字线。
可选的，通过刻蚀工艺暴露所述第一栅极结构和所述第二栅极结构的控制栅及所述源极区之后，还包括在所述功能分区进行离子注入工艺，在所述字线异于所述源极区的一侧的衬底内形成漏极区，所述电连接件还包括第三电连接件，所述第三电连接件连接所述漏极区。
可选的，形成所述漏极区之前，在所述功能分区，在所述字线异于所述源极区的一侧形成字线侧墙。
可选的，在形成所述电连接件之前，还包括在所述衬底上形成层间介质层，在所述连接分区，所述层间介质层覆盖所述第一栅极结构和所述第二栅极结构，在所述功能分区，所述层间介质层覆盖所述字线侧墙、所述字线、所述第二侧墙和所述擦除栅保护层。
可选的，所述层间介质层上还形成有金属层，所述第一电连接件贯穿所述层间介质层连接所述控制栅和所述金属层，所述第二电连接件贯穿所述层间介质层连接所述源极区和所述金属层，所述第三电连接件贯穿所述层间介质层连接所述漏极区和所述金属层，且所述第一电连接件和所述第二电连接件通过所述金属层电性连接。
综上所述，本发明提供一种分栅存储器及其制造方法。其中，所述分栅存储器的衬底的存储单元区包括连接分区和功能分区，所述衬底上设置有互为镜像的第一栅极结构和第二栅极结构，所述第一栅极结构和所述第二栅极结构之间的衬底内设置有源极区；在所述连接分区中，所述第一栅极结构和所述第二栅极结构的控制栅与所述源极区通过电连接件电性连接。本发明在分栅存储器的存储单元区设置功能分区和连接分区，且在连接分区通过刻蚀工艺暴露第一栅极结构和第二栅极结构的控制栅及所述源极区，并通过电连接件将暴露的控制栅及源极区引出并连接，相比现有技术，省去了在存储单元区第一栅极结构和第二栅极结构的控制栅单独布线带来的空间成本，节省存储单元区的面积，同时省去控制栅的外围解码(decoder)电路，简化电路设计，另外，本发明提供的分栅存储器的制造方法，工艺简单，且通过工艺流程设计，无需增加额外光罩成本。
附图说明
图1为一种分栅存储器的结构示意图；
图2为本发明一实施例提供的分栅存储器的存储单元区的俯视示意图；
图3为本发明一实施例提供的分栅存储器的连接分区的剖面结构示意图；
图4为本发明一实施例提供的分栅存储器的功能分区的剖面结构示意图；
图5为本发明一实施例提供的分栅存储器的制造方法的流程图；
图6-图20为本发明一实施例提供的分栅存储器的制造方法中各个步骤对应的结构示意图；
其中，附图标记如下：
100-衬底；111-浮栅；121-控制栅；130-擦除栅；141-字线；
200-衬底；201-源极区；202-漏极区；210-第二介质层；211-栅氧化层；
220-浮栅材料层；221-浮栅；230-第一介质层；231-栅间介质层；
240-控制栅材料层；241-控制栅；
250-硬掩模层；251-第一开口；252-第二开口；253-第三开口；
260-擦除栅；261-擦除栅保护层；
270-层间介质层；271-第一电连接件；272-第二电连接件；273-第三电连接件；274-金属层；
280-字线；281-字线侧墙；
290-保护层；291-第一侧墙；292-第二侧墙；293-第三侧墙；
X-存储单元区；X1-连接分区；X2-功能分区。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2为本发明一实施例提供的分栅存储器的存储单元区的俯视示意图；图3为图2中连接分区X1沿AA’方向的剖面结构示意图；图4为图2中功能分区X2沿BB’方向的剖面结构示意图。参阅图2-图4，本实施例提供一种分栅存储器，包括：衬底200，所述衬底200的存储单元区包括连接分区和功能分区；第一栅极结构和第二栅极结构，设置在所述存储单元区，所述第一栅极结构和所述第二栅极结构均包括依次设置在所述衬底200上的浮栅221、栅间介质层231及控制栅241，且所述第二栅极结构是所述第一栅极结构的镜像；源极区201，设置在所述第一栅极结构和所述第二栅极结构之间的所述衬底200内；电连接件，包括第一电连接件271和第二电连接件272；其中，在所述连接分区，所述第一电连接件271分别连接所述第一栅极结构和所述第二栅极结构的控制栅241，所述第二电连接件272连接所述源极区201，所述第一电连接件271和所述第二电连接件272电性连接。
本实施例中，所述衬底200为硅衬底，在本发明的其他实施例中，所述衬底200所选用的材料可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，所述衬底100还可以是这些半导体材料构成的多层结构或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeO)等，本发明对此不作限制。可选的，所述栅间介质层231为氧化硅层、氮化硅层和氧化硅层堆叠而成的叠层结构。本实施例中，所述第一栅极结构和所述第二栅极结构的浮栅221与所述衬底200之间还形成有栅氧化层211。
参阅图3和图4，所述第一栅极结构和所述第二栅极结构还包括第一侧墙291和第二侧墙292，所述第一侧墙291位于所述栅间介质层231上，覆盖所述控制栅241靠近所述源极区201的一侧，所述第二侧墙292位于所述衬底200上，覆盖所述第一侧墙291及所述控制栅241、所述栅间介质层231靠近所述源极区201的一侧。可选的，所述第一栅极结构和所述第二栅极结构还包括第三侧墙293，所述第三侧墙293覆盖所述浮栅221、所述栅间介质层231及所述控制栅241异于所述源极区201的一侧。本实施例中，所述第一侧墙291为氧化硅层和氮化硅层组合而成的叠层结构，所述第二侧墙292和所述第三侧墙293均为氧化硅层，在本发明的其他实施例中，所述第一侧墙291、所述第二侧墙292和所述第三侧墙293的材料和结构也可以根据实际需要进行调整，本发明对此不作限制。
参阅图4，在所述功能分区中，所述第一栅极结构和所述第二栅极结构的控制栅241上还设置有保护层290，所述保护层290呈楔形，所述楔形的直角面异于所述源极区201，所述楔形的斜面靠近所述源极区201，所述第一侧墙291覆盖部分所述斜面，所述第二侧墙292覆盖所述斜面未被所述第一侧墙291覆盖的部分，所述第三侧墙293覆盖所述保护层290的直角面。可选的，所述保护层290的材料包括氧化硅。所述第二侧墙292还覆盖所述第一栅极结构和所述第二栅极结构之间的衬底200表面。所述第一栅极结构和所述第二栅极结构之间设置有擦除栅260，且所述擦除栅260位于所述第二侧墙292上。可选的，所述擦除栅260上还形成有擦除栅保护层261。此外，所述功能分区还包括覆盖所述第三侧墙293的字线280及字线侧墙281。所述字线280异于所述源极区201的一侧的衬底200内形成有漏极区202。可选的，所述电连接件还包括第三电连接件273，所述第三电连接件273连接所述漏极区202。
继续参阅图3和图4，所述分栅存储器还包括覆盖所述第一栅极结构和所述第二栅极结构的层间介质层270，及位于所述层间介质层270上的金属层274，所述第一电连接件271贯穿所述层间介质层270连接所述控制栅241和所述金属层274，所述第二电连接件272贯穿所述层间介质层270连接所述源极区201和所述金属层274，所述第三电连接件273贯穿所述层间介质层270连接所述漏极区202和所述金属层274，且所述第一电连接件271和所述第二电连接件272通过所述金属层274电性连接。
图5为本实施例提供的分栅存储器的制造方法的流程图。参阅图5，本实施例所述的分栅存储器的制造方法包括：
步骤S01：提供衬底，所述衬底的存储单元区包括连接分区和功能分区；
步骤S02：在所述衬底上依次形成浮栅材料层、第一介质层、控制栅材料层及硬掩模层；
步骤S03：刻蚀所述硬掩模层以形成暴露部分所述控制栅材料层的第一开口，并在所述第一开口的侧壁上形成保护层；
步骤S04：以所述硬掩模层和所述保护层为掩模刻蚀所述控制栅材料层，形成暴露部分所述第一介质层的第二开口，并在所述第二开口的侧壁上形成第一侧墙；
步骤S05：以所述硬掩模层、所述保护层和所述第一侧墙为掩模刻蚀所述第一介质层及所述浮栅材料层，形成暴露部分所述衬底的第三开口，在所述第三开口暴露的所述衬底内形成源极区，并在所述第三开口的侧壁和底部形成第二侧墙；
步骤S06：在所述第三开口内形成擦除栅；
步骤S07：去除所述硬掩模层及所述硬掩模层下方的所述控制栅材料层、所述第一介质层及所述浮栅材料层，形成控制栅、栅间介质层及浮栅，以在所述源极区两侧形成互为镜像的第一栅极结构和第二栅极结构；
步骤S08：在所述连接分区，去除所述擦除栅、所述保护层、覆盖所述保护层的所述第一侧墙和第二侧墙及覆盖在所述源极区上的所述第二侧墙，暴露所述第一栅极结构和所述第二栅极结构的控制栅及所述源极区；
步骤S09：形成电连接件，所述电连接件包括第一电连接件和第二电连接件，所述第一电连接件连接所述第一栅极结构和所述第二栅极结构的控制栅，所述第二电连接件连接所述源极区，所述第一电连接件和所述第二电连接件电性连接。
图6-图20为本实施例提供的分栅存储器的制造方法中各个步骤对应的结构示意图，下面结合图6-图20详细说明本实施例所述的分栅存储器的制造方法。
首先，参阅图6，执行步骤S01，提供衬底200，所述衬底200的存储单元区X包括连接分区X1和功能分区X2。本实施例中，所述衬底200为硅衬底，在本发明的其他实施例中，所述衬底200所选用的材料可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，所述衬底100还可以是这些半导体材料构成的多层结构或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeO)等，本发明对此不作限制。
接着，参阅图7，执行步骤S02，在所述衬底200上依次形成浮栅材料层220、第一介质层230、控制栅材料层240及硬掩模层250。可选的，所述浮栅材料层220和所述衬底200之间还形成有第二介质层210，且所述第二介质层210为氧化硅层。本实施例中，所述第一介质层230为氧化硅层、氮化硅层和氧化硅层堆叠而成的ONO叠层结构，所述硬掩模层250为氮化硅层。
参阅图8，执行步骤S03，刻蚀所述硬掩模层250以形成暴露部分所述控制栅材料层240的第一开口251，并在所述第一开口251的侧壁上形成保护层290。本实施例中，所述保护层290呈楔形，所述楔形的直角面覆盖所述硬掩模层250靠近所述第一开口251的一侧，所述楔形的斜面暴露在所述第一开口251中。可选的，所述保护层290为氧化硅层。
参阅图9，执行步骤S04，以所述硬掩模层250和所述保护层290为掩模刻蚀所述控制栅材料层240，形成暴露部分所述第一介质层230的第二开口252，并在所述第二开口252的侧壁上形成第一侧墙291。所述第一侧墙291覆盖部分所述保护层290的斜面。本实施例中，所述第一侧墙291为氧化硅层和氮化硅层组合而成的叠层结构，在本发明的其他实施例中，所述第一侧墙291也可以根据实际需要调整为氧化硅层或氮化硅层，本发明对此不作限制。
参阅图10和图11，执行步骤S05，以所述硬掩模层250、所述保护层290和所述第一侧墙291为掩模刻蚀所述第一介质层230及所述浮栅材料层220，形成暴露部分所述衬底200的第三开口253，在所述第三开口253暴露的所述衬底200内形成源极区201，并在所述第三开口253的侧壁和底部形成第二侧墙292。需要说明的是，在刻蚀所述第一介质层230及所述浮栅材料层220后继续刻蚀所述第二介质层210，暴露出衬底200，形成第三开口253，然后通过所述第三开口对所述衬底200进行离子注入，形成源极区201。本实施例中，所述第二侧墙292覆盖所述第一侧墙291和所述保护层290的斜面中未被所述第一侧墙291覆盖的部分。可选的，所述第二侧墙292为氧化硅层。
参阅图12，执行步骤S06，在所述第三开口253内形成擦除栅260。具体的，形成所述擦除栅260的过程包括：在所述第三开口253内填充擦除栅材料层(图中未示出)，所述擦除栅材料层延伸覆盖所述第二侧墙292及所述硬掩模层250；对所述擦除栅材料层进行平坦化处理，以形成所述擦除栅260。可选的，采用化学机械研磨工艺对所述擦除栅材料层进行平坦化处理。本实施例中，所述擦除栅260的表面低于所述硬掩模层250的表面，在本发明的其他实施例中，所述擦除栅260的表面也可以与所述硬掩模层250的表面齐平。可选的，在形成所述擦除栅260之后还包括，采用热氧化生长工艺在所述擦除栅260的表面形成擦除栅保护层261，所述擦除栅保护层261为氧化硅层。
参阅图13，执行步骤S07，去除所述硬掩模层250及所述硬掩模层250下方的所述控制栅材料层240、所述第一介质层230及所述浮栅材料层220，形成控制栅241、栅间介质层231及浮栅221，以在所述源极区201两侧形成互为镜像的第一栅极结构和第二栅极结构。具体的，以上述形成在保护层290斜面上的所述第二侧墙292、所述擦除栅保护层261为掩模，刻蚀去除所述硬掩模层250及所述硬掩模层250下方的所述控制栅材料层240、所述第一介质层230、所述浮栅材料层220及第二介质层210，以在所述源极区201的两侧形成对称的控制栅241、栅间介质层231、浮栅221及栅氧化层211，即在所述源极区201两侧形成互为镜像的第一栅极结构和第二栅极结构。
可选的，参阅图14，在步骤S07之后，步骤S08之前还包括：在所述浮栅221、所述栅间介质层231及所述控制栅241异于所述源极区201的一侧形成第三侧墙293，在所述第三侧墙293异于所述源极区201的一侧形成字线280。
需要说明的是，从步骤S01开始，到形成所述字线280的过程中，所述分栅存储器的功能分区X2和连接分区X1在各个步骤中形成的结构完全相同。
接着，参阅图15，执行步骤S08，在所述连接分区X1，去除所述擦除栅260、所述保护层290、覆盖所述保护层290的所述第一侧墙291和第二侧墙292及覆盖在所述源极区201上的所述第二侧墙292，暴露所述第一栅极结构和所述第二栅极结构的控制栅241及所述源极区201。在所述连接分区X1内通过刻蚀工艺暴露所述第一栅极结构和所述第二栅极结构的控制栅241及所述源极区201的过程中，所述字线280以及覆盖在所述保护层290上的所述第三侧墙293也被去除。可选的，在所述功能分区X2的表面形成光刻胶层(图中未示出)使得所述功能分区X2内的结构在所述刻蚀工艺中不受损伤。
参阅图16，通过刻蚀工艺暴露所述连接分区X1内的所述第一栅极结构和所述第二栅极结构的控制栅241及所述源极区201之后还包括，在所述功能分区X2进行离子注入工艺，在所述字线280异于所述源极区201的一侧的衬底200内形成漏极区202。本实施例中，在形成所述漏极区之前还包括,在所述字线280异于所述源极区201的一侧形成字线侧墙281。可选的，所述字线侧墙281为氧化硅层。
随后，参阅图17-图20，执行步骤S09，形成电连接件，所述电连接件包括第一电连接件271和第二电连接件272，所述第一电连接件271连接所述第一栅极结构和所述第二栅极结构的控制栅241，所述第二电连接件272连接所述源极区201，所述第一电连接件271和所述第二电连接件272电性连接。另外，在所述功能分区X2，所述电连接件还包括第三电连接件273，所述第三电连接件273连接所述漏极区202。
在形成所述电连接件之前，还包括在所述衬底200上形成层间介质层270。图17为所述连接分区X1内形成层间介质层后的剖面结构示意图；图18为所述功能分区X2形成层间介质层后的剖面结构示意图。参阅图17，在所述连接分区X1，所述层间介质层270覆盖所述第一栅极结构和所述第二栅极结构；参阅图18，在所述功能分区X2，所述层间介质层270覆盖所述字线侧墙281、所述字线280、所述第二侧墙292和所述擦除栅保护层261。
参阅图19和图20，所述层间介质层270上还形成有金属层274，所述第一电连接件271贯穿所述层间介质层270连接所述控制栅241和所述金属层274，所述第二电连接件272贯穿所述层间介质层270连接所述源极区201和所述金属层274，所述第三电连接件273贯穿所述层间介质层270连接所述漏极区202和所述金属层274，且所述第一电连接件271和所述第二电连接件272通过所述金属层274电性连接。具体的，刻蚀所述层间介质层270形成暴露出第一栅极结构和第二栅极结构的控制栅241、所述源极区201和所述漏极区202的接触通孔，然后在所述接触通孔内填充导电材料，如钨或钴等金属材料，形成电连接件，以将所述第一栅极结构和第二栅极结构的控制栅241、所述源极区201和所述漏极区202引出。需要说明的是，在本发明的其他实施例中，所述第一栅极结构和所述第二栅极结构的控制栅与所述源极区的连接方式可以根据实际情况进行调整，本发明对此不作限制。
本发明提供的分栅存储器的制造方法，工艺简单，且通过工艺流程设计，无需增加额外光罩成本。需要说明的是，在本发明的其他实施例中，所述分栅存储器的制造方法中的具体工艺步骤和工艺方法可以根据实际情况进行调整，以制备所述分栅存储器。本实施例通过电连接件将暴露的控制栅及源极区引出并连接，相比现有技术，省去了在存储单元区第一栅极结构和第二栅极结构的控制栅单独布线带来的空间成本，节省存储单元区的面积，同时省去外围控制栅解码电路，简化电路设计。
综上，本发明提供一种分栅存储器及其制造方法。其中，所述分栅存储器的衬底的存储单元区包括连接分区和功能分区，所述衬底上设置有互为镜像的第一栅极结构和第二栅极结构，所述第一栅极结构和所述第二栅极结构之间的衬底内设置有源极区；在所述连接分区中，所述第一栅极结构和所述第二栅极结构的控制栅与所述源极区通过电连接件电性连接。本发明在分栅存储器的存储单元区设置功能分区和连接分区，且在连接分区通过刻蚀工艺暴露第一栅极结构和第二栅极结构的控制栅及所述源极区，并通过电连接件将暴露的控制栅及源极区引出并连接，相比现有技术，省去了在存储单元区第一栅极结构和第二栅极结构的控制栅单独布线带来的空间成本，节省存储单元区的面积，同时省去控制栅外围解码(decoder)电路，简化电路设计，另外，本发明提供的分栅存储器的制造方法，工艺简单，且通过工艺流程设计，无需增加额外光罩成本。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (16)
1.一种分栅存储器，其特征在于，包括：
衬底，所述衬底的存储单元区包括连接分区和功能分区；
第一栅极结构和第二栅极结构，设置在所述存储单元区，所述第一栅极结构和所述第二栅极结构均包括依次设置在所述衬底上的浮栅、栅间介质层及控制栅，且所述第二栅极结构是所述第一栅极结构的镜像；
源极区，设置在所述第一栅极结构和所述第二栅极结构之间的所述衬底内；
擦除栅，位于所述功能分区中且位于所述第一栅极结构和所述第二栅极结构之间；
保护层，位于所述功能分区中且位于所述第一栅极结构和所述第二栅极结构的控制栅上；
电连接件，包括设置在所述连接分区的第一电连接件和第二电连接件；
其中，在所述连接分区，所述第一电连接件分别连接所述第一栅极结构和所述第二栅极结构的控制栅，所述第二电连接件位于所述第一栅极结构和所述第二栅极结构之间且连接所述源极区，所述第一电连接件和所述第二电连接件电性连接；所述第一栅极结构和所述第二栅极结构还包括第一侧墙、第二侧墙和第三侧墙；所述第一侧墙位于所述栅间介质层上，覆盖所述控制栅靠近所述源极区的一侧；所述第二侧墙位于所述衬底上，覆盖所述第一侧墙及所述控制栅、所述栅间介质层靠近所述源极区的一侧；所述第三侧墙覆盖所述浮栅、所述栅间介质层及所述控制栅异于所述源极区的一侧；所述保护层呈楔形，所述楔形的直角面异于所述源极区，所述楔形的斜面靠近所述源极区，所述第一侧墙覆盖部分所述斜面，所述第二侧墙覆盖所述斜面未被所述第一侧墙覆盖的部分，所述第三侧墙覆盖所述保护层的直角面。
2.如权利要求1所述的分栅存储器，其特征在于，在所述功能分区，所述第二侧墙还覆盖所述第一栅极结构和所述第二栅极结构之间的衬底表面。
3.如权利要求2所述的分栅存储器，其特征在于，所述擦除栅位于所述第二侧墙上。
4.如权利要求3所述的分栅存储器，其特征在于，在所述功能分区，所述擦除栅上还形成有擦除栅保护层。
5.如权利要求1所述的分栅存储器，其特征在于，在所述功能分区，还包括覆盖所述第三侧墙的字线及字线侧墙。
6.如权利要求5所述的分栅存储器，其特征在于，在所述功能分区，所述字线异于所述源极区的一侧的衬底内形成有漏极区。
7.如权利要求6所述的分栅存储器，其特征在于，所述电连接件还包括第三电连接件，所述第三电连接件连接所述漏极区。
8.如权利要求7所述的分栅存储器，其特征在于，还包括层间介质层及位于所述层间介质层上的金属层，所述层间介质层覆盖所述衬底、所述第一栅极结构及所述第二栅极结构，所述第一电连接件贯穿所述层间介质层连接所述控制栅和所述金属层，所述第二电连接件贯穿所述层间介质层连接所述源极区和所述金属层，所述第三电连接件贯穿所述层间介质层连接所述漏极区和所述金属层，且所述第一电连接件和所述第二电连接件通过所述金属层电性连接。
9.如权利要求1所述的分栅存储器，其特征在于，所述第一栅极结构和所述第二栅极结构的浮栅与所述衬底之间还形成有栅氧化层。
10.一种分栅存储器的制造方法，其特征在于，包括：
提供衬底，所述衬底的存储单元区包括连接分区和功能分区；
在所述衬底上依次形成浮栅材料层、第一介质层、控制栅材料层及硬掩模层；
刻蚀所述硬掩模层以形成暴露部分所述控制栅材料层的第一开口，并在所述第一开口的侧壁上形成保护层；
以所述硬掩模层和所述保护层为掩模刻蚀所述控制栅材料层，形成暴露部分所述第一介质层的第二开口，并在所述第二开口的侧壁上形成第一侧墙；
以所述硬掩模层、所述保护层和所述第一侧墙为掩模刻蚀所述第一介质层及所述浮栅材料层，形成暴露部分所述衬底的第三开口，在所述第三开口暴露的所述衬底内形成源极区，并在所述第三开口的侧壁和底部形成第二侧墙；在所述第三开口内形成擦除栅；
去除所述硬掩模层及所述硬掩模层下方的所述控制栅材料层、所述第一介质层及所述浮栅材料层，形成控制栅、栅间介质层及浮栅，以在所述源极区两侧形成互为镜像的第一栅极结构和第二栅极结构；
在所述连接分区，去除所述擦除栅、所述保护层、覆盖所述保护层的所述第一侧墙和第二侧墙及覆盖在所述源极区上的所述第二侧墙，暴露所述第一栅极结构和所述第二栅极结构的控制栅及所述源极区；以及
形成电连接件，所述电连接件包括第一电连接件和第二电连接件，所述第一电连接件连接所述第一栅极结构和所述第二栅极结构的控制栅，所述第二电连接件连接所述源极区，所述第一电连接件和所述第二电连接件电性连接。
11.如权利要求10所述的分栅存储器的制造方法，其特征在于，去除所述硬掩模层及所述硬掩模层下方的所述控制栅材料层、所述第一介质层及所述浮栅材料层之后，还包括在所述浮栅、所述栅间介质层及所述控制栅异于所述源极区的一侧形成第三侧墙，且在通过刻蚀工艺暴露所述第一栅极结构和所述第二栅极结构的控制栅及所述源极区的过程中，去除所述连接分区中覆盖在所述保护层上的所述第三侧墙。
12.如权利要求11所述的分栅存储器的制造方法，其特征在于，在形成所述第三侧墙之后，还包括在所述第三侧墙异于所述源极区的一侧形成字线，且在通过刻蚀工艺暴露所述第一栅极结构和所述第二栅极结构的控制栅及所述源极区的过程中，去除所述连接分区上的所述字线。
13.如权利要求12所述的分栅存储器的制造方法，其特征在于，通过刻蚀工艺暴露所述第一栅极结构和所述第二栅极结构的控制栅及所述源极区之后，还包括在所述功能分区进行离子注入工艺，在所述字线异于所述源极区的一侧的衬底内形成漏极区，所述电连接件还包括第三电连接件，所述第三电连接件连接所述漏极区。
14.如权利要求13所述的分栅存储器的制造方法，其特征在于，形成所述漏极区之前，在所述功能分区，在所述字线异于所述源极区的一侧形成字线侧墙。
15.如权利要求14所述的分栅存储器的制造方法，其特征在于，在形成所述电连接件之前，还包括在所述衬底上形成层间介质层，在所述连接分区，所述层间介质层覆盖所述第一栅极结构和所述第二栅极结构，在所述功能分区，所述层间介质层覆盖所述字线侧墙、所述字线、所述第二侧墙和所述擦除栅保护层。
16.如权利要求15所述的分栅存储器的制造方法，其特征在于，所述层间介质层上还形成有金属层，所述第一电连接件贯穿所述层间介质层连接所述控制栅和所述金属层，所述第二电连接件贯穿所述层间介质层连接所述源极区和所述金属层，所述第三电连接件贯穿所述层间介质层连接所述漏极区和所述金属层，且所述第一电连接件和所述第二电连接件通过所述金属层电性连接。
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