CN113506806B - Mcu半导体器件的形成方法 - Google Patents

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Abstract

本发明提供了一种MCU半导体器件的形成方法，包括：在衬底上形成栅氧化层；在闪存区的栅氧化层上形成闪存结构；形成第一多晶硅层；在逻辑区的第一多晶硅层上形成缓冲层；在缓冲层上和第一多晶硅层上形成第二多晶硅层；研磨多晶硅层使得剩余的多晶硅层表面平整；去除缓冲层；部分刻蚀逻辑区的多晶硅层并停止在栅氧化层的表面，逻辑区的剩余的多晶硅层形成逻辑栅，部分刻蚀闪存区的多晶硅层并停止在栅氧化层的表面，闪存区的剩余的多晶硅层形成字线多晶硅。本发明降低了多晶硅层在闪存区和逻辑区的高度，在研磨多晶硅层时，不会由于高度差多大，而损坏闪存区的闪存结构。进一步的，多晶硅层不会存在空洞，提高了MCU半导体器件的质量。

Description

MCU半导体器件的形成方法
技术领域
本发明涉及半导体技术领域，尤其是涉及一种MCU半导体器件的形成方法。
背景技术
在某些存储器的制造工艺过程中，需要化学机械式平坦化，以便后续光刻工艺能够容易聚焦。由于电路性能的需要，flash array与logic区域的多晶硅层的高度并不一样。这个给CMP（化学机械研磨）带来了很大困难。现有技术中，先做flash array 区域的器件，包括多个间隔闪存栅结构。闪存栅结构高度大约为2500埃，然后再制作逻辑区的逻辑栅和flash array 区域的字线（word line），其中，逻辑栅和闪存栅结构均形成在栅氧化层上，栅氧化层又形成在衬底上。
逻辑栅在栅氧化层上的高度大约为1800埃,因此，形成逻辑栅的多晶硅层的厚度也是大约1800埃，即，在逻辑区的多晶硅层的厚度大约在1800埃。而在flash array 区域的器件高度为2500A，因此形成在flash array 区域的器件上的多晶硅层距离栅氧化层的高度至少为2500埃，所以逻辑区的多晶硅层比flash cell array 区域的多晶硅层的高度低大约700A, 这样，在平坦化的过程中，由于高度差的原因，会造成闪存的损伤或defect产生。
并且，如果在逻辑区直接生长大约1800A 厚度的多晶硅层，则flash array 区域的闪存之间的沟壑无法填满，有缝隙容易造成空洞以及可靠性的问题。如果在逻辑区直接生长非常厚即厚度远远大于1800埃的多晶硅层，例如3000埃，flash array 区域闪存之间的沟壑可以填满，没有空洞。但是，逻辑区无法通过CMP使研磨后的多晶硅层精确控制在1800A附近，如果研磨后的多晶硅层无法控制在1800埃附近，则刻蚀多晶硅层形成的逻辑栅也无法控制在1800埃附近，则器件电学性能会不稳定，产生很大影响。
发明内容
本发明的目的在于提供一种MCU半导体器件的形成方法，可以减少闪存结构的损伤，同时，还可以提高MCU半导体器件的质量。
为了达到上述目的，本发明提供了一种MCU半导体器件的形成方法，包括：
提供衬底，在所述衬底上形成栅氧化层，所述衬底包括逻辑区和闪存区；
在所述闪存区的栅氧化层上形成多个间隔的闪存结构，多个所述闪存结构之间露出所述栅氧化层；
形成第一多晶硅层,所述第一多晶硅层覆盖所述闪存结构和所述闪存结构之间露出的栅氧化层；
在所述逻辑区的第一多晶硅层上形成缓冲层；
在所述缓冲层上和所述第一多晶硅层上形成第二多晶硅层，所述第一多晶硅层和所述第二多晶硅层组成多晶硅层；
平坦化处理所述多晶硅层，平坦化处理后的所述多晶硅层暴露出所述闪存结构的顶部，并且，和所述缓冲层的上表面齐平；
去除所述缓冲层；
部分刻蚀所述逻辑区的多晶硅层并停止在所述栅氧化层的表面，以形成逻辑栅，部分刻蚀所述闪存区的多晶硅层并停止在所述栅氧化层的表面，以形成字线多晶硅。
可选的，在所述的MCU半导体器件的形成方法中，所述闪存结构包括：位于闪存区的栅氧化层上的浮栅，位于浮栅上的ONO层，位于ONO层上的控制栅，位于控制栅上的氧化层，覆盖浮栅、ONO层、控制栅和氧化物层的侧壁的侧墙。
可选的，在所述的MCU半导体器件的形成方法中，所述闪存结构的高度为2400埃~2500埃。
可选的，在所述的MCU半导体器件的形成方法中，所述缓冲层的材料为氮化硅。
可选的，在所述的MCU半导体器件的形成方法中，形成所述缓冲层的方法包括：
在所述第一多晶硅层上形成氮化硅层；
在逻辑区的氮化硅层上形成光刻胶；
以光刻胶为掩模刻蚀闪存区的氮化硅层。
可选的，在所述的MCU半导体器件的形成方法中，所述逻辑栅的高度为1500埃~2000埃。
可选的，在所述的MCU半导体器件的形成方法中，所述第一多晶硅层在逻辑区上的厚度为1500埃~2000埃。
可选的，在所述的MCU半导体器件的形成方法中，所述第二多晶硅层在逻辑区上的厚度为1100埃~1300埃。
可选的，在所述的MCU半导体器件的形成方法中，所述氮化硅层的厚度为600埃~800埃。
可选的，在所述的MCU半导体器件的形成方法中，所述缓冲层的厚度为200埃~400埃。
在本发明提供的MCU半导体器件的形成方法中，降低了第二多晶硅层在闪存区和逻辑区的高度，即降低了多晶硅层在闪存区和逻辑区的高度，在研磨多晶硅层时，不会由于高度差多大，而损坏闪存区的闪存结构。进一步的，多晶硅层不会存在空洞，提高了MCU半导体器件的质量。
附图说明
图1是本发明实施例的MCU半导体器件的形成方法的流程图；
图2是本发明实施例的形成闪存结构后的MCU半导体器件的示意图；
图3是本发明实施例的形成第一多晶硅层后的MCU半导体器件的示意图；
图4是本发明实施例的刻蚀氮化硅层的示意图；
图5是本发明实施例的形成第二多晶硅层后的MCU半导体器件的示意图；
图6是本发明实施例的形成多晶硅层的MCU半导体器件的示意图；
图7是本发明实施例的去除缓冲层后的MCU半导体器件的示意图；
图8是本发明实施例的刻蚀多晶硅层的示意图；
图9是本发明实施例的刻蚀多晶硅层后的MCU半导体器件的示意图；
图中：110-衬底、110A-闪存区、110B-逻辑区、120-栅氧化层、130-闪存结构、133-浮栅、132-ONO层、133-控制栅、134-氧化层、135-侧墙、141-第一多晶硅层、142-第二多晶硅层、140-多晶硅层、150-氮化硅层、160-光刻胶、170-缓冲层、180-逻辑栅、190-字线多晶硅。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
请参照图1，本发明提供了一种MCU半导体器件的形成方法，包括：
S11：提供衬底，在所述衬底上形成栅氧化层，所述衬底包括逻辑区和闪存区；
S12：在所述闪存区的栅氧化层上形成多个间隔的闪存结构，多个所述闪存结构之间露出所述栅氧化层；
S13：形成第一多晶硅层,所述第一多晶硅层覆盖所述闪存结构和所述闪存结构之间露出的栅氧化层；
S14：在所述逻辑区的第一多晶硅层上形成缓冲层；
S15：在所述缓冲层上和所述第一多晶硅层上形成第二多晶硅层，所述第一多晶硅层和所述第二多晶硅层组成多晶硅层；
S16：平坦化处理所述多晶硅层，平坦化处理后的所述多晶硅层暴露出所述闪存结构的顶部，并且，和所述缓冲层的上表面齐平；
S17：去除所述缓冲层；
S18：部分刻蚀所述逻辑区的多晶硅层并停止在所述栅氧化层的表面，以形成逻辑栅，部分刻蚀所述闪存区的多晶硅层并停止在所述栅氧化层的表面，以形成字线多晶硅。
具体的，请参照图2，首先提供一衬底110，衬底110可以是一晶圆，将衬底110划分为闪存区110A和逻辑区110B这两个区域，闪存区110A用于形成闪存结构130，逻辑区110B用于形成逻辑栅极。接着，在整个衬底110上形成一栅氧化层120，栅氧化层120覆盖衬底110，栅氧化层120可以是氧化物。
接着，在闪存区110A的栅氧化层120上形成闪存结构130，闪存结构130为多个，并且多个闪存结构130之间间隔，也就是说闪存结构130和闪存结构130之间露出栅氧化层120。其中，闪存结构130又包括：位于闪存区110A的栅氧化层120上的浮栅131，位于浮栅131上的ONO层132，ONO层132为氧化硅-氮化硅-氧化硅层组成；位于ONO层132上的控制栅133，位于控制栅133上的氧化层134，覆盖浮栅131、ONO层132、控制栅133和氧化层134的侧壁的侧墙135。闪存结构130的高度为2400埃~2500埃。由于本发明实施例是对逻辑栅极的改进，因此，对闪存区110A的闪存结构130的形成方法不做赘述，均为现有技术。
接着，请参照图3，形成第一多晶硅层141覆盖闪存结构130之间露出的栅氧化层120和闪存结构130的整个表面（包括顶部和侧面），由于闪存结构130之间有空隙，因此，如果第一多晶硅层141沉积的厚度不足，可能使得位于闪存结构130之间的第一多晶硅层141内有空洞，然而如果第一多晶硅层141的厚度太厚，又会导致在逻辑区110B在刻蚀第一多晶硅层141形成逻辑栅的时候，出现刻蚀不到位的情况，因此，本发明实施例的第一多晶硅层在逻辑区上的厚度优选为1500埃~2000埃，例如，第一多晶硅层141在逻辑区110B上的厚度为大约1800埃，而在闪存结构130的上方距离栅氧化层120的高度为2450埃。并且由于闪存结构130的高度的存在，第一多晶硅层141在闪存结构130之间会形成沟壑，在闪存结构130的表面形成山峰，因此，整个形状崎岖不平，不利于研磨。
接着，请参照图4，在闪存区110A和逻辑区110B的第一多晶硅层141（整个第一多晶硅层）上形成一层氮化硅层150，厚度为600埃~800埃，例如，可以约为700埃。并且刻蚀闪存区110A的氮化硅层150以及部分逻辑区110B的上氮化硅层150露出第一多晶硅层141的表面，具体的刻蚀方法可以是，在逻辑区的氮化硅层上形成光刻胶160，使用磷酸去除光刻胶160未遮挡的闪存区110A的氮化硅层150。逻辑区110B剩余的氮化硅层150形成缓冲层170，所述缓冲层的厚度为200埃~400埃，例如，可以是300埃。
接着，请参照图5，在缓冲层170和第一多晶硅层141上形成第二多晶硅层142。在缓冲层170外的其他地方，第一多晶硅层141和第二多晶硅层142紧密结合，无缝隙。同时，在缓冲层170外其他地方的第二多晶硅层142的形状跟随第一多晶硅141的形状而定，第二多晶硅层142和第一多晶硅层141组成多晶硅层140。如果没有缓冲层170的存在，第二多晶硅层142在闪存区110A上和在逻辑区110B上的高度差较大。本发明实施例在逻辑区110B的第一多晶硅层141和第二多晶硅层142之间形成一缓冲层170，有效地降低了闪存区110A的第二多晶硅层142和逻辑区110B的第二多晶硅层142的高度差。
接着，请参照图6，研磨多晶硅层140，使得多晶硅层140的表面平整，并且研磨后的多晶硅层140露出闪存结构130的表面，也就是氧化层134的表面。并且研磨后的多晶硅层140的表面与缓冲层170的表面齐平。此步骤研磨的多晶硅层140可能包括研磨部分第二多晶硅层142和部分第一多晶硅层141。例如，闪存结构130的顶部的第一多晶硅层141和第二多晶硅层142都被刻蚀了，逻辑区110B可能就只有刻蚀了第二多晶硅层142。
接着，请参照图7至图9，去除缓冲层170，缓冲层170的材料为氮化硅，因此，去除缓冲层170可以使用磷酸去除的方法。去除缓冲层170之后，多晶硅层140形成高低两部分，在逻辑区110B的部分比在闪存区110A的部分的高度低。接着，部分（水平面上选择部分）刻蚀逻辑区110B的多晶硅层140，以形成逻辑栅180。逻辑栅的高度为1500埃~2000埃。具体的刻蚀方法为：在闪存区110A的闪存结构130的上方的多晶硅层140上涂覆光刻胶160，此处的光刻胶160只覆盖闪存结构130上的多晶硅层140。在逻辑区110B的多晶硅层140上涂覆光刻胶160，此处的光刻胶160的尺寸根据逻辑栅的尺寸而定。接着，使用干法刻蚀光刻胶未遮挡的多晶硅层140。刻蚀完成后，闪存区110A的剩余的多晶硅层140形成字线多晶硅190，字线多晶硅190分布在闪存结构130和闪存结构130之间以及单个闪存结构130的两侧。逻辑区110B上的剩余的多晶硅层140形成逻辑栅180。
综上，在本发明实施例提供的MCU半导体器件的形成方法中，降低了第二多晶硅层在闪存区和逻辑区的高度，即降低了多晶硅层在闪存区和逻辑区的高度，在研磨多晶硅层时，不会由于高度差多大，而损坏闪存区的闪存结构。进一步的，多晶硅层不会存在空洞，提高了MCU半导体器件的质量。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种MCU半导体器件的形成方法，其特征在于，包括：
提供衬底，在所述衬底上形成栅氧化层，所述衬底包括逻辑区和闪存区；
在所述闪存区的栅氧化层上形成多个间隔的闪存结构，多个所述闪存结构之间露出所述栅氧化层；
形成第一多晶硅层,所述第一多晶硅层覆盖所述闪存结构和所述闪存结构之间露出的栅氧化层；
在所述逻辑区的第一多晶硅层上形成缓冲层；
在所述缓冲层上和所述第一多晶硅层上形成第二多晶硅层，所述第一多晶硅层和所述第二多晶硅层组成多晶硅层；
平坦化处理所述多晶硅层，平坦化处理后的所述多晶硅层暴露出所述闪存结构的顶部，并且，和所述缓冲层的上表面齐平；
去除所述缓冲层；
部分刻蚀所述逻辑区的多晶硅层并停止在所述栅氧化层的表面，以形成逻辑栅，部分刻蚀所述闪存区的多晶硅层并停止在所述栅氧化层的表面，以形成字线多晶硅。
2.如权利要求1所述的MCU半导体器件的形成方法，其特征在于，所述闪存结构包括：位于闪存区的栅氧化层上的浮栅，位于浮栅上的ONO层，位于ONO层上的控制栅，位于控制栅上的氧化层，覆盖浮栅、ONO层、控制栅和氧化物层的侧壁的侧墙。
3.如权利要求2所述的MCU半导体器件的形成方法，其特征在于，所述闪存结构的高度为2400埃~2500埃。
4.如权利要求1所述的MCU半导体器件的形成方法，其特征在于，所述缓冲层的材料为氮化硅。
5.如权利要求4所述的MCU半导体器件的形成方法，其特征在于，形成所述缓冲层的方法包括：
在所述第一多晶硅层上形成氮化硅层；
在逻辑区的氮化硅层上形成光刻胶；
以光刻胶为掩模刻蚀闪存区的氮化硅层。
6.如权利要求1所述的MCU半导体器件的形成方法，其特征在于，所述逻辑栅的高度为1500埃~2000埃。
7.如权利要求1所述的MCU半导体器件的形成方法，其特征在于，所述第一多晶硅层在逻辑区上的厚度为1500埃~2000埃。
8.如权利要求1所述的MCU半导体器件的形成方法，其特征在于，所述第二多晶硅层在逻辑区上的厚度为1100埃~1300埃。
9.如权利要求5所述的MCU半导体器件的形成方法，其特征在于，所述氮化硅层的厚度为600埃~800埃。
10.如权利要求1所述的MCU半导体器件的形成方法，其特征在于，所述缓冲层的厚度为200埃~400埃。
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