CN103295967B - 嵌入逻辑电路的分离栅极式快闪存储器的制作方法 - Google Patents

Abstract

本发明提供了一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，利用此方法可将分离栅极式快闪存储器嵌入到高压电路与逻辑电路的外围电路中，可以在一块芯片上同时制作分离栅极式快闪存储器、高压电路、逻辑电路。在形成存储器的包括浮栅氧化层、浮置栅极、栅间介质层、控制栅极、硬掩膜层的堆叠结构之后，只需沉积两次多晶硅层、进行一次光刻胶层的图形化处理即可定义存储器字线栅极、擦除栅极的厚度，与现有技术中沉积三次多晶硅层、进行两次光刻胶层的图形化处理相比，本发明中的方法大大简化了制造工艺。另外，本发明中高压晶体管的栅介质层形成在存储器的堆叠结构之前，因此可利用热氧化生长法形成高质量的栅介质层。

Description

嵌入逻辑电路的分离栅极式快闪存储器的制作方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法。

背景技术

随机存储器，例如DRAM与SRAM在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅(float gate)概念的闪存由于其具有更小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。非易失性存储器主要包括两种基本结构：堆叠栅极(stack gate)结构和分离栅极式(split gate)结构。堆叠栅极式存储器包括依次形成于衬底上的浮栅氧化层、存储电子的浮置栅极、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层结构和控制电子存储和释放的控制栅极。分离栅极式存储器也包括依次形成于衬底上的浮栅氧化层、存储电子的浮置栅极、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层结构和控制电子存储和释放的控制栅极，但与堆叠栅极式存储器不同的是，分离栅极式存储器还在堆叠栅极结构的一侧设有擦除栅极(erase gate)。在存储和擦写性能上，分离栅极式存储器避免了堆叠栅极式存储器的过度擦写问题。

通常，分离栅极式快闪存储器的周围会设置外围电路(Periphery Circuit)，所述外围电路包括高压电路与逻辑电路。如果将分离栅极式快闪存储器、高压电路、逻辑电路都做在单独的集成芯片上，则整个存储器的运行速度会受到快闪存储器和外围电路间的信号传输带宽限制。在嵌入逻辑电路的分离栅极式快闪存储器技术逐渐成熟、存储速度不断加快、成本逐渐下降的发展过程中，人们开始对其制作方法提出了新的要求。

所述新的要求包括：需要提供一种新的嵌入逻辑电路的分离栅极式快闪存储器的制作方法，以在同一芯片上同时制作存储器、高压电路、逻辑电路，使得分离栅极式快闪存储器、高压电路、逻辑电路的密度增大，集成化程度高，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本。

发明内容

为解决上述问题，本公司内部已有员工提出了一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法(该技术目前属于内部保密阶段)，该制作方法包括如下步骤：

如图1所示，提供半导体衬底1，半导体衬底1包括三个区域：用于形成分离栅极式快闪存储器的第一区域I、用于形成高压电路的第二区域II、用于形成逻辑电路的第三区域III，在半导体衬底上依次形成浮栅氧化层2、用于形成浮置栅极的多晶硅层3、栅间介质层4、用于形成控制栅极的多晶硅层5、硬掩膜层6。

如图2所示，依次去除第一区域I上的部分硬掩膜层6、用于形成控制栅极的多晶硅层5、栅间介质层4、用于形成浮置栅极的多晶硅层3、浮栅氧化层2，及第二区域II、第三区域III上的硬掩膜层6、用于形成控制栅极的多晶硅层5、栅间介质层4、用于形成控制栅极的多晶硅层3、浮栅氧化层2，以在第一区域I上形成一对由下至上依次包括浮栅氧化层2、浮置栅极3、栅间介质层4、控制栅极5、硬掩膜层6的堆叠结构。然后，在堆叠结构的两侧形成侧墙7。形成侧墙7之后，在半导体衬底1表面形成栅氧化层14，去除第二区域II上的栅氧化层14，再在半导体衬底表面形成高压晶体管的栅介质层8。栅介质层8的形成方法有多种，如热氧化生长法、化学气相沉积法等等。虽然上述两种方法均能形成高压晶体管的栅介质层，但两种方法形成的栅介质层的质量却不同，利用热氧化生长法形成的栅介质层的质量优于利用化学气相沉积法形成的栅介质层的质量。在形成高压晶体管的栅介质层8之前，半导体衬底1上已经形成有用于形成存储器的堆叠结构，为了避免在利用热氧化生长法形成栅介质层的过程中会产生smiling效应，致使已经形成的存储器的堆叠结构发生变形，以致影响存储器的性能，常常会利用化学气相沉积法形成第二区域II上的栅介质层8，但这会导致高压晶体管栅介质层的质量不佳。

如图3所示，在半导体衬底1上形成第一多晶硅层9，然后在第一多晶硅层9上形成第一氧化层10。在第一氧化层10上形成光刻胶层(未图示)，对光刻胶层进行曝光、显影以形成图形化光刻胶(第一次光刻胶层图形化处理)，去除未被光刻胶层覆盖的第一氧化层(即第一区域I、第二区域II上的第一氧化层)，则可在第三区域III的第一多晶硅层9上形成第一氧化层10。

如图4所示，在半导体衬底1上形成第二多晶硅层11，然后在第二多晶硅层11上形成第二氧化层12。在第二氧化层12上形成光刻胶层(未图示)，对光刻胶层进行曝光、显影以形成图形化光刻胶(第二次光刻胶层图形化处理)，去除未被光刻胶层覆盖的第二氧化层(即第一区域I、第三区域III上的第二氧化层)，则可在第二区域II的第二多晶硅层11上形成第二氧化层12。

如图5所示，在半导体衬底1上形成第三多晶硅层13。

如图6所示，对半导体衬底1进行化学机械抛光(CMP)处理，以形成存储器的字线栅极、擦除栅极。

由上述可知，上述的嵌入逻辑电路的分离栅极式快闪存储器的制作方法在形成存储器的堆叠结构之后，需沉积三次多晶硅层、进行两次光刻胶层的图形化处理才能定义存储器字线栅极、擦除栅极的厚度，不仅使得存储器的制作工艺颇为繁琐、加长存储器的制作周期，而且会使制作成本增加。另外，高压晶体管的栅介质层形成在存储器堆叠结构之后，为了避免利用热氧化生长法形成高压晶体管栅介质层的过程中会对存储器造成损伤，只能利用化学气相沉积法形成高压晶体管栅介质层，造成栅介质层的质量不佳。

为解决上述不足，本发明提供了一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，所述方法包括：

提供半导体衬底，所述半导体衬底包括三个区域：用于形成分离栅极式快闪存储器的第一区域、用于形成高压电路的第二区域、用于形成逻辑电路的第三区域；

在所述第一区域上形成一对彼此之间存在间距的由下至上依次包括浮栅氧化层、浮置栅极、栅间介质层、控制栅极、硬掩膜层的堆叠结构，同时，在第二区域上形成厚度与所述控制栅极厚度相等的多晶硅层；

在形成有所述堆叠结构的半导体衬底上形成第一多晶硅层，然后，在半导体衬底第二区域、第三区域上形成缓冲氧化层，使第二区域上缓冲氧化层的表面不高于第一区域上堆叠结构的表面，接着在半导体衬底上形成第二多晶硅层，对形成有第二多晶硅层的半导体衬底进行平坦化处理，直至露出所述堆叠结构。

可选地，在半导体衬底第二区域、第三区域上形成缓冲氧化层之后，第二区域上缓冲氧化层的表面低于第一区域上堆叠结构的表面，对半导体衬底进行所述平坦化处理之后再进行回刻，直至露出所述缓冲氧化层。

可选地，在半导体衬底第二区域、第三区域上形成缓冲氧化层之后，第二区域上缓冲氧化层的表面比第一区域上堆叠结构的表面低

可选地，在第一区域上形成一对彼此之间存在间距的堆叠结构，同时在第二区域上形成厚度与所述控制栅极厚度相等的多晶硅层的步骤包括：

在半导体衬底上依次形成浮栅氧化层、用于形成浮置栅极的多晶硅层、栅间介质层，去除所述第二区域上的栅间介质层、用于形成浮置栅极的多晶硅层、浮栅氧化层；

在所述半导体衬底的第二区域上形成高压晶体管的栅介质层；

在形成有所述栅介质层的半导体衬底上形成用于形成控制栅极的多晶硅层、硬掩膜层，然后在所述硬掩膜层上形成图形化光刻胶层，以所述光刻胶层为掩模、利用干法刻蚀去除第一区域上未被光刻胶层覆盖的硬掩膜层、用于形成控制栅极的多晶硅层、栅间介质层、用于形成浮置栅极的多晶硅层、浮栅氧化层及第三区域上的硬掩膜层、用于形成控制栅极的多晶硅层、栅间介质层、用于形成浮置栅极的多晶硅层、浮栅氧化层，以在第一区域上形成一对彼此之间存在间距的由下至上依次包括浮栅氧化层、浮置栅极、栅间介质层、控制栅极、硬掩膜层的堆叠结构；

在所述堆叠结构的两侧形成侧墙；

去除所述第二区域上的硬掩膜层，以在第二区域上形成厚度与所述控制栅极厚度相等的多晶硅层。

可选地，所述高压晶体管的栅介质层由热氧化生长法形成。

可选地，所述浮栅氧化层由热氧化生长法形成。

可选地，所述栅间介质层为ONO叠层。

与现有技术相比，本发明具有以下优点：

本发明提供的嵌入逻辑电路的分离栅极式快闪存储器的制作方法，将分离栅极式快闪存储器嵌入到高压电路与逻辑电路的外围电路中，可以在一块芯片上同时制作分离栅极式快闪存储器、高压电路、逻辑电路。在形成存储器的包括浮置栅极、栅间介质层、控制栅极、硬掩膜层的堆叠结构之后，只需沉积两次多晶硅层、进行光刻胶层的图形化处理即可定义存储器字线栅极、擦除栅极的厚度，与现有技术中沉积三次多晶硅层、进行两次光刻胶层的图形化处理相比，本发明中的方法大大简化了制造工艺。

另外，本发明中高压晶体管的栅介质层形成在存储器的堆叠结构之前，因此可利用热氧化生长法形成高质量的栅介质层。

附图说明

图1至图6是一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法示意图。

图7是本发明嵌入逻辑电路的分离栅极式快闪存储器的制作方法的实施例中存储器的制作流程图。

图8至图19是在图7所示制作过程中嵌入逻辑电路的分离栅极式快闪存储器的结构示意图。

具体实施方式

下面结合附图，通过具体实施例，对本发明的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。根据这些实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。

图7是本发明嵌入逻辑电路的分离栅极式快闪存储器的制作方法的实施例中存储器的制作流程图，图8至图19是在图7所示制作过程中嵌入逻辑电路的分离栅极式快闪存储器的结构示意图。下面将图8至图19与图7结合起来对本发明的制作方法进行详细说明。

首先执行步骤S1：提供半导体衬底，其包括三个区域：第一区域、第二区域、第三区域。

如图8所示，提供半导体衬底20，其包括用于形成存储器的第一区域I、用于形成高压电路的第二区域II、用于逻辑电路的第三区域III。需要说明的是，高压电路所在的第二区域II与逻辑电路所在的第三区域III在真实布局里都属于外围电路(Periphery Circuit)区，因此，高压电路与逻辑电路位置关系不受本实施例所提供的附图的限制。半导体衬底可以为本领域技术人员所熟知的各种半导体衬底材料。

接着执行步骤S2：在半导体衬底上形成浮栅氧化层。

如图9所示，在半导体衬底20上形成浮栅氧化层21。浮栅氧化层21的材质可为氧化硅等常见的介电材料。在本发明的优选实施例中，浮栅氧化层21利用热氧化生长法形成。

接着执行步骤S3：在第一区域上形成一对彼此之间存在间距的由下至上依次包括浮栅氧化层、浮置栅极、栅间介质层、控制栅极、硬掩膜层的堆叠结构，同时，在第二区域上形成厚度与控制栅极厚度相等的多晶硅层。

如图10所示，在半导体衬底20上依次形成用于形成浮置栅极的多晶硅层22、栅间介质层23。栅间介质层23可以是ONO叠层，所谓ONO叠层是指一种包括氧化物-氮化物-氧化物的三明治结构。去除半导体衬底20第二区域II上的栅间介质层23、用于形成浮置栅极的多晶硅层22、浮栅氧化层21，保留第一区域I及第三区域III上的栅间介质层23、用于形成浮置栅极的多晶硅层22、浮栅氧化层21。

如图11所示，在半导体衬底第二区域II的表面形成高压晶体管的栅介质层24。高压晶体管栅介质层24的形成方法有多种，如热氧化生长法、化学气相沉积法、原子层沉积法等常见的栅介质层形成工艺。虽然高压晶体管栅介质层的形成方法有多种，但采用不同的制作工艺会导致栅介质层的质量不同。本发明优选热氧化生长法，利用此方法能形成质量更佳的高压晶体管栅介质层。与前面所述的嵌入逻辑电路的分离栅极式快闪存储器的制作方法不同的是，本发明中高压晶体管栅介质层是形成在存储器的堆叠结构之后，因此不用考虑热氧化生长法会使存储器堆叠结构产生变形以致影响存储器的性能。在本实施例中，高压晶体管栅介质层24的厚度可为

如图12所示，在半导体衬底20上形成用于形成控制栅极的多晶硅层25、硬掩膜层26，即，第一区域I及第三区域III的栅间介质层23均被多晶硅层25、硬掩膜层26覆盖，第二区域II的栅介质层24被多晶硅层25、硬掩膜层26覆盖。在本实施例中，用于形成控制栅极的多晶硅层25的厚度为硬掩膜层26的材质可为氮化硅、氮氧化硅等常见的掩膜材料。

如图13所示，去除第一区域I上的部分硬掩膜层26、用于形成控制栅极的多晶硅层25、栅间介质层23、用于形成浮置栅极的多晶硅层22、浮栅氧化层21及第三区域III上的整个硬掩膜层26、用于形成控制栅极的多晶硅层25、栅间介质层23、用于形成浮置栅极的多晶硅层22、浮栅氧化层21，以在第一区域I上形成一对彼此之间存在间距的由下至上(沿半导体衬底至硬掩膜层的方向)依次包括浮栅氧化层21、浮置栅极22、栅间介质层23、控制栅极25、硬掩膜层26的堆叠结构27(见图14)，第二区域II上的硬掩膜层26、用于形成控制栅极的多晶硅层25还保留。浮置栅极22用于存储电荷，控制栅极25用于控制电子存储和释放。硬掩膜层26、用于形成控制栅极的多晶硅层25、栅间介质层23、用于形成浮置栅极的多晶硅层22、浮栅氧化层21的去除方法有多种，如干法刻蚀、湿法刻蚀或两者结合等常见的半导体刻蚀方法。例如可在硬掩膜层26上形成图形化光刻胶层(未图示)，以光刻胶层为掩模、利用干法刻蚀去除第一区域I上未被光刻胶层覆盖的硬掩膜层26、用于形成控制栅极的多晶硅层25、栅间介质层23、用于形成浮置栅极的多晶硅层22、浮栅氧化层21及第三区域III上的整个硬掩膜层26、用于形成控制栅极的多晶硅层25、栅间介质层23、用于形成浮置栅极的多晶硅层22、浮栅氧化层21。

如图14所示，在堆叠结构27的两侧形成侧墙28。侧墙28的材质可为氧化硅、氮化硅、氮氧化硅等，它可采用如下方法形成：在第一区域I上沉积用于形成侧墙的材料层，第一区域I上外露的半导体衬底、堆叠结构的顶部及两侧均被材料层覆盖，然后直接对材料层进行刻蚀，半导体衬底表面及堆叠结构顶部的材料层均被去除，残留在堆叠结构两侧的材料层作为侧墙。形成侧墙之后，在半导体衬底的第一区域I及第三区域III外露的表面形成存储器及逻辑晶体管的栅氧化层202。然后，去除第二区域II多晶硅层25上的硬掩膜层26，由于第二区域II上的多晶硅层与第一区域I上的用于形成控制栅极的多晶硅层同步形成，这样即可在第二区域II上形成与控制栅极厚度相等的多晶硅层。

接着执行步骤S4：在形成有堆叠结构的半导体衬底上形成第一多晶硅层，然后，在半导体衬底第二区域、第三区域上形成缓冲氧化层，使第二区域上缓冲氧化层的表面不高于第一区域上堆叠结构的表面，接着在半导体衬底上形成第二多晶硅层，对形成有第二多晶硅层的半导体衬底进行平坦化处理，直至露出堆叠结构。

如图15所示，在半导体衬底20上形成用于形成逻辑晶体管栅极的第一多晶硅层29，第一多晶硅层29的厚度刚好为逻辑晶体管栅极所需厚度。半导体衬底20第二区域II上的多晶硅层25与第一多晶硅层29共同用于形成高压晶体管的栅极，多晶硅层25与第一多晶硅层29的厚度之和刚好为高压晶体管栅极所需厚度。在本实施例中，第一多晶硅层29的厚度为则逻辑晶体管栅极的厚度为高压晶体管栅极的厚度为(第二区域II上多晶硅层25的厚度为)。

如图16所示，在半导体衬底20上形成缓冲氧化层30，使第二区域II上缓冲氧化层30的表面不高于第一区域I上堆叠结构27的表面。然后在缓冲氧化层30上形成光刻胶层31。对光刻胶层31进行曝光、显影以形成图形化光刻胶层，使第二区域II及第三区域III上的缓冲氧化层30被光刻胶层31覆盖，去除未被光刻胶层31覆盖的缓冲氧化层30，即第一区域I上的缓冲氧化层30。

如图17所示，去除光刻胶层31，在半导体衬底20上形成第二多晶硅层32，此时，半导体衬底20的表面具有如图17所示的凹凸不平的形貌特征。

如图18所示，对形成有第二多晶硅层32的半导体衬底20进行平坦化处理，直至露出堆叠结构27。所述平坦化处理可为化学机械抛光(CMP)工艺。在所述平坦化处理的过程中，堆叠结构27中的硬掩膜层26用作抛光阻挡层，以定义存储器字线栅极、擦除栅极的厚度。若第二区域II上缓冲氧化层30的表面高于堆叠结构27的表面，则在所述平坦化处理的过程中第二区域II上的缓冲氧化层30会替代硬掩膜层26用作抛光阻挡层，这会造成这样一种后果：第一区域I上的多晶硅层还未被抛光至堆叠结构27表面，平坦化处理过程就停止了，这也就意味着平坦化处理过程中无法定义存储器字线栅极、擦除栅极的厚度。

鉴于此，较佳地，使第二区域II上缓冲氧化层30的表面与堆叠结构27的表面齐平。这样，仅通过平坦化处理即可定义存储器字线栅极、擦除栅极的厚度，且平坦化处理之后第二区域II上的缓冲氧化层30上不会残留多晶硅。但这是在理想情况下才能实现的。因此，本发明中的做法是使第二区域II上缓冲氧化层30的表面低于堆叠结构27的表面，且使第二区域II上缓冲氧化层的表面比第一区域I上堆叠结构的表面低进行所述平坦化处理之后，缓冲氧化层30上会残留多晶硅，需进一步去除。本发明中可采用回刻(etch back)的工艺去除残留的多晶硅。另外，为防止存储器的擦除栅极及字线栅极与控制栅极25之间产生电连接，经过平坦化处理后，擦除栅极、字线栅极的厚度小于堆叠结构的厚度总和。

由上述制作工艺可知，在形成存储器的包括浮栅氧化层、浮置栅极、栅间介质层、控制栅极、硬掩膜层的堆叠结构之后，只需沉积两次多晶硅层、进行一次光刻胶层的图形化处理即可定义存储器字线栅极、擦除栅极的厚度，与现有技术中沉积三次多晶硅层、进行两次光刻胶层的图形化处理相比，本发明中的方法大大简化了制造工艺。

如图19所示，去除缓冲氧化层30，然后在第一区域I、第二区域II及第三区域III的多晶硅层上形成图形化光刻胶层(未图示)，去除未被光刻胶层覆盖的多晶硅层，以形成存储器的字线栅极33及擦除栅极34、高压晶体管的栅极35、逻辑晶体管的栅极36。

综上所述，本发明具有以下优点：

本发明提供的嵌入逻辑电路的分离栅极式快闪存储器的制作方法，将分离栅极式快闪存储器嵌入到高压电路与逻辑电路的外围电路中，可以在一块芯片上同时制作分离栅极式快闪存储器、高压电路、逻辑电路。在形成存储器的包括浮栅氧化层、浮置栅极、栅间介质层、控制栅极、硬掩膜层的堆叠结构之后，只需沉积两次多晶硅层、进行一次光刻胶层的图形化处理即可定义存储器字线栅极、擦除栅极的厚度，与现有技术中沉积三次多晶硅层、进行两次光刻胶层的图形化处理相比，本发明中的方法大大简化了制造工艺。

另外，本发明中高压晶体管的栅介质层形成在存储器的堆叠结构之前，因此可利用热氧化生长法形成高质量的栅介质层。

上述通过实施例的说明，应能使本领域专业技术人员更好地理解本发明，并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是显而易见的。因此，本发明不应被理解为限制于本文所示的上述实施例，其保护范围应由所附的权利要求书来界定。

Claims (7)

1.一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，其特征在于，所述方法包括：

提供半导体衬底，所述半导体衬底包括三个区域：用于形成分离栅极式快闪存储器的第一区域、用于形成高压电路的第二区域、用于形成逻辑电路的第三区域；

在所述第一区域上形成一对彼此之间存在间距的由下至上依次包括浮栅氧化层、浮置栅极、栅间介质层、控制栅极、硬掩膜层的堆叠结构，同时，在第二区域上形成厚度与所述控制栅极厚度相等的多晶硅层；

在形成有所述堆叠结构的半导体衬底上形成第一多晶硅层，然后，在半导体衬底第二区域、第三区域上形成缓冲氧化层，使第二区域和第三区域上缓冲氧化层的表面不高于第一区域上堆叠结构的表面，接着在半导体衬底上形成第二多晶硅层，对形成有第二多晶硅层的半导体衬底进行平坦化处理，直至露出所述堆叠结构。

2.根据权利要求1所述的制作方法，其特征在于，在半导体衬底第二区域、第三区域上形成缓冲氧化层之后，第二区域上缓冲氧化层的表面低于第一区域上堆叠结构的表面，对半导体衬底进行所述平坦化处理之后再进行回刻，直至露出所述缓冲氧化层。

3.根据权利要求2所述的制作方法，其特征在于，在半导体衬底第二区域、第三区域上形成缓冲氧化层之后，第二区域上缓冲氧化层的表面比第一区域上堆叠结构的表面低

4.根据权利要求1所述的制作方法，其特征在于，在第一区域上形成一对彼此之间存在间距的堆叠结构，同时在第二区域上形成厚度与所述控制栅极厚度相等的多晶硅层的步骤包括：

在半导体衬底上依次形成浮栅氧化层、用于形成浮置栅极的多晶硅层、栅间介质层，去除所述第二区域上的栅间介质层、用于形成浮置栅极的多晶硅层、浮栅氧化层；

在所述半导体衬底的第二区域上形成高压晶体管的栅介质层；

在形成有所述栅介质层的半导体衬底上形成用于形成控制栅极的多晶硅层、硬掩膜层，然后在所述硬掩膜层上形成图形化光刻胶层，以所述光刻胶层为掩模、利用干法刻蚀去除第一区域上未被光刻胶层覆盖的硬掩膜层、用于形成控制栅极的多晶硅层、栅间介质层、用于形成浮置栅极的多晶硅层、浮栅氧化层及第三区域上的硬掩膜层、用于形成控制栅极的多晶硅层、栅间介质层、用于形成浮置栅极的多晶硅层、浮栅氧化层，以在第一区域上形成一对彼此之间存在间距的由下至上依次包括浮栅氧化层、浮置栅极、栅间介质层、控制栅极、硬掩膜层的堆叠结构；

在所述堆叠结构的两侧形成侧墙；

去除所述第二区域上的硬掩膜层，以在第二区域上形成厚度与所述控制栅极厚度相等的多晶硅层。

5.根据权利要求4所述的制作方法，其特征在于，所述高压晶体管的栅介质层由热氧化生长法形成。

6.根据权利要求1所述的制作方法，其特征在于，所述浮栅氧化层由热氧化生长法形成。

7.根据权利要求1所述的制作方法，其特征在于，所述栅间介质层为ONO叠层。