CN101099236A - 具有自对准浅沟槽隔离的电可擦除可编程只读存储器阵列 - Google Patents

具有自对准浅沟槽隔离的电可擦除可编程只读存储器阵列 Download PDF

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Abstract

本发明提供一种在单个衬底上一起制造存储器阵列和外围电路的方法，所述方法在所述衬底的所有区上形成介电层(302)、浮动栅极层(306)、层间电介质(308)和掩模层(310)。在已形成自对准浅沟槽隔离结构(STI)之后，从所述外围区去除这些层，且在所述外围区中根据这些区中电路的电压而形成具有不同厚度的电介质(640、860)。在所述存储器阵列和所述外围电路上方形成导电层(970)，以在所述存储器阵列中形成控制栅极并在所述外围区中形成栅电极。

Description

具有自对准浅沟槽隔离的电可擦除可编程只读存储器阵列
技术领域
本发明大体上涉及非易失性快闪存储器系统，且更明确地说涉及存储器系统的结构且涉及形成所述结构的工艺。
背景技术
有许多商业上成功的非易失性存储器产品目前正在使用，尤其是较小形状因数卡的形式的产品，其使用快闪EEPROM(电可擦除可编程只读存储器)元件阵列。这些卡可(例如)通过以可去除方式将卡插入到主机中的卡插槽中来与主机介接。一些市售的卡是CompactFlashTM(CF)卡、多媒体卡(MMC)、安全数字(SD)卡、智能媒体卡、人员标签(P-Tag)和存储棒卡。主机包括个人计算机、笔记本计算机、个人数字助理(PDA)、各种数据通信装置、数码相机、蜂窝式电话、便携式音频播放器、汽车音响系统和类似类型的设备。图1中展示与主机通信的存储器卡的实例。所述存储器卡包括控制器和多个存储器单元。在一些实例中，在存储器卡中仅使用一个存储器单元。所述存储器单元和控制器可形成于同一芯片上或可形成于在存储器卡中连接在一起的单独芯片上。或者，存储器系统可嵌入较大的系统(例如，个人计算机)中。
图2中展示存储器单元(例如，图1的那些)的更详细视图。其展示存储器元件阵列和外围电路。这些外围电路与存储器阵列形成于同一衬底上。使用各种类型的存储器阵列。在一种类型的结构中，NAND阵列--一系列两个以上(例如16或32个)存储器元件的串——与在个别位线之间的一个或一个以上选择晶体管以及参考电位连接在一起，以形成元件列。字线延伸经过大量这些列内的元件。在编程期间通过促使串中的剩余元件被过驱动以使得流过串的电流取决于存储在经定址元件中的电荷的电平来读取和检验列内的个别元件。NAND结构阵列及其作为存储器系统的一部分的操作的实例在第6,046,935号美国专利中陈述，所述专利以全文引用的方式并入本文中。
在另一类型的在源极与漏极扩散区之间具有“分裂沟道(split-channel)”的阵列中，元件的浮动栅极定位在沟道的一个部分上方，且字线(也称为控制栅极)定位在另一沟道部分上方以及浮动栅极上方。这有效地形成具有两个串联晶体管的元件，其中一个(存储晶体管)用浮动栅极上的电荷量与字线上的电压的组合来控制可流过其沟道部分的电流量，且另一个(选择晶体管)将字线单独用作其栅极。字线延伸过浮动栅极的行。这些元件、其在存储器系统中的使用以及其制造方法的实例在第5,070,032、5,095,344、5,315,541、5,343,063、5,661,053和6,281,075号美国专利中给出，所述专利以全文引用的方式并入本文中。
此分裂沟道快闪EEPROM元件的修改添加了定位在浮动栅极与字线之间的导流栅极(steering gate)。阵列的每一导流栅极延伸过一列浮动栅极且垂直于字线。作用是使字线免于在读取或编程选定元件时必须同时执行两种功能。这两种功能是(1)用作选择晶体管的栅极，因此需要适当的电压来接通和断开选择晶体管，和(2)通过字线与浮动栅极之间的电场(电容性)耦合将浮动栅极的电压驱动到期望的电平。通常难以用单个电压以最佳方式执行这两种功能。通过添加导流栅极，字线仅需要执行功能(1)，而添加的导流栅极执行功能(2)。例如在第5,313,421和6,222,762号美国专利中描述快闪EEPROM阵列中的导流栅极的使用，所述专利以全文引用的方式并入本文中。
在任何上述类型的存储器元件阵列中，通过从衬底向浮动栅极注射电子来编程元件的浮动栅极。这是通过在沟道区中具有适当掺杂且将适当电压施加于源极、漏极和其余栅极来完成的。
用于从浮动栅极去除电荷来擦除存储器元件的两种方法用于上述三种类型的存储器元件阵列中。一种是通过将适当电压施加到源极、漏极和其它栅极来对衬底进行擦除，其导致电子隧穿过浮动栅极与衬底之间的介电层的一部分。另一擦除技术是通过定位在浮动栅极与另一栅极之间的隧道介电层来将电子从浮动栅极传递到另一栅极。在上述第二种类型的元件中，为所述目的而提供第三擦除栅极。在上述由于使用导流栅极而已经具有三个栅极的第三种类型的元件中，将浮动栅极擦除到字线，而不必添加第四栅极。尽管此后一种技术重新添加将由字线执行的第二功能，但这些功能是在不同时间执行的，因此避免了由于所述两种功能而做出折衷的必要性。当使用任一种擦除技术时，大量存储器元件成群组地聚在一起以便在“快闪”中同时擦除。在一种方法中，所述群组包括足够的存储器元件以存储存储在磁盘扇区中的用户数据的量，即512个字节，因此增加了一些开销数据(overhead data)。在另一方法中，每一群组含有足够的元件以保持几千个字节的用户数据，等于相当于许多磁盘扇区的数据。多块擦除、缺陷管理和其它快闪EEPROM系统特征在第5,297,148号美国专利中描述，所述专利以引用的方式并入本文中。
如同在多数集成电路应用中，使实施某种集成电路功能所需的硅衬底面积缩小的压力在快闪EEPROM系统中也是存在的。总是期望增加在硅衬底的给定区域中可存储的数字数据的量，以便增加给定尺寸的存储器卡和其它类型封装的存储容量，或者既增加容量又减小尺寸。增加数据存储密度的一种方法是每个存储器元件存储一位以上的数据。这是通过将浮动栅极电荷电平电压范围窗口划分为两个以上状态来完成的。四个这种状态的使用允许每一元件存储两位数据，八个状态允许每个元件存储三位数据，以此类推。多状态快闪EEPROM结构和操作在第5,043,940和5,172,338号美国专利中描述，所述专利以引用的方式并入本文中。
在这些和其它类型的非易失性存储器中，谨慎控制在浮动栅极与通过浮动栅极的控制栅极之间的场耦合的量。耦合的量决定施加在耦合到其浮动栅极的控制栅极上的电压的百分比。耦合百分比由许多因素决定，包括浮动栅极的与控制栅极的表面重叠的表面区域的量。通常期望通过使重叠区域的量最大化来使浮动栅极与控制栅极之间的耦合百分比最大化。增加耦合面积的一种方法由Yuan等人在第5,343,063号美国专利中描述，所述专利以全文引用的方式并入本文中。所述专利中描述的方法是使浮动栅极比通常制造的更厚，以提供可与控制栅极耦合的较大垂直表面。所述专利中描述的方法是通过向浮动栅极添加垂直突出物(projection)来增加浮动栅极与控制栅极之间的耦合。
也可通过减小存储器元件和/或整个阵列的物理尺寸来实现数据密度的增加。对所有类型的电路来说，通常都会执行对集成电路尺寸的缩减，因为处理技术随时间而改进，以允许实施更小的形体尺寸。但给定的电路布局以此方式可缩减多少通常存在限制，因为关于其可缩减多少常存在至少一个受限制的特征，因此限制了整个布局可缩减的量。当这种情况发生时，设计者将转向新的或不同的电路布局或结构，其经实施以便减少执行其功能所需的硅面积的量。上述快闪EEPROM集成电路系统的缩减可达到类似的限制。
形成较小元件的一种方式是使用自对准浅沟槽隔离(STI)技术。其使用STI结构以隔离浮动栅极元件的相邻串。根据此技术，首先形成隧道介电层和浮动栅极多晶硅层。其次，通过蚀刻所述层和下伏衬底以形成沟槽而形成STI结构。STI结构之间的层的部分由STI结构界定，且因此与STI结构自对准。通常，STI结构具有与通过所用处理技术可产生的最小形体尺寸相等的宽度。STI区之间的层的部分也可具有等于最小形体尺寸的宽度。这些条带在后面的步骤中进一步形成到个别浮动栅极中。
半导体装置的栅极电介质对装置的功能是重要的。栅极介电层使栅极与晶体管的沟道区分离。在将数据存储在浮动栅极中的存储器阵列中，浮动栅极通过栅极电介质而与下伏衬底分离。二氧化硅(SiO2或“氧化物”)是用于栅极介电层的常规材料。可使用包括氧化物-氮化物-氧化物(ONO)堆叠的其它栅极电介质结构。在一些配置中，电子可隧穿过此栅极电介质以对浮动栅极充电，且因此栅极电介质充当隧道氧化物。快闪存储器阵列中的其它装置(例如NAND阵列中的选择晶体管)可具有使未浮动的栅极与衬底分离的栅极电介质。装置中的栅极介电层根据将在电介质上施加的电压而通常在厚度上受限制。通常期望具有较薄的栅极介电层以改进装置性能。然而，如果栅极介电层太薄，那么当在其上施加高电压时其可能损坏。因此，将栅极介电层设计成具有足以承受期望耐受的最高电压的厚度。
存储器元件阵列可与其它电路形成于同一硅衬底上以形成存储器系统。举例来说，外围电路可与存储器阵列形成于同一芯片上以形成如图2所示的存储器单元。外围电路可包括电荷泵、读出放大器、输入/输出电路、行解码电路、时钟电路、寄存器和逻辑电路。一些组件可比其它组件处理更高的电压。举例来说，电荷泵可产生20伏的电压，而逻辑电路仅可应对1.5伏的电压。因此，在这些组件中装置所需的栅极电介质厚度可能不同。电荷泵可能需要比逻辑电路厚得多的栅极介电层。因此，在形成于半导体衬底上的存储器系统的一些实例中，可能期望在衬底的不同区域上形成具有不同厚度的氧化层。可将电路划分为高压、中压和低压电路。在NAND系统中，操作可包括读取、编程和擦除。读取操作可使用小于5伏来执行，且可由低压或中压电路来管理。编程操作可使用约20伏用于编程(使用高压电路)和约7伏用于抑制(使用中压电路)。擦除操作可使用约20伏(使用高压电路)。在外围电路中，期望使用薄的栅极氧化物，对逻辑操作来说尤其如此。图2展示包括外围电路的低压区，所述外围电路包括逻辑和输入/输出(I/O)电路。中压区包括读取泵(用于产生供读取用的电压的电荷泵)。高压区包括在编程期间使用的两个电荷泵。另外，可将存储器元件阵列处理为单独区。邻近于存储器元件阵列的是行解码器和读出放大器(S/A)电路。行解码器通常处于高压区中，而读出放大器可处于低压区中。
使浮动栅极与下伏衬底分离的隧道氧化层通常是存储器阵列的极其敏感的部分。此层中的缺陷可能导致元件可靠性问题，例如耐受性问题或数据保存问题。在形成隧道氧化层之后，优选保护所述层不在后续层形成期间受到损坏。这可包括防止对隧道氧化层造成化学或物理损坏的保护。
因此，需要一种工艺，其提供用于形成于衬底上的存储器阵列的自对准STI工艺的优点。且还需要一种工艺，其提供用于衬底上不同装置的具有多种厚度的介电层，并保护所述存储器阵列介电层不受后续工艺步骤的损坏。
发明内容
在衬底的不同区上根据每一区中期望的质量而形成不同的栅极介电层。可根据特定区中使用的电压而形成具有不同厚度的栅极介电层。可在衬底表面上形成用于存储器阵列区的栅极氧化物的第一介电层，随后是浮动栅极层、ONO层和掩模层。这些层在没有进行图案化的情况下形成，使得其在衬底的所有区上都是相同的。可根据常规技术形成所述层。接着，在衬底中形成浅沟槽隔离(STI)结构。在所有区中通过图案化掩模层并使用其作为蚀刻掩模来在衬底和覆盖衬底的层中蚀刻沟槽来形成STI结构。STI结构的形成使浮动栅极层的部分分离，并提供与STI结构自对准的浮动栅极。接着，在高压和低压区中去除掩模层、ONO层、浮动栅极层和第一介电层，并在衬底上在这些区中生成第二介电层。第二介电层通常比用于存储器阵列区的第一介电层更厚，且可用于相对高压的装置。接着在低压区中去除第二介电层并在此区中形成第三介电层。第三介电层通常比用于存储器阵列栅极氧化物的第一介电层薄。第三介电层适用于低压或逻辑装置。接着，形成导电层以充当阵列区中的控制栅极以及为高压和低压区中的装置提供栅电极。所述导电层可由掺杂的多晶硅形成。金属硅化物也可形成所述导电层的部分。
附图说明
图1展示现有技术的存储器卡。
图2展示衬底上的存储器单元的更详细视图，包括衬底上的不同区。
图3展示具有阵列区、高压区和低压区的衬底，其中第一介电层、浮动栅极层和ONO层在所有区上延伸。
图4展示在高压、低压和阵列区中形成STI结构之后图3的衬底。
图5展示具有覆盖阵列区的光致抗蚀剂的图4的衬底。
图6展示在高压和低压区中去除浮动栅极层和第一氧化物层以及随后在这些区中形成第二介电层之后图5的衬底。
图7展示在低压区中去除第二介电层之后的具有覆盖阵列区和高压区的光致抗蚀剂膜的图6的衬底。
图8展示在低压区中生成第三介电层之后图7的衬底。
图9展示形成在阵列区、高压区和低压区上延伸的导电层之后图8的衬底。
具体实施方式
图3-9展示根据本发明实例的存储器阵列和外围电路的形成。直到图3所示点的工艺可通过常规的用于形成自对准存储器阵列的方法来完成。在2003年3月12日申请的题为“Self Aligned Non-Volatile Memory Cells and Processes for Fabrication”的第10/799,060号美国专利申请案、2002年6月19日申请的题为“Deep wordline trench toshield cross coupling between adjacent cells for scaled NAND”的第2003/0235078A1号美国专利公开案、2003年1月28日申请的第2004/0012998A1号美国专利公开案和与本申请案在相同日期申请的代理人案号为SNDK.355US0的题为“Multi-Thickness Dielectricfor Semiconductor Memory”的美国专利申请案中提供此类方法的实例，以上专利申请案以全文引用的方式并入本文中。典型的步骤顺序是沉积栅极氧化物层、浮动栅极层和随后形成浅沟槽隔离(STI)结构。
图3展示具有介电层302的衬底300，介电层302覆盖衬底300的上部表面304。介电层302可为通过表面304的氧化而形成的二氧化硅(氧化物)层。通常使用薄氧化物层。举例来说，氧化物层可为83埃厚。此氧化物可在形成之后经氮化和退火以改进氧化物的电特性。在介电层302上方的是浮动栅极层306。在此实例中，浮动栅极层306由称为FG的两个单独层306a和306b构成，所述单独层彼此接触以形成单个导电层306。在其它实例中，浮动栅极层可在单个步骤中形成，或可包含两个以上层。浮动栅极层306可由多晶硅形成。多晶硅可用例如磷的掺杂剂掺杂以提供期望的电特性。在浮动栅极层上方的是层间介电层308(多晶硅层间电介质或IPD)，例如氧化物-氮化物-氧化物(ONO层)、Al2O3或HfAlO或任何其它介电材料。这些层通常很薄，典型厚度为约40A到200A。在此IPD层上方的是掩模层310。在此实例中，掩模层310由氮化硅(SiN)形成。介电层302、浮动栅极层306、层间介电层308和掩模层310每一者均在三个区——阵列区、高压区和低压区上延伸。直到此时，每一区的处理均可相同。因此，直到此时的工艺不需要对特定区进行任何掩蔽。
图4展示在每一区中形成STI结构420a-420e之后图3的衬底300。STI结构420a-420e隔离存储器阵列区中的相邻浮动栅极部分422a-422c。STI结构420a-420e可由常规方法通过将掩模层310图案化到部分532a-532e中并使用所得的经图案化的层作为蚀刻掩模来蚀刻STI沟槽而形成。接着用二氧化硅填充STI沟槽。因为浮动栅极部分422a-422e通过形成STI沟槽的同一蚀刻步骤分离，所以将这些元件视为自对准的。也就是说，没有任何使浮动栅极部分422a-422e相对于STI结构420a-420e而定位所需的单独对准。STI氧化物可通过化学气相沉积(CVD)工艺形成，所述工艺填充在衬底中和在浮动栅极层中形成的沟槽。接着可通过化学机械抛光(CMP)去除过量二氧化硅。在CMP步骤之后，可对STI结构420a-420e进行回蚀以提供所示的型面(profile)，所示型面中氮化硅部分532a-532e在STI结构420a-420e上方延伸。
图5展示具有覆盖存储器阵列区的光致抗蚀剂层530的图4的衬底。高压和低压区此时保持未被覆盖。此光致抗蚀剂层可通过将光致抗蚀剂旋涂在整个衬底上，接着根据图案暴露所述层以使得当对光致抗蚀剂显影时仅去除所述层在高压和低压区上方的部分来形成。存储器阵列区中的光致抗蚀剂层530此时与氮化硅掩模层310的部分532a-532c接触，但没有与层间介电层或浮动栅极层接触。因此，掩模层部分532a-532e保护下伏层免于与光致抗蚀剂层530接触，这可能留下残余物或者导致对其所接触的层的污染。
图6展示在去除高压和低压区中的掩模层部分532d-532e、IPD层部分424d-424e、浮动栅极层部分422d-422e和介电层部分之后图5的衬底300。可通过反应离子蚀刻(RIE)蚀刻掩模层部分532d-532e、层间电介质部分424d-424e和浮动栅极层部分422d-422e并接着使用氢氟酸浸泡(HF浸泡)去除介电层302的部分来去除这些层。光致抗蚀剂层530保护阵列区中的这些层以使其在该处保持完整。在高压和低压区中去除所述层之后去除光致抗蚀剂层530。在去除光致抗蚀剂层530之后，在衬底的暴露区域中形成第二介电层640(高压氧化物，或HVOX)。此时暴露的区域处于高压和低压区中。第二介电层640可(例如)通过炉氧化而生成于衬底300上。第二介电层640可为比第一介电层302厚的层。在此情况下，第二介电层640约370埃厚。
图7展示图6的衬底，其具有处于适当位置的覆盖存储器阵列区和高压区但保留低压区敞开的第二光致抗蚀剂层750。第二光致抗蚀剂层750用于在低压区中去除第二介电层640期间掩蔽存储器阵列区和高压区。可使用例如HF浸泡等常规方法从低压区去除第二介电层640。因此，此时在低压区中暴露衬底表面304。
图8展示在低压区中去除光致抗蚀剂层750和随后形成第三介电层860之后图7的衬底。第三介电层860可为通过低压区中衬底表面304的氧化而形成的氧化物层。对于低压区，薄介电层通常是优选的。在此实例中，第三介电层860约为40埃厚。此薄电介质适用于不需要高压的逻辑装置。在此氧化步骤期间暴露高压区中的氧化物(第二介电层640)，使得在此区中也发生氧化，从而使第二氧化物层640生长到约400埃的厚度。
图9展示在从存储器阵列区去除掩模层部分532a-532c和随后沉积控制栅极层970之后图8的衬底300。可使用热磷酸(H3PO4)去除氮化硅掩模层部分532a-532c。此蚀刻暴露IPD层的上部表面。在去除氮化硅层部分532a-532e之后，可沉积控制栅极层970。在此实例中，控制栅极层由多晶硅和硅化钨(WSix)形成。也可使用任何其它硅化物材料代替硅化钨。控制栅极层970在存储器阵列区、高压区和低压区上延伸。在存储器阵列区中，控制栅极层970形成沿着存储器阵列的行延伸的控制栅极。在高压和低压区中，控制栅极层形成在这些区中形成的装置的栅电极。因此，单个层可用于衬底的不同部分上的不同功能。
在此处所示的步骤之后，执行额外的步骤以产生最终的存储器阵列。额外的步骤可包括图案化控制栅极层以形成单独的控制栅极、一个或一个以上植入步骤和添加钝化层。
尽管上文是特定实施例的完全描述，但可使用各种修改、替代构造和等效物。因此，以上描述和说明不应视为对本发明的范围进行限制，本发明的范围由权利要求书界定。

Claims (13)

1.一种在衬底上形成非易失性存储器阵列、高压电路和逻辑电路的方法，所述阵列覆盖所述衬底的第一区，所述高压电路覆盖所述衬底的第二区且所述逻辑电路覆盖所述衬底的第三区，所述方法包含：
形成在所述第一、第二和第三区上延伸的第一介电层；
形成在所述第一、第二和第三区上的所述第一介电层上方延伸的浮动栅极多晶硅层；
形成直接在越过所述第一、第二和第三区的所述浮动栅极多晶硅层上方延伸的层间介电层；
形成在越过所述第一、第二和第三区上的所述层间介电层上方延伸的掩模层；
随后形成多个浅沟槽隔离结构，所述浅沟槽隔离结构延伸进入所述衬底中，且使所述浮动栅极多晶硅层的部分分离；和
随后去除所述多晶硅层和掩模层的覆盖所述表面的所述第二和第三区的部分，而不去除所述多晶硅层和掩模层的覆盖所述第一区的部分。
2.根据权利要求1所述的方法，其进一步包含随后形成覆盖所述表面的所述第二和第三区的第二介电层。
3.根据权利要求2所述的方法，其进一步包含去除覆盖所述第三区的所述第二介电层，并形成覆盖所述第三区的第三介电层。
4.根据权利要求3所述的方法，其进一步包含从所述第一区去除掩模层部分，并随后在所述第一区上方形成控制栅极多晶硅层和控制栅极硅化钨层。
5.根据权利要求1所述的方法，其中所述层间介电层是氧化物-氮化物-氧化物(ONO)层。
6.根据权利要求1所述的方法，其进一步包含在所述衬底的相邻区之间的界面处形成浅沟槽隔离结构。
7.一种在衬底的阵列区中形成非易失性存储器阵列以及形成在衬底表面的高压区和低压区上方延伸的外围电路的方法，所述非易失性存储器具有与浅沟槽隔离部分自对准的浮动栅极，所述方法包含：
形成在所述阵列区、高压区和低压区上方延伸的具有第一厚度的浮动栅极介电层；
形成直接在所述阵列区、高压区和低压区中的所述浮动栅极介电层上方延伸的一个或一个以上浮动栅极材料层；
形成直接在所述阵列区、高压区和低压区中的所述一个或一个以上浮动栅极材料层上方延伸的层间介电层；
形成在所述阵列区、高压区和低压区中的所述层间介电层上方延伸的经图案化的蚀刻掩模材料层；
随后以所述蚀刻掩模材料界定的图案在所述衬底表面中形成浅沟槽隔离结构，从而划分所述一个或一个以上浮动栅极层并沿着第一方向界定浮动栅极的范围；
随后去除所述浮动栅极介电层、所述一个或一个以上浮动栅极材料层、所述层间介电层和所述蚀刻掩模材料层的在所述高压区和低压区上方延伸的部分；
随后在所述低压区上方形成具有第二厚度的低压介电层，并在所述高压区上方形成具有第三厚度的高压介电层；和
随后形成直接覆盖所述阵列区中的所述层间电介质、直接覆盖所述低压区中的所述低压介电层和直接覆盖所述高压区中的所述高压介电层的控制栅极层。
8.根据权利要求7所述的方法，其中所述蚀刻掩模材料是氮化硅，且所述层间介电层包含二氧化硅-氮化硅-二氧化硅。
9.根据权利要求7所述的方法，其中所述控制栅极层由多晶硅和硅化钨构成。
10.根据权利要求7所述的方法，其中所述一个或一个以上浮动栅极材料层由两个单独沉积的多晶硅层构成。
11.根据权利要求7所述的方法，其中所述蚀刻掩模材料层由氮化硅形成。
12.根据权利要求7所述的方法，其中所述第一厚度约为83埃，所述第二厚度约为40埃且所述第三厚度约为400埃。
13.一种在硅芯片上的存储器系统，其包含：
衬底上的存储器元件阵列，存储器元件沿第一方向布置成行且沿第二方向布置成列，存储器元件具有通过具有第一厚度的第一介电层与所述衬底分离的浮动栅极，沿着行的相邻浮动栅极由浅沟槽隔离结构分离，浮动栅极在所述第一方向上由所述浅沟槽隔离结构限制，以使得浮动栅极不与浅沟槽隔离结构重叠；
高压外围电路，其具有浅沟槽隔离结构和包括具有第二厚度的第二介电层的装置；
低压外围电路，其具有浅沟槽隔离结构和包括具有第三厚度的第三介电层的装置；
导电层，其在所述阵列、高压外围电路和低压外围电路上延伸，所述导电层通过层间电介质与所述浮动栅极分离、通过所述第二介电层与所述高压外围电路的所述衬底分离且通过所述第三介电层与所述低压外围电路的所述衬底分离。
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