KR20220037282A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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KR20220037282A
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transistor
peripheral circuit
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channel transistor
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KR1020200120039A
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이용규
김영목
전창민
정용상
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삼성전자주식회사
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Abstract

반도체 장치는 셀 기판, 상기 셀 기판 상에서 수직 방향으로 서로 오버랩되어 있는 복수의 워드 라인과 상기 복수의 워드 라인 상에 형성된 복수의 비트 라인을 포함하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이 상에 배치된 제1 본딩 메탈 패드를 포함하는 셀 영역과, 상기 셀 영역과 상기 수직 방향으로 오버랩되어 있고, 주변회로 기판, 상기 주변 회로 기판 상에 형성된 복수의 회로, 및 상기 제1 본딩 메탈 패드에 본딩되어 있는 제2 본딩 메탈 패드를 포함하는 주변 회로 영역을 포함하고, 상기 복수의 회로는 상기 주변회로 기판의 상면을 따라 채널이 형성되도록 구성된 복수의 플래너 채널 트랜지스터와, 상기 주변회로 기판에 형성된 리세스 트렌치의 표면을 따라 채널이 형성되도록 구성된 적어도 하나의 리세스 채널 트랜지스터를 포함한다.

Description

반도체 장치 및 이를 포함하는 전자 시스템 {Semiconductor device and electronic system}
본 발명의 기술적 사상은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것으로, 특히 불휘발성 수직형 메모리 소자를 구비한 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시키기 위하여 3 차원적으로 배열되는 메모리 셀들을 구비한 수직형 메모리 소자를 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 3 차원적으로 배열되는 메모리 셀들을 구비한 반도체 장치에서 집적도 향상을 위하여 워드 라인의 적층 수가 증가되고 메모리 셀들에 연결되는 트랜지스터들의 개수가 증가하여도 이에 수반하여 주변회로 영역이 차지하는 면적이 증가하는 것을 억제함으로써 고집적화 및 평면 사이즈 축소에 유리한 구조를 가지는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 3 차원적으로 배열되는 메모리 셀들을 구비한 반도체 장치에서 집적도 향상을 위하여 워드 라인의 적층 수가 증가되고 메모리 셀들에 연결되는 트랜지스터들의 개수가 증가하여도 이에 수반하여 주변회로 영역이 차지하는 면적이 증가하는 것을 억제함으로써 고집적화 및 평면 사이즈 축소에 유리한 구조를 가지는 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 장치는 셀 기판, 상기 셀 기판 상에서 수직 방향으로 서로 오버랩되어 있는 복수의 워드 라인과 상기 복수의 워드 라인 상에 형성된 복수의 비트 라인을 포함하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이 상에 배치된 제1 본딩 메탈 패드를 포함하는 셀 영역과, 상기 셀 영역과 상기 수직 방향으로 오버랩되어 있고, 주변회로 기판, 상기 주변 회로 기판 상에 형성된 복수의 회로, 및 상기 제1 본딩 메탈 패드에 본딩되어 있는 제2 본딩 메탈 패드를 포함하는 주변 회로 영역을 포함하고, 상기 복수의 회로는 상기 주변회로 기판의 상면을 따라 채널이 형성되도록 구성된 복수의 플래너 채널 트랜지스터와, 상기 주변회로 기판에 형성된 리세스 트렌치의 표면을 따라 채널이 형성되도록 구성된 적어도 하나의 리세스 채널 트랜지스터를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 장치는 메모리 셀 어레이를 포함하는 셀 영역과, 상기 셀 영역과 수직 방향으로 오버랩되어 있고, 주변회로 기판, 및 상기 주변 회로 기판 상에 형성되고 상기 메모리 셀 어레이와 전기적으로 연결되도록 구성된 복수의 회로를 포함하는 주변 회로 영역을 포함하고, 상기 복수의 회로는 상기 주변회로 기판의 상면을 따라 채널이 형성되도록 구성된 복수의 플래너 채널 트랜지스터와, 상기 주변회로 기판에 형성된 리세스 트렌치의 표면을 따라 채널이 형성되도록 구성된 적어도 하나의 리세스 채널 트랜지스터를 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 전자 시스템은 메인 기판과, 상기 메인 기판 상의 반도체 장치와, 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 콘트롤러를 포함하고, 상기 반도체 장치는 메모리 셀 어레이를 포함하는 셀 영역과, 상기 셀 영역과 수직 방향으로 오버랩되어 있고, 주변회로 기판, 및 상기 주변 회로 기판 상에 형성되고 상기 메모리 셀 어레이와 전기적으로 연결되도록 구성된 복수의 회로를 포함하는 주변 회로 영역을 포함하고, 상기 복수의 회로는 상기 주변회로 기판의 상면을 따라 채널이 형성되도록 구성된 복수의 플래너 채널 트랜지스터와, 상기 주변회로 기판에 형성된 리세스 트렌치의 표면을 따라 채널이 형성되도록 구성된 적어도 하나의 리세스 채널 트랜지스터를 포함한다.
본 발명의 기술적 사상에 의하면, 3 차원적으로 배열되는 메모리 셀들을 구비한 반도체 장치에서 집적도 향상을 위하여 워드 라인의 적층 수가 증가되고, 이에 따라 메모리 셀들에 연결되는 트랜지스터들의 개수가 증가하여도 이에 수반하여 주변회로 영역이 차지하는 면적이 증가하는 것을 억제할 수 있다. 따라서, 고집적화 및 평면 사이즈 축소에 유리한 구조를 가지는 반도체 장치 및 전자 시스템을 제공할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 블록도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 4는 본 발명의 기술적 사상에 의한 반도체 장치의 주변 회로 구조물의 일부 영역의 예시적인 평면 배치를 설명하기 위한 개략적인 레이아웃이다.
도 5는 도 1에 예시한 메모리 셀 어레이 및 로우 디코더의 예시적인 구성을 설명하기 위한 블록도이다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 일부 영역의 개략적인 평면도이다.
도 7a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 셀 영역의 주요 구성 요소들을 보여주는 평면도이고, 도 7b는 도 7a에 예시한 반도체 장치의 셀 영역 및 주변회로 영역 각각의 일부 영역들의 단면도이고, 도 7c는 도 7a에 예시한 반도체 장치의 주변회로 영역의 일부 구성을 도시한 단면도이다.
도 8a는 도 7b의 일부 영역을 확대하여 도시한 단면도이다.
도 8b 내지 도 8d는 본 발명의 기술적 사상에 의한 실시예들예 다른 반도체장치에서 채용 가능한 게이트 유전막의 예시적인 구조를 보여주는 단면도들이다.
도 9는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 12는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 13은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
도 14는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
도 15는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
도 16a 내지 도 16f는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 18은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 19는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치(10)의 블록도이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 메모리 셀 어레이(20)는 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)을 포함한다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 비트 라인(BL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 제어 로직(38), 및 공통 소스 라인 드라이버(39)를 포함할 수 있다. 도 1에는 도시되지 않았으나, 주변 회로(30)는 반도체 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 메모리 셀 어레이(20)로부터 독출된 데이터의 오류를 정정하기 위한 오류 정정 회로, 입출력 인터페이스 등 다양한 회로들을 더 포함할 수도 있다.
메모리 셀 어레이(20)는 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있고, 비트 라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있다. 메모리 셀 어레이(20)에서, 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)에 포함된 복수의 메모리 셀은 각각 플래쉬 메모리 셀일 수 있다. 메모리 셀 어레이(20)는 3 차원 메모리 셀 어레이를 포함할 수 있다. 상기 3 차원 메모리 셀 어레이는 복수의 낸드(NAND) 스트링을 포함할 수 있으며, 복수의 낸드 스트링은 각각 수직으로 적층된 복수의 워드 라인(WL)에 연결된 복수의 메모리 셀을 포함할 수 있다.
주변 회로(30)는 반도체 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 장치(10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다.
로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 복수의 데이터 라인(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 데이터 입출력 회로(36)는 프로그램 동작시 메모리 콘트롤러(도시 생략)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 데이터 입출력 회로(36)는 독출 동작시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 상기 메모리 콘트롤러에 제공할 수 있다.
데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다. 주변 회로(30)는 ESD(Electro Static Discharge) 회로 및 풀-업/풀-다운 드라이버(pull-up/pull-down driver)를 더 포함할 수 있다.
제어 로직(38)은 상기 메모리 콘트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 제어 로직(38)은 제어 신호(CTRL)에 응답하여 반도체 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들면, 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행시 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
공통 소스 라인 드라이버(39)는 공통 소스 라인(CSL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 공통 소스 라인 드라이버(39)는 제어 로직(38)의 제어를 기초로 공통 소스 라인(CSL)에 공통 소스 전압(예를 들면, 전원 전압) 또는 접지 전압을 인가할 수 있다.
예시적인 실시예들에서, 주변 회로(30)는 복수의 MOS 트랜지스터를 포함할 수 있으며, 상기 복수의 MOS 트랜지스터는 이들의 동작 전압의 크기에 따라 분류되어 복수의 트랜지스터 영역에 분산 배치될 수 있다. 예를 들면, 주변 회로(30)는 복수의 저전압 MOS 트랜지스터가 형성되는 저전압 영역과, 복수의 고전압 MOS 트랜지스터가 형성되는 고전압 영역을 포함할 수 있다. 또한, 주변 회로(30)는 상기 저전압 영역에 배치되는 MOS 트랜지스터의 동작 전압보다 크고 상기 고전압 영역에 배치되는 MOS 트랜지스터의 동작 전압보다 작은 동작 전압을 가지는 MOS 트랜지스터가 배치되는 다양한 영역들을 포함할 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치(10)의 개략적인 사시도이다.
도 2를 참조하면, 반도체 장치(10)는 수직 방향(Z 방향)으로 서로 오버랩되어 있는 셀 어레이 구조물(CAS) 및 주변 회로 구조물(PCS)을 포함한다. 셀 어레이 구조물(CAS)은 도 1을 참조하여 설명한 메모리 셀 어레이(20)를 포함할 수 있다. 주변 회로 구조물(PCS)은 도 1을 참조하여 설명한 주변 회로(30)를 포함할 수 있다. 예시적인 실시예들에서, 주변 회로 구조물(PCS)은 복수의 저전압 MOS 트랜지스터가 형성되는 저전압 영역과, 복수의 고전압 MOS 트랜지스터가 형성되는 고전압 영역을 포함할 수 있다. 또한, 주변 회로 구조물(PCS)은 상기 저전압 영역에 배치되는 MOS 트랜지스터의 동작 전압보다 크고 상기 고전압 영역에 배치되는 MOS 트랜지스터의 동작 전압보다 작은 동작 전압을 가지는 MOS 트랜지스터가 배치되는 다양한 영역들을 포함할 수 있다.
셀 어레이 구조물(CAS)과 주변 회로 구조물(PCS)과의 사이에는 연결 구조물(25)이 개재될 수 있다. 셀 어레이 구조물(CAS) 및 주변 회로 구조물(PCS)은 연결 구조물(25)을 통해 수직 방향(Z 방향)으로 적층될 수 있다. 연결 구조물(25)은 셀 어레이 구조물(CAS)와 주변 회로 구조물(PCS)과의 사이의 물리적 연결 및 전기적 연결을 제공할 수 있다. 연결 구조물(25)을 통해 셀 어레이 구조물(CAS)와 주변 회로 구조물(PCS)과의 사이의 전기적 연결 및 데이터 전송이 이루어질 수 있다. 연결 구조물(25)은 셀 어레이 구조물(CAS)와 주변 회로 구조물(PCS)을 전기적으로 연결하기 위한 복수의 연결부를 포함할 수 있다. 상기 복수의 연결부는 금속-금속 본딩 구조물, TSV(through silicon via), BVS(back via stack), 유테틱 본딩(eutectic bonding) 구조물, BGA 본딩(ball grid array bonding) 구조물, 복수의 배선 라인, 복수의 콘택 플러그, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 상기 금속-금속 본딩 구조물은 구리(Cu), 알루미늄(Al), 텅스텐(W), 또는 이들의 조합을 포함할 수 있다.
셀 어레이 구조물(CAS)은 복수의 타일(tile)(24)을 포함할 수 있다. 복수의 타일(24)은 각각 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)을 포함할 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 3 차원적으로 배열된 메모리 셀들을 포함할 수 있다. 예시적인 실시예들에서, 2 개의 타일(24)은 1 개의 매트(mat)를 구성할 수 있으나, 이에 한정되는 것은 아니다. 도 1을 참조하여 설명한 메모리 셀 어레이(20)는 복수의 매트, 예를 들면 4 개의 매트를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 메모리 셀 어레이(MCA)의 등가 회로도이다. 도 3에는 수직 채널 구조를 갖는 수직형 낸드(NAND) 플래시 메모리 소자의 등가 회로도가 예시되어 있다. 도 1 및 도 2에 예시한 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 도 3에 예시한 회로 구성을 가지는 메모리 셀 어레이(MCA)를 포함할 수 있다.
도 3을 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL)(BL1, BL2, …, BLm), 복수의 워드 라인(WL)(WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성될 수 있다. 도 3에는 복수의 메모리 셀 스트링(MS)이 각각 1 개의 접지 선택 라인(GSL)과 2 개의 스트링 선택 라인(SSL)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예들 들면, 복수의 메모리 셀 스트링(MS)은 각각 1 개의 스트링 선택 라인(SSL)을 포함할 수도 있다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 워드 라인(WL)에 연결될 수 있다.
도 4는 본 발명의 기술적 사상에 의한 반도체 장치(10)의 주변 회로 구조물(PCS)의 일부 영역의 예시적인 평면 배치를 설명하기 위한 개략적인 레이아웃이다.
도 4를 참조하면, 주변 회로 구조물(PCS)은 로우 디코더(32), 페이지 버퍼(34), 및 복수의 주변 회로(PEC)를 포함할 수 있다. 복수의 주변 회로(PEC)는 도 1에 예시한 주변 회로(30)에 포함되는 다양한 회로들로 이루어질 수 있다. 예를 들면, 복수의 주변 회로(PEC)는 데이터 입출력 회로(36), 제어 로직(38), 워드 라인 전압을 발생하기 위한 전압 발생기, 래치 회로(latch circuit), 캐시 회로(cache circuit), 감지 증폭기(sense amplifier), ESD(electrostatic discharge) 소자 등을 포함할 수 있다. 예시적인 실시예들에서, 데이터 입출력 회로(36)는 복수의 주변 회로(PEC)의 주변 영역에 배치될 수 있다. 페이지 버퍼(34) 및 복수의 주변 회로(PEC)는 메모리 셀 어레이(20)(도 1 참조)와 수직 방향으로 오버랩되는 위치에 배치될 수 있다. 도 4에 예시한 평면 배치는 단지 예시에 불과한 것으로서, 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경될 수 있다.
도 5는 도 1에 예시한 메모리 셀 어레이(20) 및 로우 디코더(32)의 예시적인 구성을 설명하기 위한 블록도이다.
도 5를 참조하면, 메모리 셀 어레이(20)는 메모리 셀 블록(BLK)을 포함한다. 메모리 셀 블록(BLK)은 도 2에 예시한 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn) 중 어느 하나일 수 있다.
도 5를 참조하면, 로우 디코더(32)는 스트링 선택 라인 구동부(62), 워드 라인 구동부(64), 접지 선택 라인 구동부(66), 및 블록 선택부(68)를 포함할 수 있다. 블록 선택부(68)는 수신된 어드레스의 적어도 일부의 비트를 디코딩하여 대응하는 메모리 셀 블록(BLK)을 선택할 수 있다. 블록 선택부(68)는 스트링 선택 라인 구동부(62), 워드 라인 구동부(64), 및 접지 선택 라인 구동부(66)와 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)(도 2 참조) 사이에 배치될 수 있다.
스트링 선택 라인 구동부(62)는 블록 선택부(68)를 통해 스트링 선택 라인(SSL)에 연결되어 스트링 선택 라인(SSL)을 구동할 수 있다. 예를 들어, 소거 동작 시에, 스트링 선택 라인 구동부(62)는 스트링 선택 라인(SSL)을 플로팅할 수 있으며, 프로그램 동작 시에 스트링 선택 라인 구동부(62)는 스트링 선택 라인(SSL)로 고전압의 스트링 선택 전압(예를 들어, 전원 전압)을 제공할 수 있다.
워드 라인 구동부(64)는 블록 선택부(68)를 통해 복수의 워드 라인(WL1, WL2, …, WLn-1, WLn)에 연결되어 복수의 워드 라인(WL1, WL2, …, WLn-1, WLn)을 구동할 수 있다. 예를 들면, 소거 동작 시에, 메모리 셀 블록(BLK)이 형성되는 벌크에 고전압의 소거 전압이 인가되고 워드 라인 구동부(64)는 복수의 워드 라인(WL1, WL2, …, WLn-1, WLn)에 상대적으로 낮은 레벨의 워드 라인 전압(예를 들어, 접지 전압)을 인가할 수 있다. 또한 프로그램 동작 시에 워드 라인 구동부(64)는 선택 워드 라인에 고레벨을 갖는 프로그램 전압을 제공하고, 비선택 워드 라인에 패스 전압을 제공할 수 있다.
접지 선택 라인 구동부(66)는 블록 선택부(68)를 통해 접지 선택 라인(GSL)을 구동할 수 있다. 예를 들면, 소거 동작 시에, 접지 선택 라인 구동부(66)는 접지 선택 라인(GSL)을 플로팅시키고, 프로그램 동작 시에 접지 선택 라인 구동부(66)는 낮은 레벨의 접지 선택 전압(예를 들어, 접지 전압)을 접지 선택 라인(GSL)으로 제공할 수 있다.
블록 선택부(68)는 복수의 패스 트랜지스터(TR_P)를 포함할 수 있다. 복수의 패스 트랜지스터(TR_P)의 스위칭 동작에 기초하여, 로우 라인들, 즉 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 및 복수의 워드 라인(WL1, WL2, …, WLn-1, WLn)으로 인가되는 로우 라인 전압이 제어될 수 있다. 반도체 장치(10)의 메모리 셀 어레이(20)는 복수의 게이트 라인을 포함하는 게이트 스택(예를 들면, 도 6 및 도 7b에 예시한 복수의 게이트 라인(130)을 포함하는 게이트 스택(GS)을 포함할 수 있고, 복수의 패스 트랜지스터(TR_P) 각각은 하나의 메모리 셀 블록(BLK)을 구성하는 복수의 게이트 라인들 각각에 인가되는 로우 라인 전압을 스위칭할 수 있다.
예시적인 실시예들에서, 로우 디코더(32)에 포함된 스트링 선택 라인 구동부(62), 워드 라인 구동부(64), 접지 선택 라인 구동부(66), 및 블록 선택부(68) 중 적어도 하나는 약 10 V 이상의 비교적 높은 동작 전압을 가지는 고전압 MOS 트랜지스터를 포함할 수 있다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치(100)의 일부 영역의 개략적인 평면도이다.
도 6을 참조하면, 반도체 장치(100)는 도전성 플레이트(110) 상에 배치된 셀 어레이 구조물(CAS)을 포함할 수 있다. 도전성 플레이트(110) 및 셀 어레이 구조물(CAS)은 도 1에 예시한 반도체 장치(10)의 메모리 셀 어레이(20)를 구성할 수 있다. 도전성 플레이트(110)는 도 3에 예시한 공통 소스 라인(CSL)의 기능을 수행할 수 있다. 도전성 플레이트(110)는 셀 어레이 구조물(CAS)을 지지할 수 있다. 본 명세서에서, 용어 "도전성 플레이트"는 "플레이트 CSL"로 칭해질 수도 있으며, "도전성 플레이트" 및 "플레이트 CSL"은 동일한 의미로 사용될 수 있다.
셀 어레이 구조물(CAS)은 복수의 메모리 셀 블록(BLK)을 포함할 수 있다. 예시적 실시예들에서, 도전성 플레이트(110)는 셀 어레이 구조물(CAS)에 공통 소스 전압이 전달되는 경로를 제공할 수 있다.
도 6에 예시한 셀 어레이 구조물(CAS)의 하부에는 주변 회로 구조물(PCS)(도 2 참조)이 배치될 수 있다. 주변 회로 구조물(PCS)은 도 1을 참조하여 설명한 주변 회로(30)를 포함할 수 있다. 셀 어레이 구조물(CAS)은 도전성 플레이트(110)를 사이에 두고 주변 회로 구조물(PCS)과 수직 방향(Z 방향)으로 오버랩되도록 배치될 수 있다.
셀 어레이 구조물(CAS)은 도전성 플레이트(110) 위에서 수직 방향(Z 방향)으로 순차적으로 적층된 복수의 게이트 라인(130)을 포함할 수 있다. 복수의 게이트 라인(130)은 도전성 플레이트(110)로부터의 거리가 멀어질수록 X-Y 평면에서의 면적이 점차 감소될 수 있다.
복수의 게이트 라인(130)은 제1 수평 방향(X 방향)으로 길게 연장되는 복수의 워드 라인 컷 영역(WLC)에 의해 복수의 메모리 셀 블록(BLK)으로 나누어질 수 있다. 복수의 메모리 셀 블록(BLK) 각각에 포함된 복수의 게이트 라인(130)은 게이트 스택(GS)을 구성할 수 있다. 복수의 메모리 셀 블록(BLK)은 각각 1 개의 게이트 스택(GS)을 포함하는 메모리 스택(MST)을 포함할 수 있다. 복수의 메모리 스택(MST) 각각에서, 복수의 게이트 라인(130)은 도 3에 예시한 접지 선택 라인(GSL), 복수의 워드 라인(WL), 및 스트링 선택 라인(SSL)을 구성할 수 있다.
도 7a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치(100)의 셀 영역(CELL)의 주요 구성 요소들을 보여주는 평면도이다. 도 7b는 반도체 장치(100)의 셀 영역(CELL) 및 주변회로 영역(PERI) 각각의 일부 영역들의 단면도이다. 도 7c는 주변회로 영역(PERI)의 일부 구성을 도시한 단면도이다.
도 7a 내지 도 7c를 참조하면, 반도체 장치(100)는 셀 영역(CELL) 및 주변회로 영역(PERI)을 포함할 수 있다. 셀 영역(CELL) 및 주변회로 영역(PERI)은 각각 패드 본딩 영역(PA)을 포함할 수 있다. 셀 영역(CELL)은 메모리 셀 영역(MEC) 및 연결 영역(CON)을 더 포함할 수 있다. 도 7b에서, 셀 영역(CELL)의 메모리 셀 영역(MEC)의 구성은 도 7a의 A1 - A1' 선 단면 구성에 대응할 수 있다. 도 7b에서, 셀 영역(CELL)의 연결 영역(CON)의 구성은 도 7a의 A2 - A2' 선 단면 구성에 대응할 수 있다.
예시적인 실시예들에서, 반도체 장치(100)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하여 얻어진 것일 수 있다. 예를 들면, 상기 본딩 방식은 셀 영역(CELL)을 포함하는 상부 칩의 최상부 메탈층에 형성된 적어도 하나의 제1 본딩 메탈 패드와 주변회로 영역(PERI)을 포함하는 하부 칩의 최상부 메탈층에 형성된 적어도 하나의 제2 본딩 메탈 패드를 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예시적인 실시예들에서, 상기 제1 및 제2 본딩 메탈 패드가 구리(Cu)로 이루어진 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 예시적인 실시예들에서, 상기 제1 및 제2 본딩 메탈 패드 각각은 알루미늄(Al) 또는 텅스텐(W)으로 이루어질 수 있다.
주변회로 영역(PERI)은 주변회로 기판(210), 층간절연막(215), 주변회로 기판(210) 상에 형성된 복수의 트랜지스터(220A, 220B, 220C), 복수의 트랜지스터(220A, 220B, 220C)에 연결된 복수의 제1 메탈층(230A, 230B, 230C), 및 복수의 제1 메탈층(230A, 230B, 230C) 상에 형성된 복수의 제2 메탈층(240A, 240B, 240C)을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 메탈층(230A, 230B, 230C)은 텅스텐으로 이루어지고, 복수의 제2 메탈층(240A, 240B, 240C)은 구리로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
다른 예시적인 실시예들에서, 복수의 제2 메탈층(240A, 240B, 240C) 상에 적어도 하나의 메탈층이 더 형성될 수도 있다. 복수의 제2 메탈층(240A, 240B, 240C)의 상부에 형성되는 적어도 하나의 메탈층은 알루미늄으로 이루어질 수 있다.
층간절연막(215)은 복수의 트랜지스터(220A, 220B, 220C), 복수의 제1 메탈층(230A, 230B, 230C), 및 복수의 제2 메탈층(240A, 240B, 240C)을 덮을 수 있다. 층간절연막(215)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
셀 영역(CELL)의 패드 본딩 영역(PA)에는 복수의 제1 본딩 메탈 패드(371A, 372A)가 배치되고, 주변회로 영역(PERI)의 패드 본딩 영역(PA)에는 복수의 제2 본딩 메탈 패드(271A, 272A, 273A)가 배치될 수 있다. 복수의 제1 본딩 메탈 패드(371A, 372A)는 복수의 제2 본딩 메탈 패드(271A, 272A, 273A)와 본딩되어 전기적으로 서로 연결될 수 있다. 복수의 제1 본딩 메탈 패드(371A, 372A) 및 복수의 제2 본딩 메탈 패드(271A, 272A, 273A)는 본딩 구조물(BS)을 구성할 수 있다.
셀 영역(CELL)의 연결 영역(CON)에는 복수의 제1 본딩 메탈 패드(371B, 372B)가 배치되고, 주변회로 영역(PERI) 중 셀 영역(CELL)의 연결 영역(CON)과 수직 방향(Z 방향)으로 오버랩되는 영역에는 복수의 제2 본딩 메탈 패드(271B, 272B)가 배치될 수 있다. 주변회로 영역(PERI)에서 복수의 제2 본딩 메탈 패드(271B, 272B)는 복수의 제2 메탈층(240B) 상에 배치될 수 있다. 복수의 제1 본딩 메탈 패드(371B, 372B)는 복수의 제2 본딩 메탈 패드(271B, 272B)와 본딩되어 전기적으로 서로 연결될 수 있다. 복수의 제1 본딩 메탈 패드(371B, 372B) 및 복수의 제2 본딩 메탈 패드(271B, 272B)는 본딩 구조물(BS)을 구성할 수 있다.
셀 영역(CELL)의 메모리 셀 영역(MEC)에는 복수의 제1 본딩 메탈 패드(371C, 372C, 392)가 배치되고, 주변회로 영역(PERI) 중 셀 영역(CELL)의 메모리 셀 영역(MEC)과 수직 방향(Z 방향)으로 오버랩되는 영역에는 복수의 제2 본딩 메탈 패드(251, 252, 271C, 272C)가 배치될 수 있다. 주변회로 영역(PERI)에서 복수의 제2 본딩 메탈 패드(251, 252, 271C, 272C)는 복수의 제2 메탈층(240B) 상에 배치될 수 있다. 복수의 제1 본딩 메탈 패드(371C, 372C, 392)는 복수의 제2 본딩 메탈 패드(251, 252, 271C, 272C)와 본딩되어 전기적으로 서로 연결될 수 있다. 복수의 제1 본딩 메탈 패드(371C, 372C, 392) 및 복수의 제2 본딩 메탈 패드(251, 252, 271C, 272C)는 본딩 구조물(BS)을 구성할 수 있다.
본딩 구조물(BS)을 구성하는 복수의 제1 본딩 메탈 패드(371A, 372A, 371B, 372B, 371C, 372C, 392) 및 복수의 제2 본딩 메탈 패드(271A, 272A, 271B, 272B, 271C, 272C, 252, 273A)는 각각 알루미늄, 구리, 또는 텅스텐으로 이루어질 수 있다.
메모리 셀 영역(MEC) 및 연결 영역(CON)에서 복수의 제1 본딩 메탈 패드(371B, 372B, 371C, 372C, 392) 각각은 층간절연막(395)으로 절연될 수 있다. 층간절연막(395)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 7a 및 도 7b에 예시한 바와 같이, 반도체 장치(100)의 셀 영역(CELL)은 셀 기판(102)을 포함한다. 셀 기판(102)은 메모리 셀 영역(MEC), 연결 영역(CON), 및 패드 본딩 영역(PA)에서 X-Y 평면을 따르는 수평 방향으로 연장되는 주면(main surface)(102M)을 가질 수 있다. 셀 기판(102)은 반도체 기판으로 이루어질 수 있다. 예를 들면, 셀 기판(102)은 Si, Ge, 또는 SiGe를 포함할 수 있다.
셀 기판(102) 상에는 도전성 플레이트(110)가 형성될 수 있다. 도전성 플레이트(110)는 금속 막, 반도체 막, 또는 이들의 조합을 포함할 수 있다. 메모리 셀 영역(MEC)에서 도전성 플레이트(110) 상에 메모리 셀 어레이(MCA)가 형성될 수 있다. 연결 영역(CON)은 메모리 셀 영역(MEC)의 에지측에 인접하게 배치될 수 있다. 메모리 셀 영역(MEC)은 연결 영역(CON)을 사이에 두고 패드 본딩 영역(PA)과 수평 방향으로 이격될 수 있다. 도 7a 및 도 7b에는 메모리 셀 영역(MEC)의 일측에 배치된 연결 영역(CON)만 도시되어 있으나, 메모리 셀 영역(MEC)의 제1 수평 방향(X 방향) 양측에 각각 연결 영역(CON)이 배치될 수 있다.
셀 기판(102)의 메모리 셀 영역(MEC) 및 연결 영역(CON) 상에는 게이트 스택(GS)이 배치되어 있다. 게이트 스택(GS)은 복수의 게이트 라인(130)과 복수의 게이트 라인(130)에 일체로 연결된 복수의 도전성 패드 영역(112)을 포함할 수 있다. 게이트 스택(GS) 중 메모리 셀 영역(MEC) 상에 배치된 부분은 메모리 셀 어레이(MCA)를 구성할 수 있다. 메모리 셀 어레이(MCA)는 수직 방향(Z 방향)으로 적층된 48 개, 64 개, 96 개, 또는 128 개의 게이트 라인(130)을 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 게이트 스택(GS)에 포함된 복수의 게이트 라인(130)은 메모리 셀 영역(MEC) 상에 배치되고 셀 기판(102)의 주면(102M)에 평행한 수평 방향으로 연장되고 수직 방향(Z 방향)에서 상호 오버랩되어 있을 수 있다. 복수의 게이트 라인(130)은 도 3에 예시한 복수의 워드 라인(WL), 접지 선택 라인(GSL), 및 스트링 선택 라인(SSL)을 포함할 수 있다.
셀 영역(CELL)에서 게이트 스택(GS)에 포함된 복수의 도전성 패드 영역(112)은 연결 영역(CON) 상에 배치되고 계단형 연결부(STC)를 구성할 수 있다. 복수의 도전성 패드 영역(112) 각각은 복수의 게이트 라인(130) 중에서 선택되는 하나의 게이트 라인(130)과 일체로 연결될 수 있다.
도 7a에 예시한 바와 같이, 복수의 워드 라인 컷 영역(WLC)이 셀 기판(102)상에서 제1 수평 방향(X 방향)으로 연장될 수 있다. 복수의 워드 라인 컷 영역(WLC)은 제1 수평 방향(X 방향)에 수직인 제2 수평 방향(Y 방향)에서 게이트 스택(GS)의 폭을 한정할 수 있다. 셀 기판(102) 상의 복수의 워드 라인 컷 영역(WLC)에 복수의 공통 소스 라인(CSL)이 제1 수평 방향(X 방향)을 따라 길게 연장될 수 있다. 복수의 공통 소스 라인(CSL)은 게이트 스택(GS) 각각의 일측에서 워드 라인 컷 영역(WLC)의 일부를 채우도록 형성될 수 있다. 워드 라인 컷 영역(WLC) 내에서 공통 소스 라인(CSL)은 절연 스페이서(192)로 포위될 수 있다. 공통 소스 라인(CSL) 및 절연 스페이서(192)는 메모리 셀 어레이(MCA)을 관통하는 워드 라인 컷 구조물(WCS)을 구성할 수 있다. 절연 스페이서(192)는 실리콘 산화물, 실리콘 질화물, SiON, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다. 공통 소스 라인(CSL)은 텅스텐, 구리, 또는 알루미늄 등과 같은 금속; 질화티타늄, 질화탄탈륨 등과 같은 도전성 금속질화물; 티타늄, 탄탈륨 등과 같은 전이 금속; 또는 이들의 조합으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 복수의 워드 라인 컷 영역(WLC)은 절연물 만으로 채워질 수 있다.
제2 수평 방향(Y 방향)에서 이웃하는 2 개의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷 영역(SSLC)을 사이에 두고 상호 이격될 수 있다. 스트링 선택 라인 컷 영역(SSLC)은 절연막(174)으로 채워질 수 있다. 절연막(174)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 스트링 선택 라인 컷 영역(SSLC)의 적어도 일부는 에어갭(air gap)으로 채워질 수도 있다.
복수의 게이트 라인(130) 및 복수의 도전성 패드 영역(112)은 각각 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 게이트 라인(130) 및 복수의 도전성 패드 영역(112)은 각각 텅스텐, 니켈, 코발트, 탄탈륨, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 7b에 예시한 바와 같이, 셀 영역(CELL)은 복수의 게이트 라인(130) 각각의 상면 및 저면을 덮는 복수의 절연막(156)을 포함할 수 있다. 복수의 절연막(156) 중 셀 기판(102)에 가장 가까운 절연막(156)은 다른 절연막(156)보다 더 작은 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 복수의 절연막(156)은 실리콘 산화물, 실리콘 질화물, 또는 SiON으로 이루어질 수 있다.
메모리 셀 영역(MEC)에서 도전성 플레이트(110) 상에 복수의 채널 구조물(180)이 복수의 게이트 라인(130) 및 복수의 절연막(156)을 관통하여 수직 방향(Z 방향)으로 길게 연장될 수 있다. 복수의 채널 구조물(180)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라 소정 간격을 사이에 두고 상호 이격되어 배열될 수 있다.
복수의 채널 구조물(180)은 각각 게이트 유전막(182), 채널 영역(184), 매립 절연막(186), 및 드레인 영역(188)을 포함할 수 있다. 채널 영역(184)은 도핑된 폴리실리콘 및/또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 채널 영역(184)은 실린더 형상을 가질 수 있다. 채널 영역(184)의 내부 공간은 매립 절연막(186)으로 채워질 수 있다. 매립 절연막(186)은 절연 물질로 이루어질 수 있다. 예를 들면, 매립 절연막(186)은 실리콘 산화물, 실리콘 질화물, SiON, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서 매립 절연막(186)은 생략 가능하며, 이 경우 채널 영역(184)은 내부 공간이 없는 필라(pillar) 구조를 가질 수 있다. 드레인 영역(188)은 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 드레인 영역(188)을 구성할 수 있는 금속의 예로서 텅스텐, 니켈, 코발트, 탄탈륨 등을 들 수 있다.
복수의 드레인 영역(188)은 중간 절연막(187)에 의해 상호 절연될 수 있다. 중간 절연막(187)은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 7b에서, 채널 구조물(180)이 게이트 유전막(182)을 포함하고, 게이트 유전막(182)은 채널 영역(184)을 따라 수직 방향(Z 방향)으로 길게 연장되는 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 다양한 변형 및 변경이 가능하다.
도 8a는 도 7b에 예시한 게이트 유전막(182)을 보다 상세히 설명하기 위한 단면도로서, 도 7b에서 "BX"로 표시한 영역을 확대하여 도시한 것이다.
도 8a를 참조하면, 게이트 유전막(182)은 채널 영역(184)으로부터 순차적으로 형성된 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)을 포함하는 구조를 가질 수 있다. 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)의 상대적인 두께는 도 8a에 예시한 바에 한정되지 않고 다양하게 변형될 수 있다.
터널링 유전막(TD)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(CS)은 채널 영역(184)으로부터 터널링 유전막(TD)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(BD)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
도 8b 내지 도 8d는 도 8a에 예시한 게이트 유전막(182) 대신 채용 가능한 게이트 유전막(182A, 182B, 182C)의 예시적인 구조를 보여주는 단면도들이다. 도 8b 내지 도 8d에는 각각 도 7b에서 "BX"로 표시한 영역에 대응하는 영역의 단면 구성이 예시되어 있다.
예시적인 실시예들에서, 도 7a 내지 도 7c에 예시한 반도체 장치(100)는 게이트 유전막(182) 대신 도 8b에 예시한 게이트 유전막(182A)을 포함할 수 있다. 게이트 유전막(182A)은 도 8a에 예시한 게이트 유전막(182)과 대체로 동일한 구성을 가진다. 단, 게이트 유전막(182A)은 블로킹 유전막(BD) 대신 제1 블로킹 유전막(BD1) 및 제2 블로킹 유전막(BD2)을 포함한다. 제1 블로킹 유전막(BD1)은 채널 영역(184)과 나란히 연장되고, 제2 블로킹 유전막(BD2)은 게이트 라인(130)을 포위하도록 배치될 수 있다. 제1 블로킹 유전막(BD1) 및 제2 블로킹 유전막(BD2)은 각각 실리콘 산화물, 실리콘 질화물, 또는 금속 산화물로 이루어질 수 있다. 예를 들면, 제1 블로킹 유전막(BD1)은 실리콘 산화막으로 이루어지고, 제2 블로킹 유전막(BD2)은 실리콘 산화막보다 유전율이 큰 금속 산화막으로 이루어질 수 있다.
다른 예시적인 실시예들에서, 도 7a 내지 도 7c에 예시한 반도체 장치(100)는 게이트 유전막(182) 대신 도 8c에 예시한 게이트 유전막(182B)을 포함할 수 있다. 게이트 유전막(182B)은 게이트 라인(130) 중 채널 영역(184)에 대면하는 표면과 절연막(156)에 대면하는 표면들을 덮도록 형성될 수 있다. 게이트 유전막(182B)은 채널 영역(184)으로부터 순차적으로 형성된 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)을 포함할 수 있다.
또 다른 예시적인 실시예들에서, 도 7a 내지 도 7c에 예시한 반도체 장치(100)는 게이트 유전막(182) 대신 도 8d에 예시한 게이트 유전막(182C)을 포함할 수 있다. 게이트 유전막(182C)은 게이트 라인(130)과 채널 영역(184)과의 사이에 개재되어 게이트 라인(130)의 측벽을 덮고, 게이트 라인(130)의 저면 및 상면은 덮지 않을 수 있다. 게이트 유전막(182C)은 채널 영역(184)으로부터 순차적으로 형성된 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)을 포함할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치에 포함될 수 있는 게이트 유전막의 구성 및 형상은 도 8a 내지 도 8d에 예시한 게이트 유전막(182, 182A, 182B, 182C)에만 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
다시 도 7a 및 도 7b를 참조하면, 연결 영역(CON) 상에서 계단형 연결부(STC)를 구성하는 복수의 도전성 패드 영역(112)은 각각 수평 방향에서 셀 기판(102)으로부터 멀어짐에 따라 점차 감소되는 폭을 가질 수 있다. 예시적인 실시예들에서, 연결 영역(CON) 상에서 계단형 연결부(STC)를 관통하는 복수의 더미 채널 구조물(도시 생략)이 배치될 수 있다. 상기 복수의 더미 채널 구조물은 게이트 스택(GS) 각각의 에지 부분들과, 복수의 도전성 패드 영역(112)을 지지하여, 이들 부분이 휘어지거나 부러지는 등 원하지 않는 구조적 변형이 발생되는 문제를 방지하는 역할을 할 수 있다.
메모리 셀 영역(MEC)에서, 복수의 채널 구조물(180) 상에는 복수의 비트 라인(BL)이 배치될 수 있다. 복수의 채널 구조물(180)과 복수의 비트 라인(BL)과의 사이에는 복수의 비트 라인 콘택 패드(194)가 개재될 수 있다. 복수의 채널 구조물(180) 각각의 드레인 영역(188)은 비트 라인 콘택 패드(194)를 통해 복수의 비트 라인(BL) 중 대응하는 하나의 비트 라인(BL)에 연결될 수 있다. 복수의 비트 라인 콘택 패드(194)는 상부 절연막(193)에 의해 상호 절연될 수 있다. 복수의 비트 라인(BL)은 층간절연막(195)에 의해 상호 절연될 수 있다. 복수의 비트 라인 콘택 패드(194) 및 복수의 비트 라인(BL)은 각각 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 비트 라인 콘택 패드(194) 및 복수의 비트 라인(BL)은 각각 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합으로 이루어질 수 있다. 상부 절연막(193) 및 층간절연막(195)은 각각 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
셀 영역(CELL)의 연결 영역(CON) 상에서 셀 기판(102)과 중간 절연막(187)과의 사이에는 계단형 연결부(STC)를 덮는 절연막(114)이 배치되어 있다. 절연막(114)은 복수의 도전성 패드 영역(112)을 덮을 수 있다.
연결 영역(CON) 상에서 계단형 연결부(STC)의 복수의 도전성 패드 영역(112) 위에는 수직 방향(Z 방향)으로 길게 연장된 복수의 콘택 구조물(CTS)이 배치될 수 있다. 복수의 콘택 구조물(CTS)은 각각 수직 방향(Z 방향)으로 길게 연장된 콘택 플러그(116)와, 콘택 플러그(116)를 포위하는 절연 플러그(115)를 포함할 수 있다. 복수의 콘택 구조물(CTS) 각각의 콘택 플러그(116)는 계단형 연결부(STC)의 도전성 패드 영역(112)에 전기적으로 연결 가능하게 배치될 수 있다.
복수의 콘택 구조물(CTS)은 각각 도전성 패드 영역(112)으로부터 절연막(114), 중간 절연막(187), 및 상부 절연막(193)을 관통하여 셀 기판(102)으로부터 멀어지도록 수직 방향(Z 방향)으로 연장될 수 있다.
셀 영역(CELL)의 연결 영역(CON)에서 복수의 콘택 구조물(CTS) 상에는 복수의 배선층(ML)이 배치될 수 있다. 복수의 배선층(ML)은 메모리 셀 영역(MEC)에 배치된 복수의 비트 라인(BL)과 동일 레벨에 형성될 수 있다. 복수의 배선층(ML)은 각각 콘택 플러그(116)에 연결될 수 있다. 복수의 배선층(ML)은 각각 복수의 콘택 플러그(116) 중에서 선택되는 하나의 콘택 플러그(116)를 통해 복수의 도전성 패드 영역(112) 중에서 선택되는 하나의 도전성 패드 영역(112)에 전기적으로 연결 가능하게 구성될 수 있다. 복수의 배선층(ML)은 메모리 셀 어레이(MCA)와 수직으로 오버랩되는 부분을 포함하지 않을 수 있다. 연결 영역(CON)에서 복수의 배선층(ML)은 층간절연막(195)에 의해 상호 절연될 수 있다.
복수의 콘택 플러그(116) 및 복수의 배선층(ML)은 각각 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합으로 이루어질 수 있다. 복수의 절연 플러그(115)는 실리콘 질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다.
주변회로 영역(PERI)은 복수의 회로(CT)를 포함할 수 있다. 복수의 회로(CT)는 도 1을 참조하여 설명한 주변 회로(30)에 포함된 회로들, 예를 들면 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 제어 로직(38), 및 공통 소스 라인 드라이버(39)를 포함할 수 있다. 예시적인 실시예들에서, 주변회로 영역(PERI)에는 저항(resistor), 커패시터 등과 같은 단위 소자들이 더 배치될 수 있다.
셀 영역(CELL)의 메모리 셀 영역(MEC)에서, 채널 구조물(180)은 비트 라인 콘택 패드(194) 및 비트 라인(BL)을 통해 제1 본딩 메탈 패드(371C, 372C)에 연결될 수 있다. 비트 라인(BL)은 제1 본딩 메탈 패드(371C, 372C)을 통해 주변회로 영역(PERI)에 포함된 복수의 회로(CT), 예를 들면 페이지 버퍼(34)와 전기적으로 연결되도록 구성될 수 있다.
페이지 버퍼(34)를 구성하는 트랜지스터(220C)는 제1 메탈층(230C) 및 제2 메탈층(240C)을 통해 제2 본딩 메탈 패드(271C, 272C)과 연결되고, 제2 본딩 메탈 패드(271C, 272C)는 제1 본딩 메탈 패드(371C, 372C)와 연결될 수 있다.
셀 영역(CELL)의 연결 영역(CON)에서, 복수의 콘택 구조물(CTS) 각각의 일단은 도전성 패드 영역(112)에 연결되고, 복수의 콘택 구조물(CTS) 각각의 타단은 배선층(ML)을 통해 제1 본딩 메탈 패드(371B, 372B)에 연결될 수 있다. 복수의 콘택 구조물(CTS)은 셀 영역(CELL)의 제1 본딩 메탈 패드(371B, 372B)과 주변회로 영역(PERI)의 제2 본딩 메탈 패드(271B, 272B)을 통해 주변회로 영역(PERI)에 있는 복수의 회로(CT)와 연결될 수 있다. 예를 들면, 복수의 콘택 구조물(CTS)은 각각 주변회로 영역(PERI)의 로우 디코더(32)와 전기적으로 연결되도록 구성될 수 있다. 예시적인 실시예들에서, 로우 디코더(32)에 포함된 트랜지스터(220B)의 동작 전압과 페이지 버퍼(34)에 포함된 트랜지스터(220C)의 동작 전압은 서로 다를 수 있다. 예를 들면, 페이지 버퍼(34)에 포함된 트랜지스터(220C)의 동작 전압은 로우 디코더(32)에 포함된 트랜지스터(220B)의 동작 전압보다 클 수 있으나, 이에 한정되는 것은 아니다.
패드 본딩 영역(PA)에는 복수의 공통 소스 라인 콘택 플러그(380)가 배치될 수 있다. 복수의 공통 소스 라인 콘택 플러그(380)는
각각 금속, 금속 화합물, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 복수의 공통 소스 라인 콘택 플러그(380) 각각의 일단은 도전성 플레이트(110)에 연결될 수 있다. 복수의 공통 소스 라인 콘택 플러그(380) 각각의 타단은 메탈층(360A)에 연결될 수 있다. 메탈층(360A)은 제1 본딩 메탈 패드(371A, 372A)에 연결될 수 있다. 제1 본딩 메탈 패드(371A, 372A)은 각각 주변회로 영역(PERI)의 제2 본딩 메탈 패드(271A, 272A, 273A) 중 대응하는 것과 연결될 수 있다. 복수의 공통 소스 라인 콘택 플러그(380)는 메탈층(360A), 제1 본딩 메탈 패드(371A, 372A) 및 제2 본딩 메탈 패드(271A, 272A)을 통해 주변회로 영역(PERI)에 있는 복수의 회로(CT)에 연결될 수 있다. 예시적인 실시예들에서, 복수의 공통 소스 라인 콘택 플러그(380)는 메탈층(360A), 제1 본딩 메탈 패드(371A, 372A) 및 제2 본딩 메탈 패드(271A, 272A)을 통해 주변회로 영역(PERI)에 있는 공통 소스 라인 드라이버(39)(도 1 참조)에 연결될 수 있다.
패드 본딩 영역(PA)에는 복수의 입출력 패드(205, 305)가 배치될 수 있다. 주변회로 기판(210)의 하부에는 주변회로 기판(210)의 저면을 덮는 주변회로 절연막(290)이 형성되고, 주변회로 절연막(290) 상에 입출력 패드(205)가 형성될 수 있다. 입출력 패드(205)는 주변회로 절연막(290) 및 주변회로 기판(210)을 관통하는 입출력 콘택 플러그(207)를 통해 주변회로 영역(PERI)에 배치되는 복수의 트랜지스터(220A, 220B, 220C) 중 적어도 하나와 연결될 수 있다. 주변회로 기판(210)과 입출력 콘택 플러그(207)와의 사이에는 절연 스페이서(209)가 개재될 수 있다. 입출력 패드(205) 및 입출력 콘택 플러그(207)는 각각 금속, 예를 들면 알루미늄 또는 텅스텐으로 이루어질 수 있다. 절연 스페이서(209) 및 주변회로 절연막(290)은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
셀 기판(102)의 상부에는 셀 기판(102)의 상면을 덮는 셀 절연막(190)이 형성될 수 있다. 셀 절연막(190) 상에 입출력 패드(305)가 배치될 수 있다. 입출력 패드(305)는 입출력 콘택 플러그(303) 및 본딩 구조물(BS)을 통해 주변회로 영역(PERI)에 배치되는 복수의 트랜지스터(220A, 220B, 220C) 중 적어도 하나와 연결될 수 있다.
입출력 콘택 플러그(303)는 셀 기판(102) 및 도전성 플레이트(110)로부터 수평 방향으로 이격된 위치에 배치될 수 있다. 입출력 패드(305)는 수직 방향(Z 방향)에서 복수의 도전성 패드 영역(112)과 오버랩되지 않을 수 있다. 입출력 콘택 플러그(303)는 셀 절연막(190) 및 층간절연막(315)을 관통하여 입출력 패드(305)에 연결될 수 있다. 입출력 패드(305) 및 입출력 콘택 플러그(303)는 각각 금속, 예를 들면 알루미늄 또는 텅스텐으로 이루어질 수 있다. 예시적인 실시예들에서, 입출력 패드(205) 및 입출력 패드(305) 중 어느 하나는 생략 가능하다.
패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 제1 본딩 메탈 패드(371A, 372A)는 주변회로 영역(PERI)의 최상부 메탈층에 형성된 제2 본딩 메탈 패드(271A, 272A, 273A) 중 대응하는 것과 연결될 수 있다. 주변회로 영역(PERI)의 제2 본딩 메탈 패드(273A)은 주변회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 패드 본딩 영역(PA)에서 셀 영역(CELL)의 최상부 메탈층에 주변회로 영역(PERI)의 제2 본딩 메탈 패드(273A)와 동일한 형태의 제1 본딩 메탈 패드를 형성할 수도 있다.
메모리 셀 영역(MEC)에서, 주변회로 영역(PERI)의 최상부 메탈층에 형성된 제2 본딩 메탈 패드(251, 252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 제1 본딩 메탈 패드(392)가 배치될 수 있다. 제1 본딩 메탈 패드(392) 및 제2 본딩 메탈 패드(251, 252)는 본딩 구조물(BS)을 구성할 수 있다.
주변회로 영역(PERI)에서 복수의 트랜지스터(220A, 220B, 220C)는 각각 주변회로 영역(PERI)에 형성된 복수의 회로(CT)를 구성할 수 있다. 복수의 트랜지스터(220A, 220B, 220C)는 주변회로 영역(PERI)과 셀 영역(CELL)과의 사이에 있는 본딩 구조물(BS), 셀 영역(CELL)의 메모리 셀 영역(MEC), 연결 영역(CON), 및 패드 본딩 영역(PA) 각각에 배치된 배선 구조물, 및/또는 주변회로 영역(PERI)에 배치된 배선 구조물을 통해 메모리 셀 영역(MEC)과 전기적으로 연결 가능하게 구성될 수 있다.
도 7c에 예시한 바와 같이, 주변회로 영역(PERI)은 복수의 트랜지스터(220A, 220B, 220C)의 동작 전압에 따라 구분되는 복수의 트랜지스터 영역을 포함할 수 있다. 예시적인 실시예들에서, 상기 복수의 트랜지스터 영역은 약 0.5 V 내지 약 1.2 V의 비교적 낮은 동작 전압을 가지는 트랜지스터들을 포함하는 제1 트랜지스터 영역(LVR)과, 약 1.2 V 초과 약 10 V 미만의 중간 동작 전압을 가지는 트랜지스터들을 포함하는 제2 트랜지스터 영역(MVR)과, 약 10 V 이상의 비교적 높은 동작 전압을 가지는 트랜지스터들을 포함하는 제3 트랜지스터 영역(HVR)을 포함할 수 있다. 제1 트랜지스터 영역(LVR), 제2 트랜지스터 영역(MVR), 및 제3 트랜지스터 영역(HVR) 각각에서의 동작 전압 범위는 상기 예시한 바에 한정되는 것은 아니며, 경우에 따라 가변적일 수 있다. 예시적인 실시예들에서, 제1 트랜지스터 영역(LVR) 및 제2 트랜지스터 영역(MVR) 각각의 동작 전압 범위의 일부는 서로 중첩될 수 있다. 또한, 제2 트랜지스터 영역(MVR) 및 제3 트랜지스터 영역(HVR) 각각의 동작 전압 범위의 일부는 서로 중첩될 수 있다. 본 명세서에서, 제1 트랜지스터 영역(LVR)은 "저전압 트랜지스터 영역"으로 칭해지고, 제2 트랜지스터 영역(MVR)은 "중간 전압 트랜지스터 영역"으로 칭해지고, 제3 트랜지스터 영역(HVR)은 "고전압 트랜지스터 영역"으로 칭해질 수 있다.
제1 트랜지스터 영역(LVR)에는 주변회로 기판(210)의 상면을 따라 채널이 형성되는 플래너 채널 구조의 제1 트랜지스터(TR1)가 형성될 수 있다. 제2 트랜지스터 영역(MVR)에는 주변회로 기판(210)의 표면을 따라 채널이 형성되는 플래너 채널 구조의 제2 트랜지스터(TR2)가 형성될 수 있다. 제3 트랜지스터 영역(HVR)에는 주변회로 기판(210)에 형성된 리세스 트렌치(210R)의 표면을 따라 채널이 형성되는 리세스 채널 구조의 제3 트랜지스터(TR3)가 형성될 수 있다. 본 명세서에서, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 각각 "플래너 채널 트랜지스터"로 칭해지고, 제3 트랜지스터(TR3)는 "리세스 채널 트랜지스터"로 칭해질 수 있다.
주변회로 기판(210)은 셀 영역(CELL)에 대면하는 상면을 가질 수 있다. 주변회로 기판(210)은 반도체 물질, 예컨대 IV 족 반도체, III-V 족 화합물 반도체, 또는 II-VI 족 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 IV 족 반도체는 Si, Ge, 또는 SiGe를 포함할 수 있다. 주변회로 기판(210)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
주변회로 기판(210)은 소자분리막(202)에 의해 정의되는 복수의 주변 활성 영역(PAC)을 포함할 수 있다. 복수의 주변 활성 영역(PAC)에는 복수의 웰(WELL1, WELL2, WELL3)이 형성될 수 있다. 복수의 웰(WELL1, WELL2, WELL3)은 주변회로 기판(210)의 도전형과 동일하거나 다른 도전형의 불순물 영역으로 이루어질 수 있다. 복수의 웰(WELL1, WELL2, WELL3)은 주변회로 기판(210)의 도판트 농도와 다른 농도로 도핑된 불순물 영역으로 이루어질 수 있다. 복수의 웰(WELL1, WELL2, WELL3)에서의 도판트 농도는 제1 내지 제3 트랜지스터(TR1, TR2, TR3) 각각의 채널 도전형에 따라 N 형 불순물 또는 P 형 불순물을 포함할 수 있다. 소자분리막(202)은 절연 물질로 이루어질 수 있다. 예를 들면, 소자분리막(202)은 실리콘 산화물, 실리콘 질화물, 또는 그 조합으로 이루어질 수 있다. 소자분리막(202)은 STI(shallow trench isolation) 공정으로 형성된 것일 수 있다.
제1 트랜지스터(TR1)는 제1 게이트 유전막(211) 및 제1 게이트 전극(212)을 포함할 수 있다, 제1 게이트 전극(212)의 상면은 제1 절연 캡핑층(213)으로 덮일 수 있다. 제1 게이트 유전막(211), 제1 게이트 전극(212), 및 제1 절연 캡핑층(213) 각각의 측벽들은 제1 절연 스페이서(214)로 덮일 수 있다. 제1 트랜지스터(TR1)는 제1 게이트 전극(212)의 양측에서 웰(WELL1) 내에 형성된 한 쌍의 제1 소스/드레인 영역(216)을 더 포함할 수 있다. 한 쌍의 제1 소스/드레인 영역(216)은 웰(WELL1)의 도전형과 반대 도전형의 불순물 영역으로 이루어 질 수 있다. 예시적인 실시예들에서, 한 쌍의 제1 소스/드레인 영역(216)은 서로 다른 도판트 농도를 가지는 복수의 불순물 영역을 포함할 수 있다.
제2 트랜지스터(TR2)는 제2 게이트 유전막(221) 및 제2 게이트 전극(222)을 포함할 수 있다, 제2 게이트 전극(222)의 상면은 제2 절연 캡핑층(223)으로 덮일 수 있다. 제2 게이트 유전막(221), 제2 게이트 전극(222), 및 제2 절연 캡핑층(223) 각각의 측벽들은 제2 절연 스페이서(224)로 덮일 수 있다. 제2 트랜지스터(TR2)는 제2 게이트 전극(222)의 양측에서 웰(WELL2) 내에 형성된 한 쌍의 제2 소스/드레인 영역(226)을 더 포함할 수 있다. 한 쌍의 제2 소스/드레인 영역(226)은 웰(WELL2)의 도전형과 반대 도전형의 불순물 영역으로 이루어 질 수 있다. 예시적인 실시예들에서, 한 쌍의 제2 소스/드레인 영역(226)은 서로 다른 도판트 농도를 가지는 복수의 불순물 영역을 포함할 수 있다.
제1 트랜지스터(TR1)의 제1 게이트 전극(212)은 수평 방향(예를 들면, 도 7c에서 X 방향)에서 제1 폭(W1)을 가지고, 제2 트랜지스터(TR2)의 제2 게이트 전극(222)은 수평 방향(예를 들면, 도 7c에서 X 방향)에서 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다.
제1 트랜지스터(TR1)의 제1 게이트 유전막(211)의 두께는 제2 트랜지스터(TR2)의 제2 게이트 유전막(221)의 두께보다 더 작을 수 있다. 예시적인 실시예들에서, 제1 게이트 유전막(211)은 약 5 Å 내지 약 30 Å의 범위 내에서 선택되는 두께를 가지고, 제2 게이트 유전막(221)은 약 30 Å 내지 약 150 Å의 범위 내에서 선택되는 두께를 가질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
예시적인 실시예들에서, 한 쌍의 제1 소스/드레인 영역(216) 및 한 쌍의 제2 소스/드레인 영역(226) 중 적어도 하나는 LDD(lightly doped drain) 구조를 가질 수 있다. 다른 예시적인 실시예들에서, 한 쌍의 제1 소스/드레인 영역(216) 및 한 쌍의 제2 소스/드레인 영역(226) 중 적어도 하나는 최상면이 주변회로 기판(210)의 상면보다 더 높은 엘리베이티드(elevated) 소스/드레인 구조를 가질 수 있다.
제1 트랜지스터 영역(LVR)에 배치되는 제1 게이트 유전막(211)은 고유전막을 포함할 수 있다. 상기 고유전막은 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전막일 수 있다. 예시적인 실시예들에서, 상기 고유전막은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlO), 란탄 하프늄 산화물(LaHfO), 하프늄 알루미늄 산화물(HfAlO), 프라세오디뮴 산화물(Pr2O3), 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 제1 게이트 유전막(211)은 반도체 원소 또는 금속 원소로 도핑된 고유전막으로 이루어질 수 있다. 예를 들면, 제1 게이트 유전막(211)은 실리콘(Si) 또는 란탄(La)이 도핑된 하프늄 산화막으로 이루어질 수 있다. 예시적인 실시예들에서, 제1 게이트 유전막(211)은 제1 저유전막을 더 포함할 수 있다. 상기 제1 저유전막은 주변회로 기판(210)과 상기 고유전막과의 사이에 개재될 수 있다. 상기 제1 저유전막은 산화막, 질화막, 산화질화막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 제1 저유전막은 실리콘 산화막으로 이루어질 수 있다.
제2 트랜지스터 영역(MVR)에 배치되는 제2 게이트 유전막(221)은 제2 저유전막으로 이루어질 수 있다. 상기 제2 저유전막은 산화막, 질화막, 산화질화막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 제2 저유전막은 실리콘 산화막으로 이루어질 수 있다.
제3 트랜지스터 영역(HVR)에 배치되는 제3 트랜지스터(TR3)는 리세스 채널 구조를 가진다. 제3 트랜지스터(TR3)가 배치되는 제3 트랜지스터 영역(HVR)에서 주변회로 기판(210)의 상면에는 주변회로 기판(210) 내부로 리세스된 리세스 트렌치(210R)가 형성될 수 있다. 제3 트랜지스터(TR3)는 리세스 트렌치(210R)의 내벽을 덮는 제3 게이트 유전막(231)과, 제3 게이트 유전막(231) 상에서 리세스 트렌치(210R)를 채우는 제3 게이트 전극(232)을 포함할 수 있다. 제3 게이트 전극(232)은 제3 게이트 유전막(231) 상에서 리세스 트렌치(210R)를 채우는 매립 전극 부분과, 상기 매립 전극 부분에 일체로 연결되고 주변회로 기판(210)의 상면 위로 돌출된 돌출 전극 부분을 포함할 수 있다. 제3 게이트 전극(232)의 상면은 제3 절연 캡핑층(233)으로 덮일 수 있다. 제3 게이트 유전막(231), 제3 게이트 전극(232), 및 제3 절연 캡핑층(233) 각각의 측벽들은 제3 절연 스페이서(234)로 덮일 수 있다.
제3 트랜지스터(TR3)는 제3 게이트 전극(232)의 양측에서 웰(WELL3) 내에 형성된 제3 소스/드레인 영역(236)을 더 포함할 수 있다. 제3 소스/드레인 영역(236)은 웰(WELL3)의 도전형과 반대 도전형의 불순물 영역으로 이루어질 수 있다. 제3 소스/드레인 영역(236)은 제1 도판트 농도를 가지는 제1 불순물 영역(236A)과, 제1 도판트 농도보다 큰 제2 도판트 농도를 가지고 주변회로 기판(210)의 상면에 인접하게 배치된 제2 불순물 영역(236B)을 포함할 수 있다. 예를 들면, 제3 트랜지스터(TR3)가 NMOS 트랜지스터인 경우, 제1 불순물 영역(236A) 및 제2 불순물 영역(236B)은 각각 N 형 불순물로 도핑될 수 있고, 제2 불순물 영역(236B)에서의 N 형 불순물 도핑 농도는 제1 불순물 영역(236A)에서의 N 형 불순물 도핑 농도보다 클 수 있다. 제3 트랜지스터(TR3)가 PMOS 트랜지스터인 경우, 제1 불순물 영역(236A) 및 제2 불순물 영역(236B)은 각각 P 형 불순물로 도핑될 수 있고, 제2 불순물 영역(236B)에서의 P 형 불순물 도핑 농도는 제1 불순물 영역(236A)에서의 P 형 불순물 도핑 농도보다 클 수 있다.
예시적인 실시예들에서, 제3 게이트 유전막(231) 중 제1 불순물 영역(236A)및 제2 불순물 영역(236B)과 제3 게이트 전극(232)과의 사이에 개재되는 제1 부분(G1)의 두께는 제3 트랜지스터(TR3)의 채널 영역(CH3)에 인접한 제2 부분(G2)의 두께보다 더 클 수 있다. 예시적인 실시예들에서, 제3 게이트 유전막(231)의 두께는 주변회로 기판(210)의 상면으로부터 리세스 트렌치(210R)의 바닥부에 가까워질수록 점차 작아질 수 있다. 이와 같이 구성함으로써, 제3 트랜지스터(TR3)에서 게이트 유도 드레인 누설 전류(gate induced drain leakage)가 감소되어, 동작 특성이 양호해질 수 있다. 또한, 제3 트랜지스터(TR3)의 채널 영역(CH3)에 인접한 부분에서 제3 게이트 유전막(231)의 두께가 상대적으로 작기 때문에, 제3 트랜지스터(TR3)의 온 전류가 증가하게 되어 동작 속도가 빨라질 수 있다. 예시적인 실시예들에서, 제3 게이트 유전막(231)은 제2 부분(G2)에서 약 150 Å 내지 약 1,000 Å의 범위 내에서 선택되는 두께를 가질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
리세스 트렌치(210R)의 최저면 수직 레벨(LV1)은 소자분리막(202)의 최저면 수직 레벨과 같거나 더 높을 수 있다. 제3 트랜지스터(TR3)에서, 제3 게이트 전극(232) 중 리세스 트렌치(210R)를 채우는 매립 전극 부분의 수직 방향(Z 방향) 길이를 충분히 크게 함으로써, 제3 트랜지스터(TR3)의 채널 길이가 증가되어 오프 전류가 감소될 수 있다. 또한, 제3 게이트 전극(232) 중 리세스 트렌치(210R)를 채우는 매립 전극 부분의 수직 방향(Z 방향) 길이를 충분히 크게 함으로써, 제1 불순물 영역(236A)의 수직 방향(Z 방향) 길이(DH1)가 충분히 확보되어 제3 트랜지스터(TR3)에 충분한 공핍 영역을 확보함으로써 제3 트랜지스터(TR3)의 내압 효과를 극대화할 수 있다.
제3 게이트 유전막(231)은 실리콘 산화막, SiON, GeON, GeSiO, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막으로서 사용될 수 있는 구체적인 막들의 예시는 제1 게이트 유전막(211)에 포함될 수 있는 고유전막에 대하여 상술한 바와 같다.
제1 게이트 전극(212), 제1 게이트 전극(212), 및 제3 게이트 전극(232)은 각각 도핑된 폴리실리콘 또는 금속 함유막을 포함할 수 있다. 상기 도핑된 폴리실리콘은 N 형 또는 P 형 불순물로 도핑될 수 있다. 예시적인 실시예들에서, 상기 P 형 불순물로서 붕소(B), 붕소 불화물(BF2), 인듐(In) 등이 사용될 수 있고, 상기 N 형 불순물로서 인(P) 또는 비소(As) 등이 사용될 수 있다. 예시적인 실시예들에서, 제1 게이트 전극(212), 제1 게이트 전극(212), 및 제3 게이트 전극(232)을 구성하는 상기 금속 함유막은 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄화티타늄(TiC), 탄화 탄탈륨(TaC), 탄탈륨 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 코발트(Co), 루테듐(Ru), 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 또는 이들의 조합으로 이루어질 수 있다. 제1 게이트 전극(212), 제1 게이트 전극(212), 및 제3 게이트 전극(232) 각각의 수직 방향(Z 방향)두께는 도 7c에 예시한 바에 한정되지 않으며, 필요에 따라 다양하게 선택될 수 있다.
제1 내지 제3 절연 캡핑층(213, 223, 233)과 제1 내지 제3 절연 스페이서(214, 224, 234)는 각각 산화막, 질화막, 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
제1 트랜지스터 영역(LVR)에 형성된 제1 트랜지스터(TR1)는 제1 게이트 유전막(211) 및 제1 게이트 전극(212)을 포함함으로써 고속 동작 특성 및 신뢰성이 향상될 수 있다. 따라서, 반도체 장치(100)의 주변 회로 영역의 트랜지스터들 중에서 고속 동작이 요구되는 저전압 트랜지스터들의 적어도 일부는 제1 트랜지스터(TR1)의 구조를 가질 수 있다. 예를 들면, 도 1을 참조하여 상술한 데이터 입출력 회로(36)를 구성하는 트랜지스터들의 적어도 일부는 제1 트랜지스터(TR1)의 구조를 가질 수 있다. 도 1을 참조하여 상술한 주변 회로(30)에 포함된 회로들 중 적어도 하나는 제2 트랜지스터 영역(MVR)에 형성된 제2 트랜지스터(TR2)를 포함할 수 있다.
제3 트랜지스터 영역(HVR)에 형성된 제3 트랜지스터(TR3)의 구조는 고전압을 발생시키거나 고전압을 전달하는 트랜지스터들에 적용될 수 있다. 예를 들면, 도 1을 참조하여 상술한 로우 디코더(32), 페이지 버퍼(34), 및 공통 소스 라인 드라이버(39)를 구성하는 트랜지스터들의 적어도 일부는 제3 트랜지스터(TR3)의 구조를 가질 수 있다. 예시적인 실시예들에서, 도 5를 참조하여 상술한 로우 디코더(32)를 구성하는 스트링 선택 라인 구동부(62), 워드 라인 구동부(64), 접지 선택 라인 구동부(66), 및 블록 선택부(68) 중 적어도 하나는 제3 트랜지스터 영역(HVR)에 형성된 제3 트랜지스터(TR3)를 포함할 수 있다. 다른 예시적인 실시예들에서, 도 1 및 도 5에 예시한 로우 디코더(32)는 전원 전압보다 더 높은 고전압을 외부로부터 제공받는 고전압 스위치를 포함할 수 있다. 예를 들면, 도 1에 예시한 메모리 셀 어레이(20)에 포함된 메모리 셀의 프로그램이나 소거 동작시에는 약 20 V의 고전압이 사용될 수 있다. 그리고, 이와 같은 고전압을 제어하기 위하여 상기 고전압 스위치에는 외부로부터 고전압이 제공될 수 있다. 상기 고전압 스위치는 제3 트랜지스터 영역(HVR)에 형성된 제3 트랜지스터(TR3)를 포함할 수 있다. 또한, 도 5를 참조하여 상술한 로우 디코더(32)의 블록 선택부(68)에 포함된 복수의 패스 트랜지스터(TR_P)는 주변 회로(30)에 포함된 전압 발생기(도시 생략)에서 생성된 전압을 메모리 셀 어레이(20)의 로우 라인들, 즉 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 및 복수의 워드 라인(WL1, WL2, …, WLn-1, WLn)으로 전달할 수 있다. 복수의 패스 트랜지스터(TR_P)에 의해 전달되는 워드 라인 전압은 일반적인 회로들을 구동하는 전압에 비하여 상대적으로 높은 고전압일수 있다. 따라서, 복수의 패스 트랜지스터(TR_P)는 제3 트랜지스터 영역(HVR)에 형성된 제3 트랜지스터(TR3)로 이루어질 수 있다.
예를 들면, 고전압에서 구동되는 고전압 트랜지스터가 플래너 채널 트랜지스터로 이루어지는 경우, 상기 고전압 트랜지스터에서 소스와 드레인과의 사이의 펀치스루를 방지하고 내압 특성을 향상시키기 위하여 채널 길이를 비교적 크게 하여야 한다. 또한, 상기 고전압 트랜지스터의 게이트 유전막은 게이트 전극과 소스/드레인 영역과의 사이의 높은 전위차를 견딜 수 있도록 하기 위하여 저전압 트랜지스터의 두께보다 큰 두께를 가지도록 형성되어야 한다. 이에 따라, 고전압 트랜지스터가 플래너 채널 트랜지스터로 이루어지는 경우에는 저전압 트랜지스터보다 더 넓은 칩 면적을 필요로 할 수 있다.
본 발명의 기술적 사상에 의하면, 트랜지스터들의 기능을 고려하여 동작 전압에 따라 서로 다른 최적화된 구조를 적용함으로써, 반도체 장치(100)의 동작 특성 및 신뢰성이 확보될 수 있다. 또한, 반도체 장치(100)에서 집적도 향상을 위하여 워드 라인(WL)의 적층 수가 증가되고, 이에 따라 메모리 셀들에 연결되는 트랜지스터들의 개수가 증가하여도 비교적 높은 동작 전압을 가지는 제3 트랜지스터 영역(HVR)에 형성되는 제3 트랜지스터(TR3)가 주변회로 기판(210)에 형성된 리세스 트렌치(210R)의 표면을 따라 채널이 형성되는 리세스 채널 구조를 가짐으로써, 고전압 트랜지스터로 인한 칩 면적 증가를 방지할 수 있다. 따라서, 워드 라인(WL)의 적층 수가 증가되고, 이에 따라 메모리 셀들에 연결되는 트랜지스터들의 개수가 증가하여도 주변회로 영역(PERI)이 차지하는 면적이 증가하는 것을 억제할 수 있으며, 고집적화 및 평면 사이즈 축소에 유리한 구조를 가지는 반도체 소자를 제공할 수 있다.
도 9는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 장치(400)를 설명하기 위한 단면도이다. 도 9에서, 도 7c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9를 참조하면, 반도체 장치(400)는 도 6과 도 7a 내지 도 7c를 참조하여 설명한 반도체 장치(100)와 대체로 동일한 구성을 가진다. 단, 반도체 장치(400)는 주변회로 영역(PERI)의 제3 트랜지스터 영역(HVR)에서 소자분리막(402)에 의해 정의되는 복수의 주변 활성 영역(PAC)에 배치되고, 주변회로 기판(210)에 형성된 리세스 트렌치(210R)의 표면을 따라 채널이 형성되는 리세스 채널 구조를 가지는 제4 트랜지스터(TR4)를 포함할 수 있다.
제4 트랜지스터(TR4)는 도 7c에 예시한 제3 트랜지스터(TR3)와 대체로 동일한 구성을 가질 수 있다. 단, 제4 트랜지스터(TR4)는 트리플 웰 구조를 가질 수 있다. 제4 트랜지스터(TR4)는 약 10 V 이상의 비교적 높은 동작 전압을 가지는 트랜지스터일 수 있다. 주변 활성 영역(PAC) 중 제4 트랜지스터(TR4)가 배치되는 위치에 제4 트랜지스터(TR4)를 수용하는 포켓 웰(PW)과, 포켓 웰(PW)을 수용하는 딥 웰(DW)이 형성될 수 있다.
제4 트랜지스터(TR4)가 NMOS 트랜지스터인 경우, 딥 웰(DW) 및 한 쌍의 제3 소스/드레인 영역(236)은 각각 N 형 불순물로 도핑된 불순물 영역이고, 포켓 웰(PW)은 P 형 불순물로 도핑된 불순물 영역일 수 있다. 제4 트랜지스터(TR4)가 PMOS 트랜지스터인 경우, 딥 웰(DW) 및 한 쌍의 제3 소스/드레인 영역(236)은 각각 P 형 불순물로 도핑된 불순물 영역이고, 포켓 웰(PW)은 N 형 불순물로 도핑된 불순물 영역일 수 있다.
딥 웰(DW)은 주변 활성 영역(PAC) 중 소자분리막(402)에 의해 한정되는 부분에 형성될 수 있다. 딥 웰(DW)의 최저부는 소자분리막(402)의 최저부보다 더 높은 레벨에 있을 수 있다. 소자분리막(402)에 대한 보다 상세한 구성은 도 7b 및 도 7c를 참조하여 소자분리막(202)에 대하여 설명한 바와 대체로 동일하다.
반도체 장치(400)는 주변회로 영역(PERI)의 제3 트랜지스터 영역(HVR)에 복수의 제4 트랜지스터(TR4)를 포함할 수 있다. 제4 트랜지스터(TR4)가 트리플 웰 구조를 가짐으로써, 인접해 있는 서로 다른 도전형 채널을 가지는 트랜지스터들과의 사이의 절연 특성이 강화될 수 있으며, 제4 트랜지스터(TR4)가 약 10 V 이상의 비교적 높은 동작 전압으로 동작할 때 그 주위의 다른 회로들에 손상을 주지 않을 수 있다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 장치(500)를 설명하기 위한 단면도이다. 도 10에서, 도 7c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10을 참조하면, 반도체 장치(500)는 도 6과 도 7a 내지 도 7c를 참조하여 설명한 반도체 장치(100)와 대체로 동일한 구성을 가진다. 단, 반도체 장치(500)의 주변회로 영역(PERI)은 약 10 V 이상의 비교적 높은 동작 전압을 가지되, 서로 다른 동작 전압을 가지는 복수의 트랜지스터를 포함하는 복수의 고전압 트랜지스터 영역(HVR1, HVR2)을 포함할 수 있다.
복수의 고전압 트랜지스터 영역(HVR1, HVR2)은 제1 동작 전압을 가지는 제1 고전압 트랜지스터 영역(HVR1)과, 상기 제1 동작 전압보다 큰 제2 동작 전압을 가지는 제2 고전압 트랜지스터 영역(HVR2)을 포함할 수 있다. 예시적인 실시예들에서, 제1 고전압 트랜지스터 영역(HVR1)에는 약 20 V의 동작 전압을 가지는 트랜지스터들이 형성되고, 제2 고전압 트랜지스터 영역(HVR2)에는 약 30 V의 동작 전압을 가지는 트랜지스터들이 형성될 수 있다. 다른 예시적인 실시예들에서, 제1 고전압 트랜지스터 영역(HVR1)에는 약 30 V의 동작 전압을 가지는 트랜지스터들이 형성되고, 제2 고전압 트랜지스터 영역(HVR2)에는 약 50 V의 동작 전압을 가지는 트랜지스터들이 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시한 경우들에 한정되는 것은 아니며, 다양하게 변형될 수 있다.
제1 고전압 트랜지스터 영역(HVR1)에는 제1 주변 활성 영역(PAC1)을 정의하는 소자분리막(502)이 형성될 수 있다. 제2 고전압 트랜지스터 영역(HVR2)에는 제2 주변 활성 영역(PAC2)을 정의하는 소자분리막(504)이 형성될 수 있다. 제1 고전압 트랜지스터 영역(HVR1)에서 제1 주변 활성 영역(PAC1)에는 제1 고전압 트랜지스터(TR51)가 형성되고, 제2 고전압 트랜지스터 영역(HVR2)에서 제2 주변 활성 영역(PAC2)는 제2 고전압 트랜지스터(TR52)가 형성될 수 있다. 제1 고전압 트랜지스터(TR51) 및 제2 고전압 트랜지스터(TR52)는 각각 도 7c를 참조하여 설명한 제3 트랜지스터(TR3)와 대체로 동일한 구성을 가질 수 있다. 제1 고전압 트랜지스터(TR51)는 주변회로 기판(210)에 형성된 제1 리세스 트렌치(510R1)의 표면을 따라 채널이 형성되는 리세스 채널 구조를 가지고, 제2 고전압 트랜지스터(TR52)는 주변회로 기판(210)에 형성된 제2 리세스 트렌치(510R2)의 표면을 따라 채널이 형성되는 리세스 채널 구조를 가질 수 있다. 단, 제2 리세스 트렌치(510R2)의 최저면 레벨(LV52)은 제1 리세스 트렌치(510R1)의 최저면 레벨(LV51)보다 더 낮을 수 있다. 즉, 주변회로 기판(210)의 상면으로부터 제2 리세스 트렌치(510R2)의 최저면까지의 수직 길이는 주변회로 기판(210)의 상면으로부터 제1 리세스 트렌치(510R1)의 최저면까지의 수직 길이보다 더 클 수 있다. 수직 방향(Z 방향)에서, 제2 고전압 트랜지스터(TR52)의 게이트 전극(542)의 길이는 제1 고전압 트랜지스터(TR51)의 게이트 전극(532)의 길이보다 더 클 수 있다. 수평 방향에서, 제1 고전압 트랜지스터(TR51) 및 제2 고전압 트랜지스터(TR52) 각각의 게이트 길이는 서로 동일할 수도 있고 서로 다를 수도 있다. 제1 고전압 트랜지스터(TR51) 및 제2 고전압 트랜지스터(TR52) 각각의 채널 길이는 서로 동일할 수도 있고 서로 다를 수도 있다. 제1 고전압 트랜지스터(TR51) 및 제2 고전압 트랜지스터(TR52) 각각의 수직 방향에서의 게이트 길이, 수평 방향에서의 게이트 길이, 및 채널 길이는 필요에 따라 다양하게 선택될 수 있다.
제2 고전압 트랜지스터(TR52)가 형성되는 제2 주변 활성 영역(PAC2)을 한정하는 소자분리막(504)은 제1 고전압 트랜지스터(TR51)가 형성되는 제1 주변 활성 영역(PAC1)을 한정하는 소자분리막(502)보다 주변회로 기판(210) 내부로 더 깊게 연장될 수 있다.
제1 고전압 트랜지스터(TR51)는 리세스 트렌치(510R1)의 내벽과 게이트 전극(532)과의 사이에 개재된 게이트 유전막(531)을 포함할 수 있다. 게이트 전극(532)의 상면은 절연 캡핑층(533)으로 덮일 수 있다. 게이트 유전막(531), 게이트 전극(532), 및 절연 캡핑층(533) 각각의 측벽들은 절연 스페이서(534)로 덮일 수 있다. 제1 고전압 트랜지스터(TR51)는 게이트 전극(532)의 양측에서 웰(W51) 내에 형성된 한 쌍의 소스/드레인 영역(536)을 포함할 수 있다. 한 쌍의 소스/드레인 영역(536)은 웰(W51)의 도전형과 반대 도전형의 불순물 영역으로 이루어지는 제1 불순물 영역(536A) 및 제2 불순물 영역(536B)을 포함할 수 있다. 제2 불순물 영역(536B)의 도판트 농도는 제1 불순물 영역(536A)의 도판트 농도보다 클 수 있다.
제2 고전압 트랜지스터(TR52)는 리세스 트렌치(510R2)의 내벽과 게이트 전극(542)과의 사이에 개재된 게이트 유전막(541)을 포함할 수 있다. 게이트 전극(542)의 상면은 절연 캡핑층(543)으로 덮일 수 있다. 게이트 유전막(541), 게이트 전극(542), 및 절연 캡핑층(543) 각각의 측벽들은 절연 스페이서(544)로 덮일 수 있다. 제2 고전압 트랜지스터(TR52)는 게이트 전극(542)의 양측에서 웰(W52) 내에 형성된 소스/드레인 영역(538)을 포함할 수 있다. 소스/드레인 영역(538)은 웰(W52)의 도전형과 반대 도전형의 불순물 영역으로 이루어지는 제1 불순물 영역(538A) 및 제2 불순물 영역(538B)을 포함할 수 있다. 제2 불순물 영역(538B)의 도판트 농도는 제1 불순물 영역(536A)의 도판트 농도보다 클 수 있다.
제1 고전압 트랜지스터(TR51)에 포함된 게이트 유전막(531)의 두께와 제2 고전압 트랜지스터(TR52)에 포함된 게이트 유전막(541)의 두께는 서로 동일할 수도 있고 서로 다를 수도 있다. 게이트 유전막(531) 및 게이트 유전막(541) 각각의 두께는 필요에 따라 다양하게 선택될 수 있다.
제2 고전압 트랜지스터(TR52)에 포함된 제1 불순물 영역(538A)의 수직 방향(Z 방향) 길이(DH52)는 제1 고전압 트랜지스터(TR51)에 포함된 제1 불순물 영역(536A)의 수직 방향(Z 방향) 길이(DH51) 보다 클 수 있다. 따라서, 제2 고전압 트랜지스터(TR52)에서의 공핍 영역의 폭은 제1 고전압 트랜지스터(TR51)에서의 공핍 영역의 폭보다 더 커질 수 있다. 제2 고전압 트랜지스터(TR52)에서는 제1 고전압 트랜지스터(TR51)에 비해 큰 공핍 영역을 확보함으로써 내압 효과가 향상될 수 있다.
예시적인 실시예들에서, 제1 고전압 트랜지스터(TR51)에 포함된 한 쌍의 소스/드레인 영역(536)의 도판트 농도와 제2 고전압 트랜지스터(TR52)에 포함된 한 쌍의 소스/드레인 영역(538)의 도판트 농도는 서로 다를 수 있다. 일 예에서, 제2 고전압 트랜지스터(TR52)에 포함된 소스/드레인 영역(538)의 도판트 농도가 제1 고전압 트랜지스터(TR51)에 포함된 소스/드레인 영역(536)의 도판트 농도보다 더 클 수 있다. 다른 예에서, 제2 고전압 트랜지스터(TR52)에 포함된 소스/드레인 영역(538)의 도판트 농도와 제1 고전압 트랜지스터(TR51)에 포함된 소스/드레인 영역(536)의 도판트 농도는 서로 동일하거나 유사할 수 있다.
도 10에 예시한 반도체 장치(500)에서, 소자분리막(502, 504), 게이트 유전막(531, 541), 게이트 전극(532, 542), 절연 캡핑층(533, 543), 및 절연 스페이서(534, 544) 각각에 대한 보다 상세한 구성은 도 7c를 참조하여 소자분리막(202), 제3 게이트 유전막(231), 제3 게이트 전극(232), 제3 절연 캡핑층(233), 및 제3 절연 스페이서(234)에 대하여 설명한 바와 대체로 동일하다.
다른 예시적인 실시예들에서, 제1 고전압 트랜지스터(TR51) 및 제2 고전압 트랜지스터(TR52) 중 적어도 하나는 도 9에 예시한 제4 트랜지스터(TR4)와 유사하게 트리플 웰 구조를 가질 수도 있다.
도 10에 예시한 반도체 장치(500)에 따르면, 주변회로 영역(PERI) 중 약 10 V 이상의 비교적 높은 동작 전압을 가지는 복수의 트랜지스터(TR51, TR52)가 배치되는 복수의 고전압 트랜지스터 영역(HVR1, HVR2)을 포함하고, 복수의 고전압 트랜지스터 영역(HVR1, HVR2)에는 각각 서로 다른 동작 전압을 가지는 복수의 고전압 트랜지스터(TR51, TR52)가 형성된다. 복수의 고전압 트랜지스터(TR51, TR52)는 이들의 동작 전압에 따라 서로 다른 수직 길이를 가지는 소자분리막(502, 504), 서로 다른 수직 길이를 가지는 게이트 전극(532, 542), 및 서로 다른 공핍 영역의 폭을 가질 수 있다. 따라서, 약 10 V 이상의 비교적 높은 동작 전압을 가지는 복수의 고전압 트랜지스터(TR51, TR52)에서 각각의 동작 전압에 따라 최적화된 동작 특성을 얻을 수 있다.
도 11은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 11을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100), 및 반도체 장치(1100)와 전기적으로 연결되는 콘트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들면, 전자 시스템(1000)은 적어도 하나의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있다. 예를 들면, 반도체 장치(1100)는 도 1 내지 도 10을 참조하여 반도체 장치(10, 100, 400, 500)에 대하여 상술한 구조들 중 적어도 하나의 구조를 포함하는 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 게이트 상부 라인(UL1, UL2), 제1 및 제2 게이트 하부 라인(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터(UT1, UT2), 및 하부 트랜지스터(LT1, LT2)와 상부 트랜지스터(UT1, UT2)와의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 하부 트랜지스터(LT1, LT2)의 개수와 상부 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터(UT1, UT2)는 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터(LT1, LT2)는 접지 선택 트랜지스터를 포함할 수 있다. 복수의 게이트 하부 라인(LL1, LL2)은 각각 하부 트랜지스터(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극일 수 있고, 게이트 상부 라인(UL1, UL2)은 상부 트랜지스터(UT1, UT2)의 게이트 전극일 수 있다.
공통 소스 라인(CSL), 복수의 게이트 하부 라인(LL1, LL2), 복수의 워드 라인(WL), 및 복수의 게이트 상부 라인(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제1 연결 배선(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 복수의 비트 라인(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제2 연결 배선(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터(MCT) 중 적어도 하나에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다.
반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 콘트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
콘트롤러(1200)는 프로세서(1210), NAND 콘트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 예시적인 실시예들에서, 전자 시스템(1000)은 복수의 반도체 장치(1100)를 포함할 수 있으며, 이 경우, 콘트롤러(1200)는 복수의 반도체 장치(1100)을 제어할 수 있다.
프로세서(1210)는 콘트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 콘트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 콘트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 12는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 12를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 콘트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 복수의 배선 패턴(2005)에 의해 콘트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 콘트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
콘트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 콘트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 콘트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 콘트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하부면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 11의 입출력 패드(1101)에 해당할 수 있다. 복수의 반도체 칩(2200) 각각은 복수의 게이트 스택(3210) 및 복수의 채널 구조물(3220)을 포함할 수 있다. 복수의 반도체 칩(2200) 각각은 도 1 내지 도 10을 참조하여 반도체 장치(10, 100, 400, 500) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 콘트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 콘트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 콘트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 13은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다. 도 13에는 도 12의 II - II' 선 단면에 따르는 구성이 보다 상세하게 도시되어 있다.
도 13을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130)(도 12 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 상부 패드(2130)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 복수의 상부 패드(2130)는 복수의 연결 구조물(2400)과 전기적으로 연결될 수 있다. 복수의 하부 패드(2125)는 복수의 도전성 연결부(2800)를 통해 도 12에 예시한 전자 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다.
복수의 반도체 칩(2200) 각각은 반도체 기판(3010)과, 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 복수의 주변 배선(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제1 구조물(3100)은 도 7b 및 도 7c를 참조하여 설명한 바와 같이, 트랜지스터의 동작 전압에 따라 구분되는 복수의 트랜지스터 영역(LVR, MVR, HVR)을 포함할 수 있다. 도 7c를 참조하여 설명한 바와 같이, 비교적 낮은 동작 전압 또는 중간 동작 전압을 가지는 트랜지스터들을 포함하는 제1 트랜지스터 영역(LVR) 및 제2 트랜지스터 영역(MVR)에는 주변회로 기판(210)의 상면을 따라 채널이 형성되는 플래너 채널 구조의 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)가 형성될 수 있다. 비교적 높은 동작 전압을 가지는 트랜지스터들을 포함하는 제3 트랜지스터 영역(HVR)에는 주변회로 기판(210)에 형성된 리세스 트렌치(210R)의 표면을 따라 채널이 형성되는 리세스 채널 구조의 제3 트랜지스터(TR3)가 형성될 수 있다. 도 13에는 제1 구조물(3100)이 도 7c에 예시한 반도체 장치(100)의 주변회로 영역(PERI)과 같은 구조를 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 구조물(3100)은 도 9에 예시한 반도체 장치(400)의 주변회로 영역(PERI), 또는 도 10에 예시한 반도체 장치(500)주변회로 영역(PERI)에 대하여 설명한 바와 같은 구조를 가질 수도 있다.
제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 스택(3210), 게이트 스택(3210)을 관통하는 채널 구조물(3220), 채널 구조물(3220)과 전기적으로 연결되는 비트 라인(3240), 및 게이트 스택(3210)을 포함할 수 있다. 게이트 스택(3210)은 도 7b에 예시한 게이트 스택(GS)으로 이루어질 수 있다. 도 7b에 예시한 바와 같이, 게이트 스택(GS)은 복수의 게이트 라인(130)과 복수의 게이트 라인(130)에 일체로 연결된 복수의 도전성 패드 영역(112)을 포함할 수 있다. 또한, 복수의 반도체 칩(2200) 각각은 게이트 스택(GS)의 복수의 도전성 패드 영역(112)과 전기적으로 연결되는 복수의 콘택 구조물(CTS)을 포함할 수 있다.
복수의 반도체 칩(2200) 각각은, 제1 구조물(3100)의 복수의 주변 배선(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 스택(3210)의 외측에 배치될 수 있다. 다른 예시적인 실시예들에서, 반도체 패키지(2003)는 게이트 스택(3210)을 관통하는 관통 배선을 더 포함할 수 있다. 복수의 반도체 칩(2200) 각각은, 제1 구조물(3100)의 복수의 주변 배선(3110)과 전기적으로 연결되는 입출력 패드(도 12의 2210)를 더 포함할 수 있다.
도 14는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다. 도 14에는 도 12의 II - II' 선 단면에 대응하는 부분의 구성이 도시되어 있다.
도 14를 참조하면, 반도체 패키지(4003)는 도 13를 참조하여 설명한 반도체 패키지(2003)와 대체로 동일한 구성을 가진다. 단, 반도체 패키지(4003)는 복수의 반도체 칩(2200A)을 포함한다. 복수의 반도체 칩(2200A) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 복수의 제1 접합 구조물(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제1 구조물(4100)은 도 7b 및 도 7c를 참조하여 설명한 바와 같이, 트랜지스터의 동작 전압에 따라 구분되는 복수의 트랜지스터 영역(LVR, MVR, HVR)을 포함할 수 있다. 도 7c를 참조하여 설명한 바와 같이, 비교적 낮은 동작 전압 또는 중간 동작 전압을 가지는 트랜지스터들을 포함하는 제1 트랜지스터 영역(LVR) 및 제2 트랜지스터 영역(MVR)에는 주변회로 기판(210)의 상면을 따라 채널이 형성되는 플래너 채널 구조의 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)가 형성될 수 있다. 비교적 높은 동작 전압을 가지는 트랜지스터들을 포함하는 제3 트랜지스터 영역(HVR)에는 주변회로 기판(210)에 형성된 리세스 트렌치(210R)의 표면을 따라 채널이 형성되는 리세스 채널 구조의 제3 트랜지스터(TR3)가 형성될 수 있다. 도 14에는 제1 구조물(4100)이 도 7c에 예시한 반도체 장치(100)의 주변회로 영역(PERI)과 같은 구조를 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 구조물(4100)은 도 9에 예시한 반도체 장치(400)의 주변회로 영역(PERI), 또는 도 10에 예시한 반도체 장치(500)의 주변회로 영역(PERI)에 대하여 설명한 바와 같은 구조를 가질 수도 있다.
제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 스택(4210), 및 게이트 스택(4210)을 관통하는 채널 구조물(4220)을 포함할 수 있다. 게이트 스택(4210)은 도 7b에 예시한 게이트 스택(GS)으로 이루어질 수 있다. 도 7b에 예시한 바와 같이, 게이트 스택(GS)은 복수의 게이트 라인(130)과 복수의 게이트 라인(130)에 일체로 연결된 복수의 도전성 패드 영역(112)을 포함할 수 있다. 또한, 복수의 반도체 칩(2200A) 각각은 게이트 스택(GS)의 복수의 도전성 패드 영역(112)과 전기적으로 연결되는 복수의 콘택 구조물(CTS)을 포함할 수 있다.
또한, 복수의 반도체 칩(2200A) 각각은 게이트 스택(4210)의 복수의 게이트 라인(130)(도 7b 참조)과 각각 전기적으로 연결되는 복수의 제2 접합 구조물(4250)을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제2 접합 구조물(4250)은 도 7b에 예시한 복수의 본딩 구조물(BS)로 이루어질 수 있다. 예를 들면, 복수의 제2 접합 구조물(4250) 중 일부의 제2 접합 구조물(4250)은 채널 구조물(4220)과 전기적으로 연결되는 비트 라인(4240)에 연결되도록 구성될 수 있다. 복수의 제2 접합 구조물(4250) 중 다른 일부의 제2 접합 구조물(4250)은 콘택 구조물(CTS)을 통해 게이트 라인(130)(도 7b 참조)과 전기적으로 연결되도록 구성될 수 있다.
제1 구조물(4100)의 복수의 제1 접합 구조물(4150)과 제2 구조물(4200)의 복수의 제2 접합 구조물(4250)은 서로 접촉하면서 접합될 수 있다. 복수의 제1 접합 구조물(4150) 및 복수의 제2 접합 구조물(4250)의 접합되는 부분들은 금속, 예를 들면 구리(Cu)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 도 13에 예시한 복수의 반도체 칩(2200) 각각의 사이의 연결과, 도 14에 예시한 복수의 반도체 칩(2200A) 각각의 사이의 연결은 본딩 와이어 형태의 복수의 연결 구조물(2400)(도 12 참조)을 통해 이루어질 수 있다. 다른 예시적인 실시예들에서, 도 13에 예시한 복수의 반도체 칩(2200) 각각의 사이의 연결과, 도 14에 예시한 복수의 반도체 칩(2200A) 각각의 사이의 연결은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 15는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다. 도 15에는 도 12의 I - I' 선 단면에 대응하는 부분의 구성이 보다 상세하게 도시되어 있다.
도 15를 참조하면, 반도체 패키지(5003)에서, 반도체 칩들(2200b)은 서로 수직 정렬될 수 있다. 반도체 칩들(2200b) 각각은 반도체 기판(5010), 및 반도체 기판(5010) 아래에 형성된 제1 구조물(5100), 및 제1 구조물(5100) 아래에서 제1 구조물(5100)과 웨이퍼 본딩 방식으로 제1 구조물(5100)과 접합된 제2 구조물(5200)을 포함할 수 있다.
제1 구조물(5100)은 주변 배선(5110) 및 제1 접합 구조물들(5150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제1 구조물(5100)은 도 7b 및 도 7c를 참조하여 설명한 바와 같이, 트랜지스터의 동작 전압에 따라 구분되는 복수의 트랜지스터 영역(LVR, MVR, HVR)을 포함할 수 있다. 도 7c를 참조하여 설명한 바와 같이, 비교적 낮은 동작 전압 또는 중간 동작 전압을 가지는 트랜지스터들을 포함하는 제1 트랜지스터 영역(LVR) 및 제2 트랜지스터 영역(MVR)에는 주변회로 기판(210)의 상면을 따라 채널이 형성되는 플래너 채널 구조의 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)가 형성될 수 있다. 비교적 높은 동작 전압을 가지는 트랜지스터들을 포함하는 제3 트랜지스터 영역(HVR)에는 주변회로 기판(210)에 형성된 리세스 트렌치(210R)의 표면을 따라 채널이 형성되는 리세스 채널 구조의 제3 트랜지스터(TR3)가 형성될 수 있다. 도 15에는 제1 구조물(5100)이 도 7c에 예시한 반도체 장치(100)의 주변회로 영역(PERI)과 같은 구조를 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 구조물(5100)은 도 9에 예시한 반도체 장치(400)의 주변회로 영역(PERI), 또는 도 10에 예시한 반도체 장치(500)의 주변회로 영역(PERI)에 대하여 설명한 바와 같은 구조를 가질 수도 있다.
제2 구조물(5200)은 공통 소스 라인(5205), 공통 소스 라인(5205)과 제1 구조물(5100) 사이의 게이트 적층 구조물(5210), 게이트 적층 구조물(5210)을 관통하는 메모리 채널 구조물들(5220)과 분리 구조물들(5230), 및 메모리 채널 구조물들(5220) 및 게이트 적층 구조물(5210)의 복수의 게이트 라인(130)(도 7b 참조)과 각각 전기적으로 연결되는 제2 접합 구조물들(5250)을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제2 접합 구조물(5250)은 도 7b에 예시한 복수의 본딩 구조물(BS)로 이루어질 수 있다. 예를 들면, 복수의 제2 접합 구조물(5250) 중 일부의 제2 접합 구조물(5250)은 채널 구조물(5220)과 전기적으로 연결되는 비트 라인(5240)에 연결되도록 구성될 수 있다. 복수의 제2 접합 구조물(5250) 중 다른 일부의 제2 접합 구조물(5250)은 콘택 구조물(CTS)을 통해 게이트 라인(130)(도 7b 참조)과 전기적으로 연결되도록 구성될 수 있다.
제1 구조물(5100)의 제1 접합 구조물들(5150) 및 제2 구조물(5200)의 제2 접합 구조물들(5250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(5150) 및 제2 접합 구조물들(5250)의 접합되는 부분들은 금속, 예를 들면 구리(Cu)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
반도체 칩들(2200b) 중 최상부의 반도체 칩을 제외한 나머지 반도체 칩들은 반도체 기판(5010) 상의 후면 절연층(5300), 후면 절연층(5300) 상의 후면 입출력 패드들(5320), 및 반도체 기판(5010)과 후면 절연층(5300)을 관통하고 제1 구조물(5100)의 주변 배선들(5110)과 후면 입출력 패드들(5320)을 전기적으로 연결하는 관통 전극 구조물들(5310)을 더 포함할 수 있다. 관통 전극 구조물들(5310) 각각은 관통 전극(5310a)과, 관통 전극(5310a)의 측면을 둘러싸는 절연성 스페이서(5310b)를 포함할 수 있다. 반도체 패키지(5003)는 반도체 칩들(2200b) 각각의 하부에 배치되는 연결 구조물들(5400), 예를 들어 도전성 범프들을 더 포함할 수 있다. 연결 구조물들(5400)은 반도체 칩들(2200b)을 전기적으로 연결할 수 있고, 반도체 칩들(2200b)과 패키지 기판(2100)을 전기적으로 연결할 수 있다. 언더필 물질층(5510)은 연결 구조물들(5400)의 측면을 둘러쌀 수 있다.
도 16a 내지 도 16f는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 7a 내지 도 7c에 예시한 반도체 장치(100)의 제조 방법을 예로 들어 설명한다. 도 16a 내지 도 16e에서, 메모리 셀 영역(MEC)에 도시한 구성은 도 7a의 A1 - A1' 선 단면에 대응하는 부분의 공정 순서에 따른 구성을 나타내고, 연결 영역(CON)에 도시한 구성은 도 7a의 A2 - A2' 선 단면에 대응하는 부분의 공정 순서에 따른 구성을 나타낼 수 있다.
도 16a를 참조하면, 베이스 기판(710) 상에 셀 절연막(190)을 형성하고, 셀 절연막(190) 상에 셀 기판(102) 및 도전성 플레이트(110)를 순차적으로 형성할 수 있다. 베이스 기판(710)은 실리콘 기판과 같은 반도체 기판으로 이루어질 수 있다.
도 16b를 참조하면, 메모리 셀 영역(MEC) 및 연결 영역(CON)에서 도전성 플레이트(110) 위에 복수의 절연막(156) 및 복수의 희생막(PL)을 교대로 하나의 층씩 적층할 수 있다. 복수의 희생막(PL)은 실리콘 질화물, 실리콘 카바이드, 또는 폴리실리콘으로 이루어질 수 있다. 복수의 희생막(PL)은 각각 후속 공정에서 게이트 스택(GS)(도 16d 참조)을 형성하기 위한 공간을 확보하는 역할을 할 수 있다.
도 16c를 참조하면, 연결 영역(CON)에서 복수의 절연막(156) 및 복수의 희생막(PL)이 계단형 구조(STP)를 이루도록 복수의 절연막(156) 및 복수의 희생막(PL) 각각의 일부를 제거한 후, 연결 영역(CON)에서 계단형 구조(STP)를 덮는 절연막(114)을 형성할 수 있다. 절연막(114)은 패드 본딩 영역(PA)에서 셀 절연막(190), 셀 기판(102), 및 도전성 플레이트(110)를 덮도록 형성될 수 있다.
그 후, 메모리 셀 영역(MEC)에서 복수의 절연막(156) 및 복수의 희생막(PL)을 관통하며 수직 방향(Z 방향)으로 연장되는 복수의 채널 홀(180H)을 형성하고, 복수의 채널 홀(180H) 각각의 내부에 게이트 유전막(182), 채널 영역(184), 및 매립 절연막(186)을 형성하여 복수의 채널 홀 매립 구조물을 형성한다.
이어서, 메모리 셀 영역(MEC), 연결 영역(CON), 및 패드 본딩 영역(PA)에서 상기 복수의 채널 홀 매립 구조물, 계단형 구조(STP), 및 절연막(114)을 덮는 중간 절연막(187)을 형성하고, 중간 절연막(187)에 복수의 콘택 홀(187H)을 형성하여 상기 복수의 채널 홀 매립 구조물의 상면을 노출시키고, 복수의 콘택 홀(187H) 내에 복수의 드레인 영역(188)을 형성하여 채널 구조물(180)을 형성한다. 중간 절연막(187)은 메모리 셀 영역(MEC), 연결 영역(CON), 및 패드 본딩 영역(PA)에 걸쳐서 평탄화된 상면을 가지도록 형성될 수 있다.
도 16d를 참조하면, 도 16c의 결과물에서 복수의 절연막(156) 및 복수의 희생막(PL)을 관통하며 도전성 플레이트(110)를 노출시키는 복수의 워드 라인 컷 영역(WLC)(도 7a 참조)을 형성한 후, 복수의 워드 라인 컷 영역(WLC)을 통해 복수의 희생막(PL)을 복수의 게이트 라인(130) 및 복수의 도전성 패드 영역(112)으로 치환한다.
예시적인 실시예들에서, 복수의 희생막(PL)(도 16b 참조)을 복수의 게이트 라인(130)으로 치환하기 위하여, 복수의 워드 라인 컷 영역(WLC)(도 7a 참조)을 통해 노출되는 복수의 희생막(PL)(도 16c 참조)을 선택적으로 제거하여 복수의 절연막(156) 각각의 사이에 빈 공간을 마련한 후, 상기 빈 공간에 도전 물질을 매립하여 복수의 게이트 라인(130) 및 복수의 도전성 패드 영역(112)을 형성할 수 있다.
그 후, 도 7a에 예시한 바와 같이, 복수의 워드 라인 컷 영역(WLC) 각각의 내부에 절연 스페이서(192) 및 공통 소스 라인(CSL)을 형성하여 워드 라인 컷 구조물(WCS)을 형성할 수 있다. 다른 예시적인 실시예들에서, 복수의 워드 라인 컷 영역(WLC)은 절연물 만으로 채워질 수 있으며, 공통 소스 라인(CSL) 형성 공정은 생략 가능하다.
도 16e를 참조하면, 도 16d의 결과물 상에 상부 절연막(193)을 형성한 후, 메모리 셀 영역(MEC)에서 상부 절연막(193)을 관통하여 복수의 채널 구조물(180)에 연결되는 복수의 비트 라인 콘택 패드(194)를 형성한다. 절연막(114), 중간 절연막(187), 및 상부 절연막(193)은 절연 구조물을 구성할 수 있다.
마스크 패턴(도시 생략)을 식각 마스크로 이용하여, 연결 영역(CON) 및 패드 본딩 영역(PA)에서 상기 절연 구조물을 이방성 식각하여, 연결 영역(CON)에서는 복수의 도전성 패드 영역(112)을 노출시키고 패드 본딩 영역(PA)에서는 도전성 플레이트(110)를 노출시키는 복수의 콘택 홀을 형성할 수 있다. 그 후, 연결 영역(CON)에서 상기 복수의 콘택 홀 각각의 내부에 콘택 구조물(CTS)을 형성하고, 패드 본딩 영역(PA)에서 상기 복수의 콘택 홀 각각의 내부에 공통 소스 라인 콘택 플러그(380)를 형성할 수 있다.
그 후, 메모리 셀 영역(MEC), 연결 영역(CON), 및 패드 본딩 영역(PA)에서 층간절연막(195)을 형성한 후, 메모리 셀 영역(MEC)에는 층간절연막(195)의 일부 영역들을 관통하는 복수의 비트 라인(BL)을 형성하고, 연결 영역(CON)에는 층간절연막(195)의 일부 영역들을 관통하는 복수의 배선층(ML)을 형성하고, 패드 본딩 영역(PA)에는 층간절연막(195)의 일부 영역들을 관통하여 공통 소스 라인 콘택 플러그(380)에 연결되는 메탈층(360A)을 형성할 수 있다.
그 후, 본딩 구조물(BS)(도 7b 참조) 형성에 필요한 복수의 제1 본딩 메탈 패드를 형성할 수 있다. 상기 복수의 제1 본딩 메탈 패드는 도 7b에 예시한 제1 본딩 메탈 패드(371A, 372A, 371B, 372B, 371C, 372C, 392)를 포함할 수 있다. 제1 본딩 메탈 패드(371A, 372A, 371B, 372B, 371C, 372C, 392)을 형성하는 과정에서, 메모리 셀 영역(MEC) 및 연결 영역(CON)에는 제1 본딩 메탈 패드(371B, 372B, 371C, 372C, 392) 각각의 사이를 절연하는 층간절연막(395)이 형성될 수 있다. 패드 본딩 영역(PA)에는 제1 본딩 메탈 패드(371A, 372A) 각각의 사이를 절연하는 절연막이 형성될 수 있다. 패드 본딩 영역(PA)에서 도전 패턴들 각각의 사이를 채우는 절연막들은 층간절연막(315)으로 남을 수 있다. 도 16e에서 베이스 기판(710) 상에 남아 있는 결과물은 셀 영역(CELL)을 구성할 수 있다.
도 16f를 참조하면, 도 7b에 예시한 주변회로 영역(PERI)을 형성할 수 있다. 주변회로 영역(PERI)은 복수의 제2 본딩 메탈 패드를 포함할 수 있다. 상기 복수의 제2 본딩 메탈 패드는 도 7b에 예시한 제2 본딩 메탈 패드(271A, 272A, 273A, 271B, 272B, 271C, 272C, 252)을 포함할 수 있다.
도16e의 결과물인 셀 영역(CELL)을 포함하는 구조물을 주변회로 영역(PERI) 상에 수직 방향(Z 방향)으로 오버랩되도록 정렬한 후, 셀 영역(CELL)에 포함된 복수의 제1 본딩 메탈 패드와 주변회로 영역(PERI)에 포함된 복수의 제2 본딩 메탈 패드를 본딩할 수 있다.
예시적인 실시예들에서, 셀 영역(CELL)에 포함된 복수의 제1 본딩 메탈 패드와 주변회로 영역(PERI)에 포함된 복수의 제2 본딩 메탈 패드는 별도의 접착층 없이, 셀 영역(CELL)을 포함하는 구조물을 화살표(730) 방향으로 가압하여 직접 본딩될 수 있다. 예를 들면, 상기 복수의 제1 본딩 메탈 패드와 상기 복수의 제2 본딩 메탈 패드가 서로 마주보는 상태에서 이들이 서로 가까워지는 방향으로 가압하여 원자 레벨에서의 결합이 형성되도록 함으로써 본딩 구조물(BS)(도 7b 참조)이 형성될 수 있다. 예시적인 실시예들에서, 상기 복수의 제1 본딩 메탈 패드와 상기 복수의 제2 본딩 메탈 패드를 본딩하기 전에, 이들 각각의 접합력을 강화하기 위하여 상기 복수의 제1 본딩 메탈 패드가 노출된 셀 영역(CELL)의 표면과, 상기 복수의 제2 본딩 메탈 패드가 노출된 주변회로 영역(PERI)의 표면을 수소 플라즈마 처리 등과 같은 표면 처리하는 공정을 더 수행할 수 있다.
그 후, 셀 영역(CELL)으로부터 베이스 기판(710)을 제거하여 셀 절연막(190)을 노출시킬 수 있다. 예시적인 실시예들에서, 베이스 기판(710)을 제거하기 위하여 그라인딩(grinding) 공정, 습식 식각 공정, 또는 이들의 조합을 이용할 수 있다.
셀 영역(CELL)의 패드 본딩 영역(PA)에서 셀 절연막(190) 및 층간절연막(315) 각각의 일부를 제거하여 복수의 제1 본딩 메탈 패드 중 일부 제1 본딩 메탈 패드를 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 입출력 콘택 플러그(303)(도 7b 참조)를 형성하고, 셀 절연막(190) 상에 입출력 패드(305)(도 7b 참조)를 형성하여 도 7a 내지 도 7c를 참조하여 설명한 반도체 장치(100)를 제조할 수 있다.
도 16a 내지 도 16f를 참조하여 도 7a 내지 도 7c에 예시한 반도체 장치(100)의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 상기 설명한 바 로부터 다양한 변형 및 변경을 가하여, 도 9에 예시한 반도체 장치(400) 또는 도 10에 예시한 반도체 장치(500)를 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
도 17은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 17을 참조하면, 제1 웨이퍼(WF1)에 도 7b를 참조하여 설명한 셀 영역(CELL)을 포함하는 제1 구조물을 형성할 수 있다. 제2 웨이퍼(WF2)에 도 7b, 도 9, 또는 도 10을 참조하여 설명한 주변회로 영역(PERI)을 포함하는 제2 구조물을 형성할 수 있다.
그 후, 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)를 접착하고, 제1 웨이퍼(WF1)와 제2 웨이퍼(WF2)가 접착된 상태에서 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)를 절단하여 복수의 칩(800)을 형성할 수 있다.
복수의 칩(800) 각각은 서로 오버랩되도록 적층된 제1 반도체 다이(SD1) 및 제2 반도체 다이(SD2)를 포함할 수 있다. 복수의 칩(800)은 도 7a 내지 도 10을 참조하여 설명한 반도체 장치(100, 400, 500) 중 적어도 하나의 반도체 장치를 포함할 수 있다. 제1 반도체 다이(SD1)는 제1 웨이퍼(WF1)로부터 얻어진 것으로서 도 7b를 참조하여 설명한 셀 영역(CELL)을 포함할 수 있다. 제2 반도체 다이(SD2)는 제2 웨이터(WF2)로부터 얻어진 것으로서, 도 7b, 도 7c, 도 9, 또는 도 10을 참조하여 설명한 주변회로 영역(PERI)을 포함할 수 있다.
도 18은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 18을 참조하면, 도 7b를 참조하여 설명한 셀 영역(CELL)을 포함하는 제1구조물을 가지는 반도체 다이(DA)를 형성할 수 있다. 웨이퍼(WF)에 도 7b, 도 7c, 도 9, 또는 도 10을 참조하여 설명한 주변회로 영역(PERI)을 포함하는 제2 구조물을 형성할 수 있다. 그 후, 반도체 다이(DA)를 화살표(930) 방향으로 가압하여 웨이퍼(WF) 상의 일부 영역에 본딩할 수 있다. 웨이퍼(WF) 중 반도체 다이(DA)와 오버랩되는 영역에는 도 7b, 도 7c, 도 9, 또는 도 10을 참조하여 설명한 주변회로 영역(PERI)이 배치될 수 있다.
도 19는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 19를 참조하면, 도 7b를 참조하여 설명한 셀 영역(CELL)을 포함하는 제1구조물을 가지는 제1 반도체 다이(DA1)를 형성할 수 있다. 도 7b, 도 7c, 도 9, 또는 도 10을 참조하여 설명한 주변회로 영역(PERI)을 포함하는 제2 구조물을 가지는 제2 반도체 다이(DA2)를 형성할 수 있다. 그 후, 제1 반도체 다이(DA1) 및 제2 반도체 다이(DA2)를 화살표(940) 방향으로 가압하여 본딩할 수 있다.
이상, 본 발명을 예시적인 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 셀 기판, 130: 게이트 라인, 180: 채널 구조물, BL: 비트 라인, BS: 본딩 구조물, 210: 주변회로 기판, 210R: 리세스 트렌치, 212: 제1 게이트 전극, 222: 제2 게이트 전극, 232: 제3 게이트 전극.

Claims (20)

  1. 셀 기판, 상기 셀 기판 상에서 수직 방향으로 서로 오버랩되어 있는 복수의 워드 라인과 상기 복수의 워드 라인 상에 형성된 복수의 비트 라인을 포함하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이 상에 배치된 제1 본딩 메탈 패드를 포함하는 셀 영역과,
    상기 셀 영역과 상기 수직 방향으로 오버랩되어 있고, 주변회로 기판, 상기 주변 회로 기판 상에 형성된 복수의 회로, 및 상기 제1 본딩 메탈 패드에 본딩되어 있는 제2 본딩 메탈 패드를 포함하는 주변 회로 영역을 포함하고,
    상기 복수의 회로는
    상기 주변회로 기판의 상면을 따라 채널이 형성되도록 구성된 복수의 플래너 채널 트랜지스터와,
    상기 주변회로 기판에 형성된 리세스 트렌치의 표면을 따라 채널이 형성되도록 구성된 적어도 하나의 리세스 채널 트랜지스터를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 리세스 채널 트랜지스터의 동작 전압은 상기 복수의 플래너 채널 트랜지스터 각각의 동작 전압보다 큰 반도체 장치.
  3. 제1항에 있어서,
    상기 주변회로 영역은 상기 복수의 플래너 채널 트랜지스터가 배치된 저전압 트랜지스터 영역과, 상기 복수의 저전압 트랜지스터의 동작 전압보다 큰 동작 전압을 가지는 복수의 고전압 트랜지스터가 배치된 고전압 트랜지스터 영역을 포함하고,
    상기 적어도 하나의 리세스 채널 트랜지스터는
    상기 리세스 트렌치의 내벽을 덮는 게이트 유전막과,
    상기 게이트 유전막 상에서 상기 리세스 트렌치를 채우는 매립 전극 부분과 상기 매립 전극 부분에 일체로 연결되고 상기 주변회로 기판의 상면 위로 돌출된 돌출 전극 부분을 포함하는 게이트 전극을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 주변회로 영역은 상기 주변회로 기판 내에서 상기 리세스 트렌치를 수용하는 웰을 더 포함하고,
    상기 적어도 하나의 리세스 트랜지스터는 상기 리세스 트렌치의 내벽을 덮는 게이트 유전막, 상기 게이트 유전막 상에서 상기 리세스 트렌치를 채우는 게이트 전극, 상기 게이트 전극의 양 측에서 상기 웰 내에 형성된 한 쌍의 소스/드레인 영역, 및 상기 웰 내에서 상기 리세스 트렌치의 바닥부에 인접한 위치에 있는 채널 영역을 포함하고,
    상기 게이트 유전막은 상기 한 쌍의 소스/드레인 영역과 상기 게이트 전극과의 사이에 개재되는 제1 부분과 상기 채널 영역에 인접한 제2 부분을 포함하고, 상기 제1 부분의 두께는 상기 제2 부분의 두께보다 더 반도체 장치.
  5. 제1항에 있어서,
    상기 주변회로 영역은 상기 주변회로 기판 내에서 상기 리세스 트렌치를 수용하는 제1 도전형의 포켓 웰과, 상기 포켓 웰을 수용하는 제2 도전형의 딥 웰을 더 포함하고,
    상기 적어도 하나의 리세스 트랜지스터는 상기 리세스 트렌치의 내벽을 덮는 게이트 유전막, 상기 게이트 유전막 상에서 상기 리세스 트렌치를 채우는 게이트 전극, 상기 포켓 웰 내에 형성된 한 쌍의 소스/드레인 영역, 및 상기 포켓 웰 내에서 상기 리세스 트렌치의 바닥부에 인접한 위치에 있는 채널 영역을 포함하고,
    상기 게이트 유전막은 상기 한 쌍의 소스/드레인 영역과 상기 게이트 전극과의 사이에 개재되는 제1 부분과 상기 채널 영역에 인접한 제2 부분을 포함하고, 상기 제1 부분의 두께는 상기 제2 부분의 두께보다 큰 반도체 장치.
  6. 제1항에 있어서,
    상기 주변회로 영역은 상기 복수의 플래너 채널 트랜지스터가 배치된 저전압 트랜지스터 영역과, 상기 복수의 플래너 채널 트랜지스터 각각의 동작 전압보다 큰 동작 전압을 가지는 복수의 고전압 트랜지스터가 배치된 고전압 트랜지스터 영역을 포함하고,
    상기 적어도 하나의 리세스 채널 트랜지스터는
    상기 고전압 트랜지스터 영역에 배치되고, 제1 동작 전압을 가지고, 상기 수직 방향에서 제1 길이를 가지는 제1 게이트 전극을 포함하는 제1 리세스 채널 트랜지스터와,
    상기 고전압 트랜지스터 영역에 배치되고, 상기 제1 동작 전압보다 큰 제2 동작 전압을 가지고 상기 수직 방향에서 상기 제1 길이보다 큰 제2 길이를 가지는 제2 게이트 전극을 포함하는 제2 리세스 채널 트랜지스터를 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 주변회로 영역은 상기 복수의 플래너 채널 트랜지스터가 배치된 저전압 트랜지스터 영역과, 상기 복수의 플래너 채널 트랜지스터 각각의 동작 전압보다 큰 동작 전압을 가지는 복수의 고전압 트랜지스터가 배치된 고전압 트랜지스터 영역을 포함하고,
    상기 적어도 하나의 리세스 채널 트랜지스터는
    상기 고전압 트랜지스터 영역에 배치되고, 제1 동작 전압을 가지고, 제1 도판트 농도를 가지는 제1 불순물 영역과 상기 제1 도판트 농도보다 큰 제2 도판트 농도를 가지는 제2 불순물 영역을 포함하는 제1 소스/드레인 영역을 가지는 제1 리세스 채널 트랜지스터와,
    상기 고전압 트랜지스터 영역에 배치되고, 상기 제1 동작 전압보다 큰 제2 동작 전압을 가지고, 제3 도판트 농도를 가지는 제3 불순물 영역과 상기 제3 도판트 농도보다 큰 제4 도판트 농도를 가지는 제4 불순물 영역을 포함하는 제2 소스/드레인 영역을 가지는 제2 리세스 채널 트랜지스터를 포함하고,
    상기 수직 방향에서 상기 제2 리세스 채널 트랜지스터의 상기 제3 불순물 영역의 길이는 상기 제1 리세스 채널 트랜지스터의 상기 제1 불순물 영역의 길이보다 큰 반도체 장치.
  8. 제1항에 있어서,
    상기 적어도 하나의 리세스 채널 트랜지스터의 동작 전압은 상기 복수의 플래너 채널 트랜지스터 각각의 동작 전압보다 크고,
    상기 복수의 플래너 채널 트랜지스터는 제1 동작 전압을 가지는 제1 플래너 채널 트랜지스터와, 상기 제1 동작 전압보다 큰 제2 동작 전압을 가지는 제2 플래너 채널 트랜지스터를 포함하고,
    상기 제1 플래너 채널 트랜지스터는 제1 수평 방향에서 제1 폭을 가지는 제1 게이트 전극을 포함하고, 상기 제2 플래너 채널 트랜지스터는 상기 제1 수평 방향에서 상기 제1 폭보다 큰 제2 폭을 가지는 제1 게이트 전극을 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 주변회로 영역은
    상기 복수의 플래너 채널 트랜지스터 중에서 선택되고 제1 동작 전압을 가지는 제1 플래너 채널 트랜지스터가 배치된 제1 트랜지스터 영역과,
    상기 복수의 플래너 채널 트랜지스터 중에서 선택되고 상기 제1 동작 전압보다 큰 제2 동작 전압을 가지는 제2 플래너 채널 트랜지스터가 배치된 제2 트랜지스터 영역과,
    상기 제2 동작 전압보다 큰 제3 동작 전압을 가지는 상기 적어도 하나의 리세스 채널 트랜지스터가 배치된 제3 트랜지스터 영역을 포함하고,
    상기 제1 동작 전압은 0.5 V 내지 1.2 V의 범위 내에서 선택되고,
    상기 제2 동작 전압은 1.2 V 초과 10 V 미만의 범위 내에서 선택되고,
    상기 제3 동작 전압은 적어도 10 V인 반도체 장치.
  10. 메모리 셀 어레이를 포함하는 셀 영역과,
    상기 셀 영역과 수직 방향으로 오버랩되어 있고, 주변회로 기판, 및 상기 주변 회로 기판 상에 형성되고 상기 메모리 셀 어레이와 전기적으로 연결되도록 구성된 복수의 회로를 포함하는 주변 회로 영역을 포함하고,
    상기 복수의 회로는
    상기 주변회로 기판의 상면을 따라 채널이 형성되도록 구성된 복수의 플래너 채널 트랜지스터와,
    상기 주변회로 기판에 형성된 리세스 트렌치의 표면을 따라 채널이 형성되도록 구성된 적어도 하나의 리세스 채널 트랜지스터를 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 적어도 하나의 리세스 채널 트랜지스터의 동작 전압은 상기 복수의 플래너 채널 트랜지스터 각각의 동작 전압보다 큰 반도체 장치.
  12. 제10항에 있어서,
    상기 주변회로 영역은
    상기 복수의 플래너 채널 트랜지스터 중에서 선택되고 제1 동작 전압을 가지는 제1 플래너 채널 트랜지스터가 배치된 제1 트랜지스터 영역과,
    상기 복수의 플래너 채널 트랜지스터 중에서 선택되고 상기 제1 동작 전압보다 큰 제2 동작 전압을 가지는 제2 플래너 채널 트랜지스터가 배치된 제2 트랜지스터 영역과,
    상기 적어도 하나의 리세스 채널 트랜지스터가 배치된 제3 트랜지스터 영역을 포함하고,
    상기 적어도 하나의 리세스 채널 트랜지스터는 상기 제2 동작 전압보다 큰 동작 전압을 가지는 반도체 장치.
  13. 제10항에 있어서,
    상기 복수의 플래너 채널 트랜지스터 각각의 동작 전압은 10 V 보다 작고,
    상기 적어도 하나의 리세스 채널 트랜지스터는 적어도 10 V인 반도체 장치.
  14. 제10항에 있어서,
    상기 셀 영역과 상기 주변회로 영역은 연결 구조물을 통해 서로 연결되어 있고,
    상기 연결 구조물은 금속-금속 본딩 구조물, TSV(through silicon via), BVS(back via stack), 유테틱 본딩(eutectic bonding) 구조물, BGA 본딩(ball grid array bonding) 구조물, 복수의 배선 라인, 복수의 콘택 플러그, 또는 이들의 조합을 포함하는 반도체 장치.
  15. 제10항에 있어서,
    상기 주변회로 영역은 상기 주변회로 기판 내에서 상기 리세스 트렌치를 수용하는 웰을 더 포함하고,
    상기 적어도 하나의 리세스 트랜지스터는 상기 리세스 트렌치의 내벽을 덮는 게이트 유전막, 상기 게이트 유전막 상에서 상기 리세스 트렌치를 채우는 게이트 전극, 상기 게이트 전극의 양 측에서 상기 웰 내에 형성된 한 쌍의 불순물 영역, 및 상기 웰 내에서 상기 리세스 트렌치의 바닥부에 인접한 위치에 있는 채널 영역을 포함하고,
    상기 게이트 유전막은 상기 한 쌍의 불순물 영역과 상기 게이트 전극과의 사이에 개재되는 제1 부분과 상기 채널 영역에 인접한 제2 부분을 포함하고, 상기 제1 부분의 두께는 상기 제2 부분의 두께보다 큰 반도체 장치.
  16. 제10항에 있어서,
    상기 주변회로 영역은 상기 주변회로 기판 내에서 상기 리세스 트렌치를 수용하는 제1 도전형의 포켓 웰과, 상기 포켓 웰을 수용하는 제2 도전형의 딥 웰을 더 포함하고,
    상기 적어도 하나의 리세스 트랜지스터는 상기 리세스 트렌치의 내벽을 덮는 게이트 유전막, 상기 게이트 유전막 상에서 상기 리세스 트렌치를 채우는 게이트 전극, 상기 포켓 웰 내에 형성된 한 쌍의 불순물 영역, 및 상기 포켓 웰 내에서 상기 리세스 트렌치의 바닥부에 인접한 위치에 있는 채널 영역을 포함하고,
    상기 게이트 유전막은 상기 한 쌍의 불순물 영역과 상기 게이트 전극과의 사이에 개재되는 제1 부분과 상기 채널 영역에 인접한 제2 부분을 포함하고, 상기 제1 부분의 두께는 상기 제2 부분의 두께보다 큰 반도체 장치.
  17. 제10항에 있어서,
    상기 적어도 하나의 리세스 채널 트랜지스터는 상기 복수의 플래너 채널 트랜지스터 각각의 동작 전압보다 큰 동작 전압을 가지고,
    상기 적어도 하나의 리세스 채널 트랜지스터는
    상기 수직 방향에서 제1 길이를 가지는 제1 게이트 전극을 포함하고 제1 동작 전압을 가지는 제1 리세스 채널 트랜지스터와,
    상기 수직 방향에서 상기 제1 길이보다 큰 제2 길이를 가지는 제2 게이트 전극을 포함하고 상기 제1 동작 전압보다 큰 제2 동작 전압을 가지는 제2 리세스 채널 트랜지스터를 포함하는 반도체 장치.
  18. 제10항에 있어서,
    상기 적어도 하나의 리세스 채널 트랜지스터는 상기 복수의 플래너 채널 트랜지스터 각각의 동작 전압보다 큰 동작 전압을 가지고,
    상기 적어도 하나의 리세스 채널 트랜지스터는
    제1 동작 전압을 가지고, 제1 도판트 농도를 가지는 제1 불순물 영역과 상기 제1 도판트 농도보다 큰 제2 도판트 농도를 가지는 제2 불순물 영역을 포함하는 제1 소스/드레인 영역을 가지는 제1 리세스 채널 트랜지스터와,
    상기 제1 동작 전압보다 큰 제2 동작 전압을 가지고, 제3 도판트 농도를 가지는 제3 불순물 영역과 상기 제3 도판트 농도보다 큰 제4 도판트 농도를 가지는 제4 불순물 영역을 포함하는 제2 소스/드레인 영역을 가지는 제2 리세스 채널 트랜지스터를 포함하고,
    상기 수직 방향에서 상기 제2 리세스 채널 트랜지스터의 상기 제3 불순물 영역의 길이는 상기 제1 리세스 채널 트랜지스터의 상기 제1 불순물 영역의 길이보다 큰 반도체 장치.
  19. 메인 기판과,
    상기 메인 기판 상의 반도체 장치와,
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 콘트롤러를 포함하고,
    상기 반도체 장치는
    메모리 셀 어레이를 포함하는 셀 영역과,
    상기 셀 영역과 수직 방향으로 오버랩되어 있고, 주변회로 기판, 및 상기 주변 회로 기판 상에 형성되고 상기 메모리 셀 어레이와 전기적으로 연결되도록 구성된 복수의 회로를 포함하는 주변 회로 영역을 포함하고,
    상기 복수의 회로는
    상기 주변회로 기판의 상면을 따라 채널이 형성되도록 구성된 복수의 플래너 채널 트랜지스터와,
    상기 주변회로 기판에 형성된 리세스 트렌치의 표면을 따라 채널이 형성되도록 구성된 적어도 하나의 리세스 채널 트랜지스터를 포함하는 전자 시스템.
  20. 제19항에 있어서,
    상기 메인 기판은 상기 반도체 장치와 상기 콘트롤러를 전기적으로 연결하는 배선 패턴들을 더 포함하고,
    상기 반도체 장치에서 상기 적어도 하나의 리세스 채널 트랜지스터의 동작 전압은 상기 복수의 플래너 채널 트랜지스터 각각의 동작 전압보다 큰 전자 시스템.
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