CN113939906A - 半导体结构、制作方法及三维存储器 - Google Patents

半导体结构、制作方法及三维存储器 Download PDF

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黄腾
华子群
石艳伟
姚兰
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Yangtze Memory Technologies Co Ltd
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Abstract

公开了一种半导体结构、制作方法及三维存储器，半导体结构的制作方法包括：提供衬底，衬底包括第一器件区和第二器件区；在第一器件区上形成多个第一凹槽，在第二器件区上形成第二凹槽，第一凹槽和第二凹槽同时形成；在第一器件区形成第一隔离沟槽；在第二器件区对应于第二凹槽位置形成第二隔离沟槽。

Description

半导体结构、制作方法及三维存储器
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体结构、制作方法及三维存储器。
背景技术
三维存储器(3D NAND Flash)因其存储密度大、编程速度快等优点，被广泛应用于电脑、固态硬盘及电子设备中。市场要求在不增加存储面积的情况下，不断地增加存储容量，为了满足这种要求，需要增加三维存储器的存储密度和减小尺寸。
三维存储器的外围电路包括多种工作电压的器件，例如高压器件(HV device)和低压器件(LV device)等，在高压器件和低压器件中都存在PMOS器件、NMOS器件和浅沟槽隔离(STI，shallow trench isolation)，浅沟槽隔离用于对相邻的器件起隔离的作用。然而，由于高压器件的工作电压比低压器件的工作电压要高，为了达到良好的隔离效果，在形成不同区域的浅沟槽隔离时，需要采用不要的工艺流程，导致工艺流程繁琐，增加了成本。
因此，现有技术存在缺陷，有待改进与发展。
技术问题
本申请的目的在于提供一种半导体结构、制作方法及三维存储器，能在达到良好的隔离效果的同时减少工艺流程，节约成本。
技术解决方案
为了解决上述问题，本申请提供了一种半导体结构的制作方法，包括：提供衬底，衬底包括第一器件区和第二器件区；在第一器件区上形成多个第一凹槽，在第二器件区上形成第二凹槽，第一凹槽和第二凹槽同时形成；在第一器件区形成第一隔离沟槽，第一隔离沟槽隔开相邻的第一凹槽；在第二器件区对应于第二凹槽位置形成第二隔离沟槽。
其中，第一隔离沟槽与第二隔离沟槽同时形成。
其中，在形成第一凹槽之前，还包括：
对第一器件区和第二器件区进行离子掺杂。
其中，在第二器件区对应于第二凹槽位置形成第二隔离沟槽之后，还包括：
在所述第一器件区和所述第二器件区上分别形成第一介质层和第二介质层，所述第一介质层至少部分位于所述第一凹槽的内壁，所述第一介质层的厚度小于所述第二介质层的厚度；在所述第一介质层和所述第二介质层上分别形成第一栅极和所述第二栅极，并在所述第一栅极和所述第二栅极的两侧分别形成源极和漏极。
其中，形成第二凹槽的同时，在第二器件区形成多个第三凹槽，第二凹槽位于相邻的第三凹槽之间。
其中，在第一器件区和第二器件区上分别形成第一介质层和第二介质层，第一介质层至少部分位于第一凹槽的内壁，第二介质层至少部分位于第三凹槽的内壁，第一介质层的厚度小于第二介质层的厚度；在第一介质层和第二介质层上分别形成第一栅极和第二栅极，并在第一栅极和第二栅极的两侧分别形成源极和漏极。
其中，在第二器件区对应于第二凹槽位置形成第二隔离沟槽之后，还包括：
分别在第一隔离沟槽和第二隔离沟槽中填充介质材料，以形成第一隔离结构和第二隔离结构。
为了解决上述问题，本申请实施例还提供了一种半导体结构，包括：衬底，衬底包括第一器件区和第二器件区；第一器件区设有多个第一晶体管和位于相邻的第一晶体管之间的第一隔离结构，第一晶体管的栅极至少部分位于第一凹槽内；第二器件区设有多个第二晶体管和位于相邻的第二晶体管之间的第二隔离结构，第二隔离结构的深度大于第一隔离结构的深度。
其中，第二隔离结构的深度为第一隔离结构的深度和第一凹槽的深度之和。
其中，第一晶体管包括至少部分位于第一凹槽内的第一介质层，第一晶体管的栅极位于第一介质层上，第二晶体管包括至少部分位于第三凹槽内的第二介质层，第二晶体管的第二栅极至少部分位于第三凹槽内，第一介质层的厚度小于第二介质层的厚度。
为了解决上述问题，本申请实施例还提供了一种三维存储器，包括阵列存储结构和外围电路，其中，如上述任一项半导体结构位于外围电路中。
有益效果
本申请提供了一种半导体结构、制作方法及三维存储器，半导体结构的制作方法，包括：提供衬底，衬底包括第一器件区和第二器件区；在第一器件区上形成多个第一凹槽，在第二器件区上形成第二凹槽，第一凹槽和第二凹槽同时形成；在第一器件区形成第一隔离沟槽，第一隔离沟槽隔开相邻的第一凹槽；在第二器件区对应于第二凹槽位置形成第二隔离沟槽，通过将第二凹槽与第一凹槽同时形成，且基于第二凹槽的位置形成第二隔离沟槽，使第二隔离沟槽的深度对应于第一凹槽的深度和第一隔离沟槽的深度之和，在不额外增加工艺的情况下，在第一器件区和第二器件区分别形成深度不同的第一隔离沟槽和第二隔离沟槽，满足不同半导体器件的隔离需求。
附图说明
图1为本申请一个实施例的半导体结构制作方法流程图；
图2为本申请一个实施例中提供衬底的结构示意图；
图3为本申请一个实施例中形成第一有源区和第二有源区的结构示意图；
图4为本申请一个实施例中形成第一凹槽和第二凹槽的结构示意图；
图5为本申请一个实施例中形成第一隔离沟槽和第二隔离沟槽的结构示意图；
图6为本申请一个实施例中形成第一隔离结构和第二隔离结构的结构示意图；
图7为本申请一个实施例中形成第一介质层的结构示意图；
图8为本申请一个实施例中形成第一栅极的结构示意图；
图9为本申请一个实施例中形成半导体结构的结构示意图；
图10为本申请另一实施例的半导体结构制作方法流程图；
图11为本申请另一实施例中形成第一凹槽、第二凹槽和第三凹槽的结构示意图；
图12为本申请另一实施例中形成第一隔离沟槽和第二隔离沟槽的结构示意图；
图13为本申请另一实施例中形成第一隔离结构和第二隔离结构的结构示意图；
图14为本申请另一实施例中形成第一介质层和第二介质层的结构示意图；
图15为本申请另一实施例中形成第一栅极和第二栅极的结构示意图；
图16为本申请另一实施例中形成半导体结构的结构示意图；
图17为本申请另一实施例中形成包括多个晶体管的半导体结构的结构示意图；
图18为本申请一些实施例中存储系统的示意框图。
本申请的实施方式
下面结合附图和实施例，对本申请作进一步的详细描述。特别指出的是，以下实施例仅用于说明本申请，但不对本申请的范围进行限定。同样地，以下实施例仅为本申请的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
另外，本申请所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。在各个附图中，结构相似的单元采用相同的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，附图中可能未示出某些公知的部分。
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图，对本申请进行进一步详细说明。
如图1所示，本申请提供了一种半导体结构的制作方法，具体流程对照图2至图9的结构图，可以包括如下：
S101步骤：提供衬底210，衬底210包括第一器件区和第二器件区。
具体地，结合图2至图9对本申请实施例的半导体结构的制作方法进行详细描述。
图2显示S101步骤形成的结构，包括：衬底210，分别位于图2所示的A1区域和A2区域的第一器件区和第二器件区。衬底210作为形成半导体器件的基础，衬底210为半导体材料，可以是硅(Si)、锗(Ge)或硅锗(GeSi)、碳化硅(SiC)等，也可以是其它材料。
其中，在S101步骤之后，还包括：
S105步骤：对第一器件区和第二器件区进行离子掺杂。
图3显示S104步骤形成的结构，包括：衬底210、第一有源区221和第二有源区222。
具体地，对第一器件区和第二器件区进行离子掺杂，在第一器件区和第二器件区中可以分别形成第一有源区221和第二有源区222，第一凹槽231位于第一有源区221(即第一器件区)，第二凹槽232位于第二有源区222(即第二器件区)。有源区(Active Area，AA)是指，形成有源极、漏极以及导电沟槽所覆盖的区域。在执行S101步骤之后，通过对衬底210进行一次或多次离子注入，形成阱区，随后，通过刻蚀工艺将衬底210隔成一个又一个的区域，而这些区域可以是第一有源区221或第二有源区222，即在衬底210上形成第一有源区221和第二有源区222。
不同于逻辑芯片，由于三维存储器需要满足读、写和擦除的操作，而不同的操作需要不同的工作电压，导致三维存储器的外围电路中需要多个提供不同最大工作电压的器件，对应地，三维存储器的外围电路中形成有高压(HV)器件区和低压(LV)器件区。其中，第一器件区和第二器件区可以分别为低压器件区和高压器件区。
S102步骤：在第一器件区上形成多个第一凹槽231，在第二器件区上形成第二凹槽232，第一凹槽231和第二凹槽232同时形成。
图4显示S102步骤形成的结构，包括：衬底210、第一有源区221以及位于第一有源区221中的第一凹槽231、第二有源区222以及位于第二有源区222中的第二凹槽232，可以通过刻蚀工艺分别在第一有源区221和第二有源区222中垂直于衬底210的纵向上形成第一凹槽231和第二凹槽232。
S103步骤：在第一器件区形成第一隔离沟槽241，第一隔离沟槽241隔开相邻的第一凹槽231。
S104步骤：在第二器件区对应于第二凹槽232位置形成第二隔离沟槽242。
图5显示S103和S104步骤形成的结构，包括：衬底210、第一有源区221以及位于第一有源区221中的第一凹槽231和第一隔离沟槽241、第二有源区222以及位于第二有源区222中的第二隔离沟槽242，其中，第一凹槽231的深度为L1，第一隔离沟槽241的深度为L2，第二隔离沟槽242的深度为L3，第二隔离沟槽242的深度L3大于第一隔离沟槽241的深度L2。
具体地，一般情况下，可以通过刻蚀工艺在衬底210上同时形成第一凹槽231和第二凹槽232，因此第一凹槽231和第二凹槽232的深度一致，即第一凹槽231和第二凹槽232的深度都是L1，在形成第一凹槽231和第二凹槽232之后，在非对应于第一凹槽231的第一有源区221中通过刻蚀工艺形成第一隔离沟槽241，在第二器件区对应于第二凹槽232位置形成第二隔离沟槽242，此处的对应是指继续在第二凹槽232的底部开始向下刻蚀形成第二隔离沟槽242，通过将第二凹槽232与第一凹槽231同时形成，且基于第二凹槽232的位置形成第二隔离沟槽242，使第二隔离沟槽242的深度L3大于第一隔离沟槽241的深度L2，在不额外增加工艺的情况下，在第一器件区和第二器件区分别形成深度不同的第一隔离沟槽241和第二隔离沟槽242，满足不同半导体器件的隔离需求。
其中，第一隔离沟槽241与第二隔离沟槽242同时形成。
具体地，当同时执行S103和S104步骤，即第一隔离沟槽241与第二隔离沟槽242同时形成时，在非对应于第一凹槽231的第一有源区221中通过刻蚀工艺形成第一隔离沟槽241，与此同时，在第二器件区对应于第二凹槽232位置形成第二隔离沟槽242，即继续在第二凹槽232的底部开始向下刻蚀形成第二隔离沟槽242，第一隔离沟槽241的深度L2与在第二凹槽232中继续刻蚀的深度一致，因此，第二隔离沟槽242的深度L3为第一凹槽231的深度L1与第一隔离沟槽241的深度L2之和，通过同时形成深度不同的第一隔离沟槽和第二隔离沟槽，在满足不同半导体器件的隔离需求的同时减少工艺流程，节约成本，对半导体技术进一步发展提供可能。
此外，需要说明的是，一般情况下，第二隔离沟槽242的深度L3为第一凹槽231的深度L1与第一隔离沟槽241的深度L2之和，但是在实际工艺过程中，由于第二隔离沟槽242是在第二凹槽232的基础上继续进行刻蚀形成的，而第二隔离沟槽242是在非对应于第一凹槽231的基础上刻蚀形成的，第一隔离沟槽241和第二隔离沟槽242在进行刻蚀的深度基础并不相同，基于第一隔离沟槽241和第二隔离沟槽242的初始深度不同，在继续进行刻蚀的过程中，随着刻蚀的深度逐渐增加，继续刻蚀的深度会受已有刻蚀深度的影响，因此，在实际工艺过程中，第二隔离沟槽242的深度L3与第一凹槽231的深度L1与第一隔离沟槽241的深度L2之和可能存在些许的偏差，但第二隔离沟槽242的深度L3与第一凹槽231的深度L1与第一隔离沟槽241的深度L2之和正相关，即第二隔离沟槽242的深度L3始终对应于第一凹槽231的深度L1与第一隔离沟槽241的深度L2之和。
其中，在S104步骤之后，还包括：
分别在第一隔离沟槽241和第二隔离沟槽242中填充介质材料，以形成第一隔离结构243和第二隔离结构244。
其中，介质材料包括氧化物。
具体地，如图6所示，在第一有源区221和第二有源区222中以及第一有源区221和第二有源区222之间还存在多个隔离结构，比如，位于第一有源区221的第一隔离结构243和位于第二有源区222的第二隔离结构244，第一隔离结构243和第二隔离结构244可以是浅沟槽隔离(STI，shallow trench isolation)，对NMOS器件和PMOS器件起横向隔离的作用。可以通过热氧化反应(Thermal Oxidation)分别在第一隔离沟槽241和第二隔离沟槽242中分别填充介质材料形成第一隔离结构243和第二隔离结构244，由于第二隔离沟槽242的深度L3始终对应于第一凹槽231的深度L1与第一隔离沟槽241的深度L2之和，第二隔离结构244的深度大于第一隔离结构243的深度，以满足不同半导体器件的隔离需求。一般情况下，浅沟槽隔离的材料是氧化物，比如，二氧化硅(SiO2)。此外，需要说明的是，填充在第一隔离沟槽241和第二隔离沟槽242中的介质材料只要能起到横向隔离即可，具体不作限定。
其中，在S104步骤之后，还包括：
S106步骤：在第一器件区上形成第一介质层251，第一介质层251至少部分位于第一凹槽231的内壁。
图7显示S106步骤形成的结构，包括：衬底210、第一有源区221以及位于第一有源区221的第一隔离结构243、第一凹槽231和位于第一凹槽231中的第一介质层251、第二有源区222以及位于第二有源区222中的第二隔离结构244，其中，第一介质层251至少部分位于第一凹槽231的内壁，且第一介质层251的高度低于衬底210的顶部表面。此外，如图7所示，在第二器件区上还可以形成有第二介质层252。
具体地，第一凹槽231位于衬底210中用于形成对应于第一凹槽231的栅极，第一介质层251位于第一凹槽231中，作为栅氧化层，用于保持衬底210和栅极之间的绝缘性。一般情况下，衬底210的材料是硅，硅的天然氧化物是二氧化硅，在较高温度下暴露在一个含有氧化剂的环境当中时，在所有与氧化剂有接触的硅表面都会逐渐形成一层薄薄的氧化物。通过热氧化反应可以形成高质量的介电层，比如，作为栅氧化层的第一介质层251。而且在工艺过程中，热生长氧化物可以用作注入、扩散和刻蚀的掩膜。
此外，需要说明的是形成第二介质252的方法与形成第一介质层251的方法基本一致，可以根据形成第二介质层252的位置、厚度和宽度等作对应的调整，由于关于形成第一介质层251的方法已经详细讲述了，在此不再赘述。
具体地，热氧化反应是指，硅晶圆在高温(通常900-1200℃)下处于一个气态氧化剂比如分子氧(O2)和/或水蒸气(H2O)的氛围中。当气态氧化剂为分子氧时，热氧化反应为干氧法，而当气态氧化剂为水蒸气时，热氧化反应为湿氧法。通过热氧化反应，在气体/固体界面会形成一层起始氧化层，氧化剂需要通过扩散穿过起始氧化层到达晶圆表面，形成氧化层，一旦到达晶圆表面，氧化剂需要再次穿过刚刚形成的氧化层，依次循环，最终形成第一介质层251。可以通过控制热氧化反应的温度、速率常数(比如氧化剂的类型、晶圆表面的特性)和反应时长等，形成厚度可控的第一介质层251，以使第一介质层251的厚度小于第一凹槽231的深度，即第一介质层251至少部分位于第一凹槽231的内壁，且第一介质层251的高度低于衬底210的顶部表面。
S107步骤：在第一介质层251上形成第一栅极261，并在第一栅极261的两侧分别形成源极和漏极。
图8显示S107步骤中“在第一介质层251上形成第一栅极261”形成的结构，包括：衬底210；第一有源区221以及位于第一有源区221的第一隔离结构243、第一凹槽231、位于第一凹槽231中的第一介质层251和第一栅极261；第二有源区222以及位于第二有源区222中的第二隔离结构244，其中，第一栅极261一部分位于第一凹槽231中，另一部分位于衬底210的顶部表面的上方。此外，如图8所示，在第二器件区的第二介质层252上还可以形成有第二栅极262。
具体地，在形成第一介质层251之后，可以通过物理气相沉积(PVD)在第一凹槽231中填充导电材料，以形成对应于第一凹槽231的第一栅极261，第一栅极261一部分位于第一凹槽231中，另一部分位于衬底210顶部表面上方，即第一栅极261的顶部高于衬底210的顶部。通过采用凹栅结构(Recess Gate)，在衬底210上形成第一凹槽231，随后在第一凹槽231中依次形成第一介质层251和第一栅极261，以形成一部分位于衬底210内，一部分位于衬底210上方的第一栅极261，通过凹栅结构增大了第一栅极261与第一有源区221的有效接触面积，增加了第一栅极261的沟道长度，改善了半导体器件读写速度慢的问题，从而使得半导体器件的面积可以做到更小。与此同时，通过采用在不同的有源区形成不同深度的第一隔离结构243和第二隔离结构244(即Dual STI工艺)，以满足不同半导体器件的隔离需求。通过凹栅结构工艺和Dual STI工艺相结合(Integration)，能有效地缩小外围电路的面积和满足不同半导体器件的隔离需求，对半导体技术进一步发展提供可能。
此外，需要说明的是，形成第二栅极262的方法与形成第一栅极261的方法基本一致，可以根据形成第二介质层252的位置以及第二栅极262的厚度和宽度等作对应的调整，由于关于形成第一栅极261的方法已经详细讲述了，在此不再赘述。
具体地，由于第一栅极261用于控制半导体器件是否导通，第一栅极261多选用导电材料，比如多晶硅(Poly)、钨(W)或铝(Al)等，只要是导电材料即可，具体不作限制。
图9显示S107步骤中“并在第一栅极261的两侧分别形成源极和漏极”形成的结构，包括：衬底210；第一有源区221以及位于第一有源区221的第一隔离结构243、第一凹槽231、位于第一凹槽231中的第一介质层251和对应于第一栅极261的第一晶体管；第二有源区222以及位于第二有源区222中的第二隔离结构244，其中，第一栅极261一部分位于衬底210中，另一部分位于衬底210的上方。此外，如图9所示，在第二器件区的第二栅极262的两侧还可以分别形成有源极和漏极。
由上文可知，在工艺过程中，热生长氧化物可以用作离子注入、扩散和刻蚀的掩膜。比如，在形成作为栅氧化层的第一介质层251之后，在第一介质层251上形成第一栅极261，由于第一栅极261很厚且第一栅极261的顶部高于衬底210的顶部，可以利用第一栅极261作为形成源极和漏极的掩膜层，以阻止离子注入到第一栅极261下方对应的区域(第一栅极261的厚度足够厚，使得离子注入的原子无法到达第一介质层251)，仅在第一栅极261的两侧形成源极和漏极(而离子注入的原子可以轻易地穿过源极和漏极上方对应的栅氧化层，以形成源极和漏极)，即根据第一栅极261，在源极、漏极和第一栅极261之间形成了自对准(Self Align)。
此外，需要说明的是，形成第二栅极262的源极和漏极的方法与形成第一栅极261的源极和漏极的方法基本一致，可以根据第二栅极262的位置、厚度和宽度以及第二栅极262的源极和漏极的位置、宽度和深度等作对应的调整，由于关于形成第一栅极261的源极和漏极的方法已经详细讲述了，在此不再赘述。
具体地，晶体管可以分为PMOS晶体管和NMOS晶体管，其中，PMOS晶体管又称之为P型金属氧化物半导体(P-Metal-Oxide-Semiconductor)，而NMOS晶体管又称之为N型金属氧化物半导体(N-Metal-Oxide-Semiconductor)。第一晶体管包括第一栅极261以及位于栅极两侧的源极和漏极，通过在第一栅极261施加驱动电压，以控制源极到漏极是否导通，从而实现控制半导体器件中电路是否导通。
以上步骤为本申请第一实施例，能同时形成深度不同的第一隔离沟槽和第二隔离沟槽，在满足不同半导体器件的隔离需求的同时减少工艺流程，节约成本，如图10所示是本申请另一实施例的半导体结构制作方法流程示意图，具体流程对照图2至3和图11至16的结构图，可以包括如下：
其中，形成第二凹槽332的同时，在第二器件区形成多个第三凹槽333，第二凹槽332位于相邻的第三凹槽333之间。
具体地，不同于图4显示S102步骤形成的结构，包括：衬底210以及在衬底210上形成的第一凹槽231和第二凹槽232，如图11所示，为本申请另一实施例中形成第一凹槽331、第二凹槽332和第三凹槽333的结构示意图，包括：衬底310、第一有源区321以及位于第一有源区321中的第一凹槽331、第二有源区322以及位于第二有源区322中的第二凹槽332和第三凹槽333。
当在衬底310上形成有第一凹槽331、第二凹槽332和第三凹槽333时，后续的S103步骤和S104步骤需要根据第三凹槽333作对应调整。随后，根据第三凹槽333调整上文所述的S103步骤和S104步骤，图12显示调整后的S103步骤和S104步骤形成的结构，包括：衬底310；第一有源区321以及位于第一有源区321的第一凹槽331和第一隔离沟槽341；第二有源区322以及位于第二有源区322中的第二隔离沟槽342和第三凹槽333，其中，第一凹槽331的深度为L4，第一隔离沟槽341的深度为L5，第二隔离沟槽342的深度为L6，第二隔离沟槽342的深度L6为第一凹槽331的深度L4与第一隔离沟槽341的深度L5之和。
其中，在S104步骤之后，还包括：
分别在第一隔离沟槽341和第二隔离沟槽342中填充介质材料，以形成第一隔离结构343和第二隔离结构344。
具体地，如图13所示，在第一有源区321和第二有源区322中以及第一有源区321和第二有源区322之间还可以存在多个隔离结构，比如，第一隔离结构343和第二隔离结构344，第一隔离结构343和第二隔离结构344可以是浅沟槽隔离(STI，shallow trenchisolation)，对NMOS器件和PMOS器件起横向隔离的作用。可以通过热氧化反应(ThermalOxidation)分别在第一隔离沟槽341和第二隔离沟槽342中形成第一隔离结构343和第二隔离结构344，由于第二隔离沟槽342的深度L6始终对应于第一凹槽331的深度L4与第一隔离沟槽341的深度L5之和，第二隔离结构344的深度对应于第一凹槽331的深度L4和第一隔离结构343的深度，以满足不同半导体器件的隔离需求。一般情况下，浅沟槽隔离的材料是氧化物，比如，二氧化硅。
当在衬底310上形成有第一凹槽331、第二凹槽332和第三凹槽333时，后续的S106步骤至S107步骤需要根据第三凹槽333作对应调整，比如，S108步骤至S109步骤，如图14至图16分别对应S108步骤至S109步骤形成的结构示意图。
其中，在S104步骤后，还包括：
S108步骤：在第一器件区和第二器件区上分别形成第一介质层351和第二介质层，第一介质层351至少部分位于第一凹槽的内壁，第二介质层至少部分位于第三凹槽的内壁，第一介质层的厚度小于第二介质层的厚度。
图14显示S108步骤形成的结构，包括：衬底310；第一有源区321以及位于第一有源区321的第一隔离结构343、第一凹槽331和位于第一凹槽331中的第一介质层351；第二有源区322以及位于第二有源区322中的第二隔离结构344、第三凹槽333和位于第三凹槽333中的第二介质层352，其中，第一介质层351至少部分位于第一凹槽331的内壁，第二介质层352至少部分位于第三凹槽333的内壁，且第一介质层351和第二介质层352的高度低于衬底310的顶部表面。
S109步骤：在第一介质层351和第二介质层352上分别形成第一栅极361和第二栅极，并在第一栅极361和第二栅极362的两侧分别形成源极和漏极。
图15显示S109步骤中“在第一介质层351和第二介质层352上分别形成第一栅极361和第二栅极362”形成的结构，包括：衬底310；第一有源区321以及位于第一有源区321的第一隔离结构343、第一凹槽331、位于第一凹槽331中的第一介质层351和第一栅极361；第二有源区322以及位于第二有源区322中的第二隔离结构344、第三凹槽333和位于第三凹槽333中的第二介质层352和第二栅极362，其中，第一栅极361和第二栅极362一部分分别位于衬底310中，另一部分分别位于衬底310的上方。
具体地，栅极用于控制半导体器件是否导通，第一栅极361和第二栅极362多选用导电材料，比如多晶硅(Poly)、钨(W)或铝(Al)等，只要是导电材料即可，具体不作限制。
具体地，在形成第一介质层351和第二质层352之后，可以通过物理气相沉积(PVD)分别在第一凹槽331和第三凹槽333中填充导电材料，以形成分别对应于第一凹槽331和第三凹槽333的第一栅极361和第二栅极362，第一栅极361和第二栅极362一部分分别位于第一凹槽331中，另一部分分别位于衬底310上方，即第一栅极361的顶部高于衬底310的顶部。通过采用凹栅结构(Recess Gate)，在衬底310上形成第一凹槽331和第三凹槽333，随后在第一凹槽331和中依次形成第一介质层351和第一栅极361，与此同时，在第三凹槽333和中依次形成第二介质层352和第二栅极362，以形成一部分分别位于第一凹槽331和第三凹槽333中，另一部分位于衬底310的顶部表面的上方的第一栅极361和第二栅极362，通过凹栅结构增大了栅极与有源区的有效接触面积，增加第一栅极361和第二栅极362的沟道长度，改善了半导体器件读写速度慢的问题，从而使得半导体器件的面积可以进一步地做到更小。与此同时，通过同时形成深度不同的第一隔离结构343和第二隔离结构344(即Dual STI工艺)，在满足不同半导体器件的隔离需求的同时减少工艺流程，节约成本。通过凹栅结构工艺和Dual STI工艺相结合，能有效地缩小外围电路的面积和满足不同半导体器件的隔离需求，对半导体技术进一步发展提供可能。
图16显示S109步骤中“并在第一栅极361和第二栅极362的两侧分别形成源极和漏极”形成的结构，包括：衬底310、第一有源区321以及位于第一有源区321的第一隔离结构343、第一凹槽331、位于第一凹槽331中的第一介质层351和对应于第一栅极361的第一晶体管、第二有源区322以及位于第二有源区322中的第二隔离结构344、第三凹槽333和位于第三凹槽333中的第二介质层352和对应于第二栅极362的第二晶体管，其中，第一栅极361和第二栅极362一部分分别位于第一凹槽331和第三凹槽333中，另一部分位于衬底310的顶部表面的上方。
具体地，晶体管包括栅极以及位于栅极两侧的源极和漏极，通过在栅极施加驱动电压，以控制源极到漏极是否导通，从而实现控制半导体器件中电路是否导通。
如图17所示，为第一器件区和第二器件区分别形成有多个第一晶体管和多个第二晶体管的半导体器件的结构示意图，如图17可知，在第一器件区形成有多个第一晶体管，在多个第一晶体管之间形成有第一隔离结构343，第一隔离结构343用于将多个第一晶体管隔开；在第二器件区形成有多个第二晶体管，在第二晶体管之间分别形成有第二隔离结构344，第二隔离结构344用于将多个第一晶体管隔开。一般情况下，第一器件区和第二器件区分别为低压器件区和高压器件区，通过在不同器件区形成深度不同的浅沟槽隔离结构，即第二隔离结构344的深度大于第一隔离结构343的深度，以满足不同半导体器件的隔离需求。
此外，需要说明的是，步骤S106至步骤S107的具体工艺流程上文已经详细讲述了，此时，形成图14至图16的结构示意图的步骤S108至步骤S109与步骤S106至步骤S107的具体工艺流程基本一致，只是根据第三凹槽333作对应调整，由于上文已经详细讲述，此处不再具体赘述。
随着半导体器件的发展，需要提供更多不同的最大工作电压的器件，对应地，三维存储器的外围电路中还形成有第三器件区，其中，在第一器件区远离第二器件区的一侧还形成有第三器件区。其中，第三器件区(未在图中示出)、第一器件区和第二器件区可以分别是超低压器件区、低压器件区和高压器件区。
另外，除了超低压器件区、低压器件区和高压器件区之外，外围电路中还可以形成有不同于超低压器件区、低压器件区和高压器件区的一个或多个器件区，具体不作限制。当半导体结构存在第三器件区或更多的器件区时，可以在第三器件区或更多的器件区通过类似于
步骤S101至步骤S107的工艺流程形成多个凹栅结构和在不同器件区形成深度不同的浅沟槽隔离结构，以满足不同半导体器件的隔离需求，由于原理类似，且上文已经详细讲述了，此处不再具体赘述。
基于上述实施例描述的半导体结构的制作方法，本申请实施例还提供了一种半导体结构，包括：
衬底210，衬底包括第一器件区和第二器件区；
第一器件区设有多个第一晶体管和位于相邻的第一晶体管之间的第一隔离结构243，第一晶体管的第一栅极261至少部分位于第一凹槽231内；
第二器件区设有多个第二晶体管和位于相邻的第二晶体管之间的第二隔离结构，第二隔离结构244的深度大于第一隔离结构243的深度。
其中，第二隔离结构244的深度为第一隔离结构243的深度和第一凹槽231的深度之和。
如图9所示，为本申请一个实施例中形成的半导体结构的结构示意图，包括：衬底210、第一有源区221以及位于第一有源区221的第一隔离结构243、第一凹槽231、位于第一凹槽231中的第一介质层251和对应于第一栅极261的第一晶体管、第一有源区222以及位于第一有源区222中的第二隔离结构244，其中，第一栅极261一部分位于第一凹槽331中，另一部分位于衬底210的顶部表面的上方，第二隔离结构244的深度对应于第一凹槽231的深度和第一隔离结构243的深度之和。
其中，半导体结构，还包括：第一晶体管包括至少部分位于第一凹槽231内的第一介质层251，第一晶体管的第一栅极261位于第一介质层251上。
具体地，如图9所示，为执行S101步骤至S107步骤形成的半导体结构的结构示意图，通过采用凹栅结构，在衬底210上形成第一凹槽231，随后在第一凹槽231中依次形成第一介质层251和第一栅极261，以形成一部分位于第一凹槽231中，一部分位于衬底210的顶部表面上方的第一栅极261，通过凹栅结构增大了栅极与有源区的有效接触面积，增加第一栅极261的沟道长度，改善了半导体器件读写速度慢的问题，从而使得半导体器件的面积可以做到更小。与此同时，通过同时形成深度不同的第一隔离沟槽和第二隔离沟槽，在满足不同半导体器件的隔离需求的同时减少工艺流程，节约成本。通过凹栅结构工艺和Dual STI工艺相结合，能有效地缩小外围电路的面积和满足不同半导体器件的隔离需求，对半导体技术进一步发展提供可能。
其中，半导体结构，还包括：第一晶体管包括至少部分位于第一凹槽331内的第一介质层351，第一晶体管的第一栅极361位于第一介质层351上，第二晶体管包括至少部分位于第三凹槽333内的第二介质层352，第二晶体管的第二栅极362至少部分位于第三凹槽333内，第一介质层351的厚度小于第二介质层352的厚度。
具体地，不同于图9所示的方案，如图16所示，为本申请另一实施例中形成的半导体结构的结构示意图，包括：衬底310、第一有源区321以及位于第一有源区321的第一隔离结构343、第一凹槽331、位于第一凹槽331中的第一介质层351和对应于第一栅极361的第一晶体管、第二有源区322以及位于第二有源区322中的第二隔离结构344、第三凹槽333、位于第三凹槽333中的第二介质层352和对应于第二栅极362的第二晶体管，其中，第一栅极361和第二栅极362一部分位于衬底310中，另一部分位于衬底310的上方，第二隔离结构344的深度对应于第一凹槽331的深度和第一隔离结构343的深度之和。
具体地，如图11所示，当在衬底310上形成有第一凹槽331、第二凹槽332和第三凹槽333时，后续的S103步骤至S106步骤需要根据第三凹槽333作对应调整，最终形成如图16所示的半导体结构的结构示意图，上文已经详细讲述，在此不再赘述。通过采用凹栅结构(Recess Gate)，在衬底310上形成第一凹槽331、第二凹槽332和第三凹槽333，随后在第一凹槽331中依次形成第一介质层351和第一栅极361，在第三凹槽333中依次形成第二介质层352和第二栅极362，以形成一部分分别位于第一凹槽331和第三凹槽333中，一部分位于衬底310的顶部表面的上方的第一栅极361和第二栅极362，通过凹栅结构增大了栅极与有源区的有效接触面积，增加了第一栅极361和第二栅极362的沟道长度，改善了半导体器件读写速度慢的问题，从而使得半导体器件的面积可以进一步地做到更小。通过同时形成深度不同的第一隔离结构343和第二隔离结构344，在满足不同半导体器件的隔离需求的同时减少工艺流程，节约成本。通过凹栅结构工艺和Dual STI工艺相结合，能有效地缩小外围电路的面积和满足不同半导体器件的隔离需求，对半导体技术进一步发展提供可能。
其中，第一有器件区和第一器件区可以分别是低压器件区和高压器件区，上文已经详细讲述了，在此不再赘述。
随着半导体器件的发展，需要提供更多不同的最大工作电压的器件，对应地，三维存储器的外围电路中还形成有第三器件区，其中，在第一器件区远离第二器件区的一侧还形成有第三器件区。其中，第三器件区、第一器件区和第二器件区可以分别是超低压器件区、低压器件区和高压器件区。
另外，除了高压器件区、低压器件区和超低压器件区之外，外围电路中还可以形成有不同于高压器件区、低压器件区和超低压器件区的一个或多个器件区，具体不作限制。当半导体结构中存在第三器件区或更多的器件区时，可以在第三器件区或更多的器件区通过类似于步骤S101至步骤S107的工艺流程形成多个凹栅结构和在不同器件区形成深度不同的浅沟槽隔离结构，以满足不同半导体器件的隔离需求，由于原理类似，且上文已经详细讲述了，此处不再具体赘述。
基于上述实施例描述的半导体结构的制作方法，本申请实施例还提供了一种三维存储器(图中未示出)，三维存储器包括阵列存储结构和外围电路，其中，上述任一项半导体结构位于外围电路中。
具体地，三维存储器(3D NAND Flash)包括阵列存储结构(Array)和外围电路(Periphery)，上述任一项半导体结构位于外围电路中，其中，阵列存储结构用于存储信息，而外围电路可以位于阵列存储结构的上方或者下方，也可以位于阵列存储结构的四周，外围电路用于控制对应的阵列存储结构。另外，该半导体结构还可以应用于其它的微电子器件中，比如，非易失闪存(Nor Flash)等，具体不作限制。
基于上述实施例描述的半导体结构，本申请实施例还提供了一种存储系统，控制器耦合至三维存储器并用于控制三维存储器存储数据，三维存储器包括上述任一项的半导体结构。
具体地，如图18所示，存储系统400包括控制器410和一个或多个三维存储器420，其中，三维存储器420包括一个或多个阵列存储结构421和外围电路422。存储系统400可通过控制器410与主机500通信，其中，控制器410可经由一个或多个三维存储器420中的通道连接到一个或多个三维存储器420。每个三维存储器420可以由控制器410经由三维存储器420中的通道来管理。
区别于现有技术，本实施例中的半导体结构、制作方法及三维存储器，半导体结构的制作方法包括：提供衬底，衬底包括第一器件区和第二器件区；在第一器件区上形成多个第一凹槽，在第二器件区上形成第二凹槽，第一凹槽和第二凹槽同时形成；在第一器件区形成第一隔离沟槽，第一隔离沟槽隔开相邻的第一凹槽；在第二器件区对应于第二凹槽位置形成第二隔离沟槽，通过将第二凹槽与第一凹槽同时形成，且基于第二凹槽的位置形成第二隔离沟槽，使第二隔离沟槽的深度对应于第一凹槽的深度和第一隔离沟槽的深度之和，在不额外增加工艺的情况下，在第一器件区和第二器件区分别形成深度不同的第一隔离沟槽和第二隔离沟槽，满足不同半导体器件的隔离需求。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

Claims (11)

1.一种半导体结构的制作方法，所述半导体结构的制作方法包括：
提供衬底，所述衬底包括第一器件区和第二器件区；
在所述第一器件区上形成多个第一凹槽，在所述第二器件区上形成第二凹槽，所述第一凹槽和所述第二凹槽同时形成；
在所述第一器件区形成第一隔离沟槽，所述第一隔离沟槽隔开相邻的所述第一凹槽；
在所述第二器件区对应于所述第二凹槽位置形成第二隔离沟槽。
2.如权利要求1所述的半导体结构的制作方法，其中，所述第一隔离沟槽与所述第二隔离沟槽同时形成。
3.如权利要求2所述的半导体结构的制作方法，其中，在所述形成所述第一凹槽之前，还包括：
对所述第一器件区和所述第二器件区进行离子掺杂。
4.如权利要求3所述的半导体结构的制作方法，其中，在所述第二器件区对应于所述第二凹槽位置形成第二隔离沟槽之后，还包括：
在所述第一器件区上形成第一介质层，所述第一介质层至少部分位于所述第一凹槽的内壁；
在所述第一介质层上形成第一栅极，并在所述第一栅极的两侧分别形成源极和漏极。
5.如权利要求3所述的半导体结构的制作方法，其中，形成所述第二凹槽的同时，在所述第二器件区形成多个第三凹槽，所述第二凹槽位于相邻的所述第三凹槽之间。
6.如权利要求5所述的半导体结构的制作方法，其中，在所述第一器件区和所述第二器件区上分别形成第一介质层和第二介质层，所述第一介质层至少部分位于所述第一凹槽的内壁，所述第二介质层至少部分位于所述第三凹槽的内壁，所述第一介质层的厚度小于所述第二介质层的厚度；
在所述第一介质层和所述第二介质层上分别形成第一栅极和第二栅极，并在所述第一栅极和所述第二栅极的两侧分别形成源极和漏极。
7.如权利要求1所述的半导体结构的制作方法，其中，在所述第二器件区对应于所述第二凹槽位置形成第二隔离沟槽之后，还包括：
分别在所述第一隔离沟槽和所述第二隔离沟槽中填充介质材料，以形成第一隔离结构和第二隔离结构。
8.一种半导体结构，所述半导体结构包括：
衬底，所述衬底包括第一器件区和第二器件区；
所述第一器件区设有多个第一晶体管和位于相邻的所述第一晶体管之间的第一隔离结构，所述第一晶体管的第一栅极至少部分位于第一凹槽内；
所述第二器件区设有多个第二晶体管和位于相邻的所述第二晶体管之间的第二隔离结构，所述第二隔离结构的深度大于所述第一隔离结构的深度。
9.如权利要求8所述的半导体结构，其特征在于，所述第二隔离结构的深度为所述第一隔离结构的深度和所述第一凹槽的深度之和。
10.如权利要求8所述的半导体结构，其中，所述第一晶体管包括至少部分位于所述第一凹槽内的第一介质层，所述第一晶体管的栅极位于所述第一介质层上，所述第二晶体管包括至少部分位于第三凹槽内的第二介质层，所述第二晶体管的第二栅极至少部分位于第三凹槽内，所述第一介质层的厚度小于所述第二介质层的厚度。
11.一种三维存储器，其中，所述三维存储器包括存储单元阵列和外围电路，其中，所述外围电路包括如权利要求8所述的半导体结构。
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JP3420145B2 (ja) * 1999-12-09 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR100642901B1 (ko) * 2003-10-22 2006-11-03 매그나칩 반도체 유한회사 비휘발성 메모리 소자의 제조 방법
US7517737B2 (en) * 2007-02-07 2009-04-14 Macronix International Co., Ltd. Structures for and method of silicide formation on memory array and peripheral logic devices
US20090159966A1 (en) * 2007-12-20 2009-06-25 Chih-Jen Huang High voltage semiconductor device, method of fabricating the same, and method of fabricating the same and a low voltage semiconductor device together on a substrate
KR101576576B1 (ko) * 2009-02-13 2015-12-10 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
KR20220037282A (ko) * 2020-09-17 2022-03-24 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템

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