TWI645547B - 快閃記憶體裝置 - Google Patents

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Abstract

本發明提供一種製造快閃記憶體裝置的方法，包括：提供絕緣體上矽(silicon-on-insulator；SOI)基板，尤其是完全耗盡型絕緣體上矽(fully depleted silicon-on-insulator；FDSOI)基板，其包括半導體塊體基板、形成於該半導體塊體基板上的埋置氧化物層以及形成於該埋置氧化物層上的半導體層；以及在該SOI基板上形成記憶體裝置。在該SOI基板上形成該快閃記憶體裝置包括形成快閃電晶體裝置以及讀取電晶體裝置。

Description

快閃記憶體裝置
本發明通常係關於積體電路及半導體裝置領域，尤其係關於快閃記憶體裝置的製造，尤其關於在FDSOI(完全耗盡型絕緣體上矽)基板上製造快閃記憶體裝置。
製造例如CPU(中央處理單元)、儲存裝置、專用積體電路(ASIC；application specific integrated circuit)等先進積體電路需要依據特定的電路佈局在給定的晶片面積上形成大量電路元件。在多種電子電路中，場效電晶體代表一種重要類型的電路元件，其實質上確定該積體電路的性能。一般來說，目前實施多種製程技術來形成場效電晶體(field effect transistor；FET)，其中，對於許多類型的複雜電路，MOS(金屬氧化物半導體)技術因在操作速度和/或功耗和/或成本效率方面的優越特性而成為目前最有前景的方法之一。在使用例如CMOS技術製造複雜積體電路期間，在包括結晶半導體層的基板上形成數百萬個N通道電晶體和P通道電晶體。而且，在許多應用中，需要包括電晶體裝置的快閃記憶體裝置。
快閃記憶體(例如，FLASH EPROM(快閃可抹除可程式設計唯讀記憶體)或FLASH EEPROM(快閃電性可抹除可程式設計唯讀記憶體))是自記憶體單元(裝置)的陣列形成的半導體裝置，各單元具有浮置閘極電晶體。快閃記憶體晶片分為兩個主要類型，也就是，具有所謂“NOR”架構的快閃記憶體晶片以及具有所謂“NAND”架構的快閃記憶體晶片。可將資料寫入該陣列內的各單元，但以單元塊抹除該資料。各浮置閘極電晶體包括源極、汲極、浮置閘極以及控制閘極。該浮置閘極使用通道熱電子以自該汲極寫入並使用隧穿(tunneling)以自該源極抹除。將該陣列的列中的各單元中的各浮置閘極的源極連接以形成源極線。在嵌入式記憶體解決方案中，記憶體單元設於邏輯裝置附近，尤其與該邏輯裝置一起位於單個(單片)矽基板上。快閃記憶體裝置用於許多應用中，包括手持計算裝置、無線電話及數位相機，以及汽車應用。為使快閃記憶體晶片的各記憶體元件能夠保持其已經程式設計的物理狀態，各記憶體區域必須與其鄰近區域隔離，通常藉由淺溝槽隔離實現。
針對嵌入式記憶體單元架構的各種單閘(single gate)及分閘(split gate)解決方案為已知技術。第1圖出於示例目的顯示現有技術的嵌入式超級快閃單元。該單元形成於半導體基板11上，在該半導體基板中形成源/汲區12。該單元包括浮置閘極13、控制閘極14、抹除閘極15以及由字元線形成的選擇閘極16。所有閘極都可由 多晶矽製成且它們被多層絕緣結構17覆蓋。多層絕緣結構17包括形成於該些閘極的頂部及側壁上的間隔物結構的部分。浮置閘極13形成於浮置閘極氧化物層18上方並藉由隧穿氧化物層18a與抹除閘極15隔開，隧穿氧化物層18a可由與浮置閘極氧化物層18相同的材料形成。控制閘極14與浮置閘極13藉由隔離層19(例如經設置以增強浮置閘極13與控制閘極14之間的電容耦合的氧化物-氮化物-氧化物(oxide-nitride-oxide；ONO)層)彼此隔開。
不過，儘管能夠可靠地實現在用氮氧化矽閘極介電質製造場效電晶體(FET)的背景下的快閃單元集成，但在用於形成FET(且例如包括形成高k金屬閘極電晶體裝置)的CMOS技術中的快閃單元的集成仍帶來挑戰性問題。尤其，在完全耗盡型絕緣體上矽(fully depleted silicon-on-insulator；FDSOI)互補金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)製造技術的背景下，非揮發性記憶體單元共集成(co-integration)作為快閃記憶體單元需要許多額外的沉積及遮罩步驟。
第2圖顯示包括塊體電晶體裝置40及FDSOI電晶體裝置50的典型半導體裝置或積體電路產品。塊體電晶體裝置40與FDSOI電晶體裝置50藉由某些形式的隔離區域60彼此隔離。塊體電晶體裝置40形成於半導體塊體基板41上，以在塊體基板41的頂部區域中提供通道區。塊體電晶體裝置40包括多晶矽閘極電極層42、金屬閘極電極層43、功函數調整層44以及閘極介電層45， 該閘極介電層例如為高k介電層。而且，塊體電晶體裝置40包括側壁間隔物46以及抬升式源/汲區47。
FDSOI電晶體裝置50形成於SOI基板上，該SOI基板包括半導體塊體基板51、形成於該半導體塊體基板51上的埋置氧化物層52以及提供FDSOI電晶體裝置50的通道區的半導體層53。另外，FDSOI電晶體裝置50包括多晶矽閘極電極層54、金屬閘極電極層55、功函數調整層56以及閘極介電層57，該閘極介電層例如為高k介電層。在上述層的側壁形成側壁間隔物58且藉由在半導體層53的表面上磊晶形成抬升式源/汲區59。製造第2圖中所示的半導體裝置的流程可就遮罩層的數目、蝕刻製程、注入製程等進行優化。不過，在現有技術中，在此流程中的快閃記憶體裝置的製造的集成需要額外的沉積及遮罩步驟，從而顯著增加總體製程的複雜性以及製造成本。
針對上述情形，本發明提供一種以(FD)SOI技術形成具有快閃記憶體裝置的半導體裝置的技術，與現有技術相比，其具有數目減少的製程步驟。另外，本發明提供依據本發明的製造方法形成的包括快閃記憶體裝置的半導體裝置。
下面提供本發明的簡要總結，以提供本發明的一些態樣的基本理解。本發明內容並非詳盡概述本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化形式的概念，作 為後面所討論的更詳細說明的前序。
一般來說，本文中所揭示的發明主題係關於包括記憶體裝置(尤其非揮發性快閃記憶體裝置)的半導體裝置例如FDSOI半導體裝置的製造。由於本文中所揭示的特定製造技術，該記憶體裝置的形成可集成於FDSOI製造的流程中。
本發明提供一種製造快閃記憶體裝置的方法，包括：提供絕緣體上矽(SOI)基板，尤其是完全耗盡型絕緣體上矽(FDSOI)基板，其包括半導體塊體基板、形成於該半導體塊體基板上的埋置氧化物層以及形成於該埋置氧化物層上的半導體層；以及在該SOI基板上形成記憶體裝置。在該SOI基板上形成該快閃記憶體裝置包括形成快閃電晶體裝置及讀取電晶體裝置。形成該快閃電晶體裝置包括自該半導體層的一部分形成浮置閘極、在該浮置閘極上形成絕緣層以及在該絕緣層上形成控制閘極(程式設計/抹除閘極)。形成該讀取電晶體裝置包括移除位於該SOI基板的區域中的該半導體層的一部分及該埋置氧化物層的一部分，從而暴露該半導體塊體基板的一部分的表面，在該半導體塊體基板的該暴露表面上(直接)形成閘極介電層以及在該閘極介電層上方形成閘極電極。
該快閃記憶體裝置的形成可集成於FDSOI流程中，在該FDSOI流程中形成多個FET。尤其，該快閃電晶體裝置及該讀取電晶體裝置的該閘極可在用以在該SOI基板的邏輯區域中形成高k金屬閘極FET的同一製程 步驟/製程模組中形成。或者，藉由使用額外的閘極製程模組，該讀取電晶體的該閘極可在多晶閘極/非高k金屬閘極過程內形成。
該絕緣層可額外形成於該浮置閘極的側壁上且該控制閘極可額外形成於該絕緣層的側壁上。換句話說，該控制閘極可與該浮置閘極的邊緣重疊。由此，可增強通過該邊緣區域的隧穿，因而可加速程式設計/抹除。
而且，本發明提供一種製造半導體裝置的方法，包括：提供絕緣體上矽(SOI)基板，其包括半導體塊體基板、形成於該半導體塊體基板上的埋置氧化物層以及形成於該埋置氧化物層上的半導體層；在該SOI基板的第一區域中形成FDSOI電晶體裝置；在與該第一區域電性隔離的該SOI基板的第二區域中的該半導體塊體基板上及中形成快閃電晶體裝置；以及在該SOI基板的該第二區域中的該半導體塊體基板上及中形成讀取電晶體裝置。形成該FDSOI電晶體裝置包括在該半導體層上形成高k閘極介電層以及在該高k閘極介電層上方形成金屬閘極層。形成該快閃電晶體裝置包括自該半導體層的一部分形成浮置閘極、在該浮置閘極上形成絕緣層以及在該絕緣層上形成包括金屬閘極層的控制閘極。形成該讀取電晶體裝置包括移除位於該SOI基板的區域中的該半導體層的一部分及該埋置氧化物層的一部分，從而暴露該半導體塊體基板的一部分的表面，在該半導體塊體基板的該暴露表面上形成高k閘極介電層以及在該高k閘極介電層上方形成讀取閘極電 極。
另外，本發明提供一種快閃記憶體裝置，其包括：包括半導體塊體基板、形成於該半導體塊體基板上的埋置氧化物層以及形成於該埋置氧化物層上的半導體層的(FD)SOI基板，快閃電晶體裝置以及讀取電晶體裝置。該快閃電晶體裝置包括由該半導體層的一部分製成的浮置閘極、形成於該浮置閘極上的絕緣層以及形成於該絕緣層上的控制閘極(程式設計/抹除閘極)。該讀取電晶體裝置包括形成於閘極介電層上方的閘極電極，該閘極介電層直接形成於該半導體塊體基板的表面(暴露表面)上。
11‧‧‧半導體基板
12‧‧‧源/汲區
13‧‧‧浮置閘極
14‧‧‧控制閘極
15‧‧‧抹除閘極
16‧‧‧選擇閘極
17‧‧‧多層絕緣結構
18‧‧‧浮置閘極氧化物層
18a‧‧‧隧穿氧化物層
40‧‧‧塊體電晶體裝置
41‧‧‧半導體塊體基板、塊體基板
42‧‧‧多晶矽閘極電極層
43‧‧‧金屬閘極電極層
44‧‧‧功函數調整層
45‧‧‧閘極介電層
46‧‧‧側壁間隔物
47‧‧‧抬升式源/汲區
50‧‧‧FDSOI電晶體裝置
51‧‧‧半導體塊體基板
53‧‧‧半導體層
54‧‧‧多晶矽閘極電極層
55‧‧‧金屬閘極電極層
56‧‧‧功函數調整層
57‧‧‧閘極介電層
58‧‧‧側壁間隔物
59‧‧‧抬升式源/汲區
60‧‧‧隔離區域
100‧‧‧快閃記憶體裝置
110‧‧‧快閃電晶體裝置
111‧‧‧絕緣層
112‧‧‧控制閘極
120‧‧‧讀取電晶體裝置
121‧‧‧閘極介電層、閘極介電質
122‧‧‧閘極電極
123‧‧‧側壁間隔物
130‧‧‧半導體塊體基板
131‧‧‧埋置氧化物層、BOX層
132‧‧‧半導體層、浮置閘極
140‧‧‧隔離區
150‧‧‧阱
155‧‧‧阱
160‧‧‧抬升式源/汲區
170‧‧‧接觸
200‧‧‧快閃記憶體裝置
210‧‧‧快閃電晶體裝置
211‧‧‧絕緣層
212‧‧‧控制閘極、控制電極、電極
220‧‧‧讀取電晶體裝置
222‧‧‧電極、閘極電極
230‧‧‧半導體塊體基板
231‧‧‧埋置氧化物層、BOX層
232‧‧‧半導體層、浮置閘極
240‧‧‧隔離區
250‧‧‧阱
255‧‧‧阱
270‧‧‧接觸
參照下面結合附圖所作的說明可理解本發明，該些附圖中相同的元件符號表示類似的元件，且其中：第1圖顯示現有技術的快閃記憶體裝置；第2圖顯示包括塊體電晶體及FDSOI電晶體的現有技術SOI半導體裝置；第3圖顯示依據本發明的一個例子包括快閃電晶體裝置及讀取電晶體裝置的快閃記憶體裝置；以及第4圖顯示依據本發明的另一個例子包括快閃電晶體裝置及讀取電晶體裝置的快閃記憶體裝置。
儘管本文中所揭示的發明主題容許各種修改及替代形式，但本發明主題的特定實施例以示例方式顯示於附圖中並在本文中作詳細說明。不過，應當理解，本文中有關特定實施例的說明並非意圖將本發明限於所揭示的特定形 式，相反，意圖涵蓋落入由所附申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種示例實施例。出於清楚目的，本說明書中沒有說明實際實施中的全部特徵。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以實現開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些決定將因不同實施而異。而且，應當瞭解，此類開發努力可能複雜而耗時，但其仍然是本領域的普通技術人員借助本發明所執行的例行工作。
現在將參照附圖來說明本發明。附圖中示意各種結構、系統及裝置僅是出於解釋目的以及避免使本發明與本領域技術人員已知的細節混淆，但仍包括該些附圖以說明並解釋本發明的示例。本文中所使用的詞語和片語的意思應當被理解並解釋為與相關領域技術人員對這些詞語及片語的理解一致。本文中的術語或片語的連貫使用並不意圖暗含特別的定義，亦即與本領域技術人員所理解的通常慣用意思不同的定義。若術語或片語意圖具有特定意思，亦即不同於本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或片語的特定定義的定義方式明確表示於說明書中。
如本文中所使用的那樣，當提到半導體裝置的結構時，出於方便目的可使用空間術語“頂部”、“底 部”、“上方”、“下方”、“垂直”、“水準”等。這些參考意圖以僅與附圖一致的方式使用，以進行教導目的，並非意圖作為半導體裝置結構的絕對參考。例如，FET或記憶體裝置可以不同於附圖中所示方位的任意方式空間取向。當提到附圖時，“垂直”用以指與半導體層表面垂直的方向，而“水準”用以指與半導體層表面平面的方向。“上方”用以指離開半導體層的垂直方向。位於另一個元件“上方”(“下方”)的元件與該另一個元件相比更遠離(更靠近)半導體層表面。
一般來說，本文中說明其中可形成N通道電晶體及/或P通道電晶體以及記憶體單元的製造技術及半導體裝置。該製造技術可集成於CMOS製程中。在完整閱讀本申請以後，本領域的技術人員很容易瞭解，本方法基本上可應用於各種技術，例如NMOS、PMOS、CMOS等，並很容易應用於各種裝置，包括但不限於邏輯裝置、記憶體裝置、SRAM裝置等。本文中所述的技術及製程可用以製造MOS積體電路裝置，包括NMOS積體電路裝置、PMOS積體電路裝置以及CMOS積體電路裝置。尤其，本文中所述的製程步驟與形成積體電路(包括平面式及非平面式積體電路)的閘極結構的任意半導體裝置製程結合使用。儘管術語“MOS”通常是指具有金屬閘極電極及氧化物閘極絕緣體的裝置，但該術語在全文中用以指包括位於半導體基板上方的閘極絕緣體(無論是氧化物還是其它絕緣體)上方的導電閘極電極(無論是金屬還是其它導電材料)的任意半 導體裝置。
一般來說，本發明提供用以在(FD)SOI製程內形成快閃記憶體裝置的技術。尤其，本發明提供集成於高k介電-金屬(-多晶)閘極FET的形成流程中的快閃記憶體裝置的製造技術。
第3圖顯示依據本發明的一個例子包括快閃電晶體裝置110及讀取電晶體裝置120(彼此串聯連接)的快閃記憶體裝置100。讀取電晶體裝置120經配置以讀取快閃電晶體裝置110的狀態(1或0)。快閃電晶體裝置110與讀取電晶體裝置120形成於SOI基板上及SOI基板中，該SOI基板包括半導體塊體基板130、形成於半導體塊體基板130上的埋置氧化物(buried oxide；BOX)層131以及形成於BOX層131上的半導體層132。半導體層132可包括大量矽，因為可獲得性提高以及最近幾十年所開發的製程技術成熟，使得可基於矽批量形成高集成密度的半導體裝置。不過，也可使用任意其它合適的半導體材料，例如含有其它等電子組分的基於矽的材料，例如鍺、碳、矽/鍺、矽/碳，其它II-VI族或III-V族半導體化合物以及類似物。
該SOI基板的BOX層131可包括(二)氧化矽或硼矽酸鹽玻璃或硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)。該BOX層可由不同的層組成且該些不同層的其中之一可包括BPSG或包括硼或磷的SiO2-化合物。半導體塊體基板130可為快閃電晶體裝置110提供後閘極(back gate)。半導體塊體基板130可包括矽或由矽組成，尤 其單晶矽。可使用其它材料形成該半導體塊體基板，例如鍺、矽鍺、磷酸鎵、砷化鎵等。例如，半導體層132的厚度可在5至20奈米的範圍內，尤其5至10奈米，且該BOX層的厚度可在10至50奈米的範圍內，尤其在10至30奈米，更特別在15至25奈米。
在形成讀取電晶體裝置120的區域中移除BOX層131及半導體層132。半導體層132提供快閃電晶體裝置110的浮置閘極。在半導體塊體基板130中形成隔離區140，以將快閃電晶體裝置110與讀取電晶體裝置120電性隔離。藉由適當的摻雜物注入在BOX層131及浮置閘極132下方形成阱150於半導體塊體基板130中，以調節快閃電晶體裝置110的閾值電壓。類似地，藉由在半導體塊體基板130中適當注入摻雜物形成另一個阱155，以調節讀取電晶體裝置120的閾值電壓。合適的摻雜物可包括硼、砷及磷種類。
另外，快閃電晶體裝置110包括形成於浮置閘極132上的絕緣層(隧穿氧化物)111以及形成於絕緣層111上的控制閘極(程式設計/抹除閘極)112。絕緣層111可在該SOI基板上方以氧化物-氮化物-氧化物(oxide-nitride-oxide；ONO)多層的形式設置，從而增強浮置閘極132與控制閘極112之間的電容耦合。儘管下面將絕緣層111稱為ONO層，但絕緣層111可以不同方式製作，例如，它可僅由單層氮氧化矽或某些氧化物形成。
讀取電晶體裝置120包括直接形成於半導 體塊體基板130上的閘極介電層121以及形成於閘極介電層121上方的閘極電極122。而且，在閘極電極122的側壁上形成側壁間隔物123。藉由在該閘極的側壁上依序磊晶生長或沉積各層並適當蝕刻它們，可以多層形式設置側壁間隔物123。
閘極介電層121可為高k介電層，例如介電常數k>5、k>0或k>13，其可包括過渡金屬氧化物，例如氧化鉿、二氧化鉿及氮氧矽鉿的至少其中之一。功函數調整層(第3圖中未顯示)可形成於該高k介電層上，且可包括氮化鈦(TiN)或現有技術中已知的任意其它合適的功函數調整金屬或金屬氧化物。
快閃電晶體裝置110的控制閘極112與讀取電晶體裝置120的閘極電極122都可包括金屬閘極層及/或多晶矽層。該金屬閘極層例如包括多個層，其可包括Al、AlN或TiN。尤其，該金屬閘極層可包括功函數調整材料，其包括適當的過渡金屬氮化物，例如來自週期表的4至6族的那些，包括例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鋁鈦(TiAlN)、氮化鋁鉭(TaAlN)、氮化鈮(NbN)、氮化釩(VN)、氮化鎢(WN)以及類似物，具有約1至60奈米的厚度，也就是該功函數調整層可集成於該金屬閘極層中。
另外，在半導體塊體基板130的表面上可形成抬升式源/汲區160。快閃電晶體裝置110與讀取電晶體裝置120共用抬升式源/汲區160的其中之一。抬升式源/汲區160可藉由在半導體塊體基板130的表面上磊晶生長 半導體材料形成。在該磊晶生長期間或在完成該生長製程以後可適當摻雜該半導體材料。
可藉由接觸170電性接觸抬升式源/汲區160、快閃電晶體裝置110的控制閘極112以及讀取電晶體裝置120的閘極電極122，該接觸170可形成於層間介電質上，該層間介電質可形成於快閃電晶體裝置110及讀取電晶體裝置120上方。該層間介電質可由氧化物材料製成，且它可包括二氧化矽。尤其，控制閘極112可藉由接觸170與字元線接觸。抬升式源/汲區160及/或控制閘極112及/或閘極電極122可經矽化以降低接觸電阻。
製造第3圖中所示的配置的步驟包括提供SOI基板，移除位於該SOI基板的特定區域中的半導體層132及BOX層131，在半導體塊體基板130的暴露表面上形成讀取電晶體裝置120的閘極介電質121，以及在閘極介電質121上形成閘極電極122。在所述部分移除半導體層132及BOX層131之前或以後，可執行注入製程，以形成阱150及155。在浮置閘極132上形成快閃電晶體裝置110的絕緣層111並在絕緣層111上形成控制電極112。這些不同層的所述形成包括在傳統微影背景下的遮罩及蝕刻步驟。例如，該遮罩可包括包括SiN的硬遮罩層的形成及構造。SiN硬遮罩可用於部分移除該SOI基板的半導體層132及BOX層131，以直接在半導體塊體基板130上形成讀取電晶體裝置120的閘極介電質121。隔離區140的形成包括在半導體塊體基板130中蝕刻開口並用例如包括氧 化物材料的一些隔離材料填充該開口。
快閃電晶體裝置110及讀取電晶體裝置120都可形成為N通道或P通道電晶體。在讀取操作期間，開啟讀取電晶體裝置120。通道(形成於半導體塊體基板130中)中的電流依賴於快閃電晶體裝置110的浮置閘極132中所儲存的電荷。藉由穿過絕緣層111的Fowler-Nordheim隧穿實現浮置閘極132的程式設計及抹除。如果快閃電晶體裝置110及讀取電晶體裝置120形成為N通道電晶體，則快閃電晶體裝置110可代表零閾值電壓裝置。在浮置閘極132上沒有負的淨電荷的情況下(代表抹除狀態)，快閃電晶體裝置110的通道(形成於半導體塊體基板130中)處於導電狀態。此狀態可由讀取電晶體裝置120檢測。在浮置閘極132上具有負的淨電荷的情況下，快閃電晶體裝置110的閾值電壓變為正值。在讀取模式下(也就是沒有電壓施加於控制閘極112)，讀取電晶體裝置120檢測到較低的電流(代表程式設計狀態)。
要注意的是，快閃電晶體裝置110的浮置閘極132可被操作為過抹除(over-erased)，也就是，它可處於帶正的淨電荷的狀態。由此，可放寬關於零閾值電壓的要求。依據另一個替代方案，在該讀取模式期間可向控制閘極112施加有限的電壓。一樣，這可放寬零電壓裝置要求。作為另外的選擇，在程式設計及/或抹除及/或讀取操作期間可向半導體塊體基板130施加有限的電壓。
第4圖中顯示依據本發明的另一個例子的 快閃記憶體裝置200。快閃記憶體裝置200包括快閃電晶體裝置210及讀取電晶體裝置220(彼此串聯連接)。快閃電晶體裝置210與讀取電晶體裝置220形成於SOI基板上及SOI基板中，該SOI基板包括半導體塊體基板230、形成於半導體塊體基板230上的埋置氧化物(BOX)層231以及形成於BOX層231上的半導體層232。快閃電晶體裝置210與讀取電晶體裝置220藉由隔離區240電性隔離。分別形成阱250及255以調節快閃電晶體裝置210及讀取電晶體裝置220的閾值電壓。
半導體層232提供快閃電晶體裝置210的浮置閘極。在浮置閘極232上形成絕緣層(例如，ONO層)211並在絕緣層211上形成控制閘極212。設置接觸270以電性接觸電極212、222。第4圖中所示的所有元件的材料及尺寸可參照第3圖中所示的例子如上所述進行選擇。
第4圖中所示的配置與第3圖中所示的配置的不同之處僅在於絕緣層211及控制電極212相對於浮置閘極232的佈置。實際上，絕緣層211及控制電極212與浮置閘極232的邊緣重疊且它們形成於浮置閘極232的側壁上。由此，可改進隧穿並因此可加速控制電極212的程式設計/抹除操作。
上述製造快閃記憶體裝置可容易地集成於製造FDSOI半導體裝置的流程中(當例如該半導體裝置包括第2圖中所示的塊體電晶體及FDSOI電晶體時)。尤其，快閃電晶體裝置110、210的控制電極112、212及讀取電 晶體裝置120、220的閘極電極122、222可形成於用於在晶片的其它區域中的FET的高k金屬閘極製造的同一製程模組中。所有該閘極電極可在同一製造步驟中由相同的材料形成。在此情況下，僅需要用於形成絕緣層(ONO層)111、211的額外模組，以在用於製造被用作邏輯控制元件如開關的FET的FDSOI平臺上實現快閃電晶體裝置110、210的製造。讀取電晶體裝置120、220的閘極電極122、222可替代地藉由額外的多晶/非高k金屬閘極模組形成。
因此，本發明提供用以在FET的(FD)SOI製造流程中集成記憶體裝置尤其快閃記憶體裝置的形成的技術，且它還提供包括快閃記憶體裝置的半導體裝置。該快閃記憶體裝置可為NOR或NAND快閃記憶體單元的部分。與現有技術相比，可顯著改進包括記憶體單元及邏輯裝置的可靠操作的半導體裝置的(FD)SOI製造，因為顯著降低了形成該記憶體裝置所需的額外沉積及遮罩步驟的數目。尤其，該記憶體裝置可包括(FD)SOI基板的半導體層作為浮置閘極。所揭示的裝置適合在先進22奈米技術的背景下生產。
由於本發明可以本領域的技術人員借助本文中的教導而明白的不同但等同的方式修改並實施，因此上面所揭示的特定實施例僅為示例性質。例如，可以不同的循序執行上述製程步驟。而且，本發明並非意圖限於本文中所示的架構或設計的細節，而是如下面的申請專利範 圍所述。因此，顯然，可對上面所揭示的特定實施例進行修改或變更，且所有此類變更落入本發明的範圍及精神內。要注意的是，用於說明本說明書以及所附申請專利範圍中的各種製程或結構的例如“第一”、“第二”、“第三”或者“第四”等術語的使用僅被用作此類步驟/結構的快捷參考，並不一定意味著按排列循序執行/形成此類步驟/結構。當然，依據準確的申請專利範圍語言，可能要求或者不要求此類製程的排列順序。因此，本發明請求保護的範圍如下面的申請專利範圍所述。

Claims (16)

  1. 一種製造快閃記憶體裝置的方法，包括：提供絕緣體上矽(silivon-on-insulator；SOI)基板，其包括半導體塊體基板、形成於該半導體塊體基板上的埋置氧化物層以及形成於該埋置氧化物層上的半導體層；在該半導體塊體基板上及該半導體塊體基板中形成快閃電晶體裝置；以及在該半導體塊體基板上及該半導體塊體基板中形成讀取電晶體裝置；其中，形成該快閃電晶體裝置包括自該半導體層的一部分形成浮置閘極、在該浮置閘極上形成絕緣層、在該絕緣層上形成控制閘極、在該浮置閘極的側壁上形成該絕緣層以及在該絕緣層的側壁上形成該控制閘極；以及形成該讀取電晶體裝置包括移除位於該SOI基板的區域中的該半導體層的一部分及該埋置氧化物層的一部分，從而暴露該半導體塊體基板的一部分的表面，在該半導體塊體基板的該暴露表面上形成閘極介電層以及在該閘極介電層上方形成閘極電極。
  2. 如申請專利範圍第1項所述的方法，其中，該絕緣層為氧化物-氮化物-氧化物多層。
  3. 如申請專利範圍第1項所述的方法，還包括在該SOI基板的邏輯區域中形成完全耗盡型絕緣體上矽(FDSOI) 電晶體裝置，以及其中，該FDSOI電晶體裝置的閘極電極與該快閃電晶體裝置的該控制閘極形成於製造工具的同一製程模組中。
  4. 如申請專利範圍第3項所述的方法，其中，該讀取電晶體裝置的該閘極電極形成於該同一製程模組中。
  5. 如申請專利範圍第1項所述的方法，還包括在該半導體塊體基板中形成該快閃電晶體裝置的後閘極。
  6. 如申請專利範圍第1項所述的方法，還包括藉由穿過該埋置氧化物層及該半導體層摻雜該半導體塊體基板來調節該快閃電晶體裝置的閾值電壓。
  7. 如申請專利範圍第1項所述的方法，還包括在移除位於該SOI基板的該區域中的該半導體層的該部分及該埋置氧化物層的該部分之前藉由穿過該埋置氧化物層及該半導體層摻雜該半導體塊體基板來調節該讀取電晶體裝置的閾值電壓，或者在移除位於該SOI基板的該區域中的該半導體層的該部分及該埋置氧化物層的該部分之後藉由摻雜該半導體塊體基板來調節該讀取電晶體裝置的閾值電壓。
  8. 一種形成半導體裝置的方法，包括：提供絕緣體上矽(SOI)基板，其包括半導體塊體基板、形成於該半導體塊體基板上的埋置氧化物層以及形成於該埋置氧化物層上的半導體層；在該SOI基板的第一區域中形成完全耗盡型絕緣體上矽(FDSOI)電晶體裝置； 在與該第一區域電性隔離的該SOI基板的第二區域中的該半導體塊體基板上及該半導體塊體基板中形成快閃電晶體裝置；以及在該SOI基板的該第二區域中的該半導體塊體基板上及該半導體塊體基板中形成讀取電晶體裝置；其中，形成該FDSOI電晶體裝置包括在該半導體層上形成高k閘極介電層以及在該高k閘極介電層上方形成金屬閘極層；其中，形成該快閃電晶體裝置包括自該半導體層的一部分形成浮置閘極、在該浮置閘極上形成絕緣層以及在該絕緣層上形成包括金屬閘極層的控制閘極；以及其中，形成該讀取電晶體裝置包括移除位於該SOI基板的區域中的該半導體層的一部分及該埋置氧化物層的一部分，從而暴露該半導體塊體基板的一部分的表面，在該半導體塊體基板的該暴露表面上形成高k閘極介電層以及在該高k閘極介電層上方形成讀取閘極電極。
  9. 如申請專利範圍第8項所述的方法，其中，該快閃電晶體裝置的該控制閘極與該讀取電晶體裝置的該讀取閘極電極的至少其中之一在同一製程步驟中與該FDSOI電晶體裝置的該金屬閘極層的該形成同時形成且由與該金屬閘極層的材料相同的材料形成。
  10. 如申請專利範圍第8項所述的方法，其中，該讀取電晶 體的該高k閘極介電層與該FDSOI電晶體裝置的該高k閘極介電層的該形成同時形成且由與該FDSOI電晶體裝置的該高k閘極介電層相同的材料形成。
  11. 如申請專利範圍第8項所述的方法，還包括在該浮置閘極的側壁上形成該絕緣層以及在該絕緣層的側壁上形成該控制閘極。
  12. 一種包括快閃記憶體裝置的積體電路產品，其中，該快閃記憶體裝置包括：絕緣體上矽(SOI)基板，包括半導體塊體基板、形成於該半導體塊體基板上的埋置氧化物層以及形成於該埋置氧化物層上的半導體層；快閃電晶體裝置，包括由該半導體層的一部分製成的浮置閘極、形成於該浮置閘極上的絕緣層以及形成於該絕緣層上的控制閘極；以及讀取電晶體裝置，包括形成於該半導體塊體基板上的閘極介電層以及形成於該閘極介電層上方的閘極電極，其中，該絕緣層也形成於該浮置閘極的側壁上且該控制閘極也形成於該絕緣層的側壁上。
  13. 如申請專利範圍第12項所述的積體電路產品，其中，該絕緣層為氧化物-氮化物-氧化物多層。
  14. 如申請專利範圍第12項所述的積體電路產品，其中，該快閃電晶體裝置與該讀取電晶體裝置的至少其中之一包括抬升式源/汲區。
  15. 如申請專利範圍第12項所述的積體電路產品，其中，該快閃電晶體裝置包括在該半導體塊體基板中形成於該浮置閘極下方的第一摻雜阱區且該讀取電晶體裝置包括在該半導體塊體基板中形成於該閘極電極下方的第二摻雜阱區。
  16. 如申請專利範圍第12項所述的積體電路產品，其中，該快閃記憶體裝置位於該SOI基板的第一區域中，以及其中，該積體電路產品還包括位於與該第一區域電性隔離的該SOI基板的第二區域中的FDSOI電晶體裝置；其中，該FDSOI電晶體裝置包括形成於該半導體層上的高k閘極介電層以及形成於該高k閘極介電層上方的金屬閘極層；以及其中，該快閃電晶體裝置的該控制閘極與該讀取電晶體裝置的該讀取閘極電極的至少其中之一包括由與該FDSOI電晶體裝置的該金屬閘極層相同的材料製成的另一個金屬閘極層。
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